JP2011511392A - フラッシュメモリデバイスでの電力供給及びシステム - Google Patents
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Abstract
Description
Claims (32)
- 第1電圧レベルにある第1電圧をデバイス内で供給するよう構成されるデバイスであって、
データを記憶する不揮発性メモリを有する第1部分と、
少なくとも第1ポンプ回路及び第2ポンプ回路を有し、周辺回路部である第2部分と
を有し、
前記第1ポンプ回路は、前記第1電圧を受け取って、当該第1ポンプ回路の出力で、前記第1電圧レベルより高い第2電圧レベルにあり、前記不揮発性メモリに関連する第1タイプのメモリ動作を実行するのに必要とされる第2電圧を生成し、
前記第2ポンプ回路は、前記第1ポンプ回路に結合される入力を有し、前記第1電圧より大きい電圧から高めるよう前記第1ポンプ回路を協働して用いて、前記第2電圧レベルより高い第3電圧レベルにあり、前記不揮発性メモリに関連する第2タイプのメモリ動作を実行するのに必要とされる第3電圧を生成する、デバイス。 - 前記不揮発性メモリはフラッシュメモリを有する、請求項1記載のデバイス。
- 前記フラッシュメモリはメモリセルのアレイを有する、請求項2記載のデバイス。
- 前記第2ポンプ回路は、前記第2電圧レベルより小さい1つのトランジスタ閾値電圧から高める、請求項1乃至3のうちいずれか一項記載のデバイス。
- 前記第1タイプのメモリ動作は読出動作であり、前記第2タイプのメモリ動作はプログラム動作である、請求項1乃至3のうちいずれか一項記載のデバイス。
- 前記第1タイプのメモリ動作はプログラム動作を有し、前記第2タイプのメモリ動作は消去動作を有する、請求項1乃至3のうちいずれか一項記載のデバイス。
- 前記第2部分は、第1レギュレータ回路及び第2レギュレータ回路を更に有し、
前記第1レギュレータ回路は前記第1ポンプ回路の出力に結合され、
前記第2レギュレータ回路は前記第2ポンプ回路の出力に結合される、
請求項1乃至6のうちいずれか一項記載のデバイス。 - 前記第2部分は、第1レギュレータ回路及び第2レギュレータ回路を更に有し、
前記第1レギュレータ回路は前記第1ポンプ回路の出力に結合され、
前記第2レギュレータ回路は前記第2ポンプ回路の出力に結合され、
前記第1レギュレータ回路は、少なくとも2つの分圧器と、演算増幅器とを有する、
請求項1乃至3のうちいずれか一項記載のデバイス。 - 前記第1ポンプ回路及び前記第2ポンプ回路のうち少なくとも1つは、受信される発振信号が論理ローと論理ハイとの間で振動している場合に、自身から生成される電圧を増大させるよう構成される、請求項1乃至8のうちいずれか一項記載のデバイス。
- 第1電圧レベルにある第1電圧より高い電圧を生成するシステムであって、
第1トランジスタ・チェーン回路を有し、該第1チェーン回路の端部で前記第1電圧を受け、前記第1電圧レベルより高い第2電圧レベルにある第2電圧を前記第1チェーン回路の反対の端部で生成する第1チャージポンプ回路と、
第2トランジスタ・チェーン回路を有し、該第2チェーン回路の端部で、前記第2電圧より小さい少なくも1つのトランジスタ閾値電圧である第3電圧レベルにある第3電圧を受け、前記第2電圧レベルより高い第4電圧レベルにある第4電圧を前記第2チェーン回路の反対の端部で生成する第2チャージポンプ回路と、
レベルシフトされた電圧を出力する出力を有するレベルシフタと、
前記レベルシフタの前記出力に結合される制御端子を有し、前記レベルシフトされた電圧に基づいて、前記第1チャージポンプ回路の出力が前記第2チャージポンプ回路の入力と通じるかどうかを制御するスイッチと
を有するシステム。 - 前記スイッチは、第1導電電極及び第2導電電極を有するトランジスタを有し、
前記第1導電電極は、前記第1チェーン回路の前記反対の端部と導通し、
前記第2導電電極は、前記第2チェーン回路の前記端部と導通する、
請求項10記載のシステム。 - 第1レギュレータ回路及び第2レギュレータ回路を更に有し、
前記第1レギュレータ回路は前記第1チェーン回路の前記反対の端部に結合され、
前記第2レギュレータ回路は前記第2チェーン回路の前記反対の端部に結合される、
請求項11記載のシステム。 - 前記第1レギュレータ回路は、2つの分圧器と、演算増幅器とを有する、請求項12記載のシステム。
- 前記第1レギュレータ回路はトリミング制御回路を有する、請求項12記載のシステム。
- データを記憶する不揮発性メモリを有する第1部分と、少なくとも第1ポンプ回路及び第2ポンプ回路を有する第2部分とを有するデバイスで電圧を生成する方法であって、
前記デバイス内で、第1電圧レベルにある第1電圧を前記第1ポンプ回路に供給するステップと、
前記第1ポンプ回路の出力で、前記第1電圧レベルより高い第2電圧レベルにあり、前記不揮発性メモリに関連する第1タイプのメモリ動作を実行するのに必要とされる第2電圧を生成するステップと、
前記第1電圧より大きい電圧から高めるよう前記第1ポンプ回路を協働して用いることによって、前記第2ポンプ回路の出力で、前記第2電圧レベルより高い第3電圧レベルにあり、前記不揮発性メモリに関連する第2タイプのメモリ動作を実行するのに必要とされる第3電圧を生成するステップと
を有する方法。 - 前記不揮発性メモリはフラッシュメモリである、請求項15記載の方法。
- 前記第1タイプのメモリ動作はプログラム動作を有する、請求項15又は16記載の方法。
- 前記プログラム動作を実行するステップを更に有する、請求項17記載の方法。
- 前記第2タイプのメモリ動作は消去動作を有する、請求項15又は16記載の方法。
- 前記消去動作を実行するステップを更に有する、請求項19記載の方法。
- 前記第1電圧はVDDである、請求項15又は16記載の方法。
- 前記第2電圧と前記第1電圧より大きい前記電圧との間には少なくとも1つのトランジスタ閾値電圧差が存在する、請求項15又は16記載の方法。
- メモリコントローラと、
第1電圧レベルにある第1電圧を内部で供給するよう構成される少なくとも1つのメモリデバイスと
を有し、
前記メモリコントローラは前記メモリデバイスと通信し、
前記メモリデバイスは、
前記メモリコントローラから当該メモリデバイスによって受信されるデータを記憶する不揮発性メモリを有する第1部分と、
少なくとも第1ポンプ回路及び第2ポンプ回路を有し、周辺回路部である第2部分と
を有し、
前記第1ポンプ回路は、前記第1電圧を受け取って、当該第1ポンプ回路の出力で、前記第1電圧レベルより高い第2電圧レベルにあり、前記不揮発性メモリに関連する第1タイプのメモリ動作を実行するのに必要とされる第2電圧を生成し、
前記第2ポンプ回路は、前記第1ポンプ回路に結合される入力を有し、前記第1電圧より大きい電圧から高めるよう前記第1ポンプ回路を協働して用いて、前記第2電圧レベルより高い第3電圧レベルにあり、前記不揮発性メモリに関連する第2タイプのメモリ動作を実行するのに必要とされる第3電圧を生成する、装置。 - 前記不揮発性メモリはフラッシュメモリを有する、請求項23記載の装置。
- 前記フラッシュメモリはメモリセルのアレイを有する、請求項24記載の装置。
- 前記第2ポンプ回路は、前記第2電圧レベルより小さい1つのトランジスタ閾値電圧から高める、請求項23乃至25のうちいずれか一項記載の装置。
- 前記第1タイプのメモリ動作は読出動作であり、前記第2タイプのメモリ動作はプログラム動作である、請求項23乃至25のうちいずれか一項記載の装置。
- 前記第1タイプのメモリ動作はプログラム動作を有し、前記第2タイプのメモリ動作は消去動作を有する、請求項23乃至25のうちいずれか一項記載の装置。
- 前記第2部分は、第1レギュレータ回路及び第2レギュレータ回路を更に有し、
前記第1レギュレータ回路は前記第1ポンプ回路の出力に結合され、
前記第2レギュレータ回路は前記第2ポンプ回路の出力に結合される、
請求項23乃至28のうちいずれか一項記載の装置。 - 前記第2部分は、第1レギュレータ回路及び第2レギュレータ回路を更に有し、
前記第1レギュレータ回路は前記第1ポンプ回路の出力に結合され、
前記第2レギュレータ回路は前記第2ポンプ回路の出力に結合され、
前記第1レギュレータ回路は、少なくとも2つの分圧器と、演算増幅器とを有する、
請求項23乃至25のうちいずれか一項記載の装置。 - 前記第1ポンプ回路及び前記第2ポンプ回路のうち少なくとも1つは、受信される発振信号が論理ローと論理ハイとの間で振動している場合に、自身から生成される電圧を増大させるよう構成される、請求項23乃至30のうちいずれか一項記載の装置。
- 半導体チップ内で、第1電圧レベルにある第1電圧を第1ポンピング手段に供給する電圧供給手段と、
前記第1ポンピング手段の出力で、前記第1電圧レベルより高い第2電圧レベルにあり、前記半導体チップの不揮発性メモリに関連する第1タイプのメモリ動作を実行するのに必要とされる第2電圧を生成する第1電圧生成手段と、
前記第1電圧より大きい電圧から高めるよう前記第1ポンピング手段を協働して用いることによって、第2ポンピング手段の出力で、前記第2電圧レベルより高い第3電圧レベルにあり、前記不揮発性メモリに関連する第2タイプのメモリ動作を実行するのに必要とされる第3電圧を生成する第2電圧生成手段と
を有する装置。
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