KR101145315B1 - 내부전압발생회로 - Google Patents

내부전압발생회로 Download PDF

Info

Publication number
KR101145315B1
KR101145315B1 KR1020090133464A KR20090133464A KR101145315B1 KR 101145315 B1 KR101145315 B1 KR 101145315B1 KR 1020090133464 A KR1020090133464 A KR 1020090133464A KR 20090133464 A KR20090133464 A KR 20090133464A KR 101145315 B1 KR101145315 B1 KR 101145315B1
Authority
KR
South Korea
Prior art keywords
voltage
power
level
signal
supply
Prior art date
Application number
KR1020090133464A
Other languages
English (en)
Other versions
KR20110076704A (ko
Inventor
임종만
권기창
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020090133464A priority Critical patent/KR101145315B1/ko
Priority to US12/649,515 priority patent/US20110156808A1/en
Publication of KR20110076704A publication Critical patent/KR20110076704A/ko
Application granted granted Critical
Publication of KR101145315B1 publication Critical patent/KR101145315B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Abstract

본 발명은 제품 내 사용되는 내부전압의 종류를 간소화시켜서, 회로를 간단하게 구성시킬 수 있는 내부전압발생회로에 관한 것이다. 본 발명은 제 1 파워 인에이블 신호에 의해 동작되어 제 1 전압을 발생하는 제 1 전압발생수단; 상기 제 1 전압의 레벨을 검출하는 레벨검출수단; 상기 레벨검출수단의 검출레벨값에 의해서 동작되어 상기 제 1 전압보다 낮은 레벨의 제 2 전압을 발생하는 제 2 전압발생수단을 포함하는 것을 특징으로 한다. 본 발명은 센스앰프 BLEQ 바이어스 전압을 형성하는 내부전압발생회로에서 사용되는 전압의 수를 간소화시켜서 파워 라인의 구성을 탄력적으로 조정하는 것이 가능한 효과를 얻는다. 이러한 본 발명은 소형화, 저전력화 추세에 적합한 제품을 구현할 수 있도록 한다.
반도체, 메모리장치, 내부전압, BLEQ,

Description

내부전압발생회로{INTERNAL VOLTAGE GENERATION CIRCUIT}
본 발명은 사용되는 전원의 종류를 간소화시켜서 좀 더 간편화된 회로 구성을 갖출 수 있는 내부전압발생회로에 관한 것이다.
반도체장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.
반도체장치는 외부에서 공급되는 전원전압을 이용하여 여러 종류 레벨의 내부전압을 만들어서 사용하고 있다. 특히, 반도체 메모리장치(DRAM)의 경우는, 메모리장치의 코어(core) 지역에서 사용하는 전압인 VCORE 전압, 셀 트랜지스터 게이트(워드라인)에 인가되는 외부전위(VDD)보다 높은 전압인 VPP전압, 셀 트랜지스터의 벌크에 사용되는 접지전압(VSS)보다 낮은 전압인 음전압(VBB) 등을 만들어 사용하고 있다.
이와 같은 내부전압 중의 하나가 VPPY 전압이다. 상기 VPPY 전압은 센스 앰프의 BLEQ 트랜지스터의 게이트에 공급되는 전압으로, 비트라인/반전 비트라인(BL/BLB)의 이퀄라지즈(Equaliz)를 효율적으로 제어하기 위해서 외부 공급전원(VDD) 보다는 높고, 상기 VPP 전압보다는 낮은 레벨을 사용하게 된다.
또한 저전력 규격 제품에서 BLEQ 트랜지스터의 바이어스(BIAS)를 위해서 VPPYCLP 전압을 사용하고 있다. 상기 VPPYCLP 전압은 래치업(LATCH UP)을 방지하기 위해서 VPPY 전압을 클램프(CLAMP) 한 레벨이다. 따라서 종래 반도체장치에서는 상기 센스 앰프의 BLEQ 에 공급하기 위한 VPP 전압과 VPPY 전압 그리고 VPPYCLP 전압을 동시에 구성해야만 하는 문제가 발생된다.
도 1은 종래 초기 동작시에 VPPY 전압을 생성하기 위한 제어 회로와, 초기 동작시에 VPP 전압을 생성하기 위한 제어회로를 도시하고 있다.
즉, 상기 VPP 전압은, 초기 동작시에 파워 업(PWRUP) 제어신호에 의해서 NMOS 트랜지스터(N4)를 턴-온 시키고, VDD 전압과 VPP 전압을 쇼트(SHORT) 시켜서 발생한다. 그리고 VPPY 전압은, 초기 동작시에 파워 업(PWRUP) 제어신호에 의해서 NMOS 트랜지스터(N5)를 턴-온 시키고, VDD 전압과 VPPY 전압을 쇼트(SHORT) 시켜서 발생한다.
따라서 도 3의 특성도에 도시하고 있는 바와 같이, 종래는 파워 업 구간 동안 외부공급전압(VDD)과 VPP 전압 그리고 VPPY 전압은 쇼트되어 외부전원(VDD)의 레벨과 같이 올라가게 된다. 그러나 파워 업 신호가 트리거되는 시점에서부터 VPPY 전압은 VPP 전압보다 빠르게 펌핑하여 먼저 상승되면서 래치 업(LATCH UP)이 발생할 우려가 있다.
이런 문제를 해소하기 위해서 종래는 VPPYCLP 전압을 사용하여 래치업을 방지시킨 BLEQ 바이어스회로부를 구현하고 있다.
도 2는 종래 래치업의 발생을 억제 가능한 BLEQ 바이어스 회로부의 구성도이다.
종래는, VPPY 전압에 NMOS 트랜지스터(N2)를 연결하고, VPP 전압을 게이트단으로 입력해서, VPPYCLP 전압을 생성하는 회로를 더 포함하고 있다. 그리고 상기 NMOS 트랜지스터(N2)의 출력단과 접지전원(VSS) 사이에 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N3)를 직렬 연결하고, 센스 앰프의 BLEQ 트랜지스터의 게이트에 공급되는 전압(BLEQ/BLEQB)를 생성하고 있다.
즉, 종래는, 파워 업 구간 동안 외부공급전압(VDD)과 VPP 전압 그리고 VPPY 전압은 쇼트되어 외부전원(VDD)의 레벨과 같이 올라가게 된다. 그리고 VPP 전압이 VPPY 전압보다 높아졌을 때, NMOS 트랜지스터(N2)가 턴-온 되어 VPPYCLP 전압이 생성된다. 따라서 BLEQ 바이어스 전압 생성부는, 상기 VPPYCLP 전압이 생성된 이후에 동작이 제어되어 BLEQ 바이어스 전압을 생성하게 된다.
이와 같이 종래 내부전압발생회로는, BLEQ 바이어스를 생성하기 위하여 VPP 전압과 VPPY 전압 그리고 VPPYCLP 전압을 사용해야 하고, 상기 전압들의 사용을 위한 회로 구성을 갖춰야만 하는 문제점이 있다. 이러한 문제는 제품의 소형화를 어 렵게 하여 소비자의 불만을 야기시키는 문제점을 발생시킨다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 제품 내 사용되는 내부전압의 종류를 간소화시켜서, 회로를 간단하게 구성시킬 수 있는 내부전압발생회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 내부전압발생회로는, 제 1 파워 인에이블 신호에 의해 동작되어 제 1 전압을 발생하는 제 1 전압발생수단; 상기 제 1 전압의 레벨을 검출하는 레벨검출수단; 상기 레벨검출수단의 검출레벨값에 의해서 동작되어 상기 제 1 전압보다 낮은 레벨의 제 2 전압을 발생하는 제 2 전압발생수단을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 내부전압발생회로는, 제 1 파워 인에이블신호에 의해 동작되어 제 1 전압을 발생하는 제 1 전압발생수단; 상기 제 1 파워 인에이블신호 보다 상대적으로 늦은 시점에 활성화되는 제 2 파워 인에이블신호에 의해 동작되고, 상기 제 1 전압보다 낮은 레벨의 제 2 전압을 발생하는 제 2 전압발생수단을 포함하는 것을 특징으로 하는 한다.
본 발명은 센스앰프 BLEQ 바이어스 전압을 형성하는 내부전압발생회로에서 사용되는 전압의 수를 간소화시켜서 파워 라인의 구성을 탄력적으로 조정하는 것이 가능한 효과를 얻는다. 이러한 본 발명은 소형화, 저전력화 추세에 적합한 제품을 구현할 수 있도록 한다.
이하, 본 발명의 실시예들을 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 제 1 실시예는, 센스 앰프의 BLEQ 바이어스를 위해서 필요로 하는 내부전압 생성을 위한 구성이다. 센스 앰프의 BLEQ 바이어스를 위해서는 VPPY 전압과 VPP 전압을 필요로 한다. 상기 VPPY 전압은 센스 앰프의 BLEQ 트랜지스터의 게이트에 공급되는 전압으로, 비트라인/반전 비트라인(BL/BLB)의 이퀄라지즈(Equaliz)를 효율적으로 제어하기 위해서 외부 공급전원(VDD) 보다는 높고, 상기 VPP 전압보다는 낮은 레벨을 사용하게 된다.
그리고 종래는 저전력 규격 제품에서 BLEQ 트랜지스터의 바이어스(BIAS)를 위해서 VPPYCLP 전압을 사용하고 있다. 상기 VPPYCLP 전압은 래치업(LATCH UP)을 방지하기 위해서 VPPY 전압을 클램프(CLAMP) 한 레벨이다.
그러나 본 발명의 제 1 실시예는 래치 업이 발생되는 시점(파워 업 트리거신호가 발생되는 시점)에서 VPPY 전압이 VPP 전압보다 상승되는 것을 억제시킨다. 따라서 본 발명에서는 종래 사용된 VPPYCLP 전압을 필요로 하지 않는 구성으로 이루어진다.
도 4는 본 발명의 제 1 실시예에 따른 VPPY 전압과 VPP 전압 생성을 위한 내부전압발생회로의 블록도이다.
본 발명의 내부전압발생회로는, 파워 업 신호가 트리거 되는 시점을 인에이블 동작 시점으로 하여, VPP 전압 발생을 위한 펌핑동작을 수행하는 VPP 펌프회로(130)를 포함하여 구성된다. 따라서 상기 펌프회로(130)에 제공되는 인에이블신호(PWR_EN)는, 파워 업 신호가 트리거 되는 시점에서 발생된다. 상기 VPP 펌프회로(130)는, 전원전압(VDD)를 펌핑하여 승압전압(VPP)이라고 불리는 전압을 발생하며, 일반적인 승압전압 발생기 중의 하나이다.
그리고 상기 VPP 펌프회로(130)에서 발생되는 VPP 전압이 충분히 상승되었음을 검출하는 VPP 레벨 검출부(110), 상기 VPP 레벨 검출부(110)의 검출신호를 인에이블신호로 하여 VPPY 전압 발생을 위한 펌핑동작을 수행하는 VPPY 펌프회로(120)를 포함하여 구성된다. 상기 VPPY 펌프회로(120)도 상기 승압전압 발생기의 하나이다.
상기 VPP 레벨 검출부(110)는 도 5에 도시하고 있는 바와 같이, VPP 전압과 접지전압(VSS) 사이에 저항(R3,R4)을 직렬 연결한 분압회로(20)와, 상기 분압회로(20)에 의해서 분압된 전압과 기준전압(VREF)을 비교해서 VPP 전압이 일정레벨 이상으로 상승되었는지를 검출한 검출신호(VPPDET)를 발생하는 비교부(25)로 구성된다.
상기 비교부(25)는, 기준전압과 분압전압을 입력하는 NMOS 트랜지스터(N14,N15)로 구성된 입력부, 상기 입력부와 접지전압 사이에 연결되어 기준전압을 바이어스로 하여 비교부(25)를 인에이블시키는 NMOS 트랜지스터(N16), 그리고 외부전원전압(VDD)에 연결된 전류 미러형 프리차지부를 구성하는 PMOS 트랜지스터(P11,P12)로 구성된다.
그리고 도 4에 도시되고 있는 VPPY 전압 및 VPP 전압 발생회로의 구성 중에 포함을 하고 있지는 않지만, 상기 파워 신호의 인에이블 시점 이전에 VPPY 전압과 VPP 전압의 생성을 위한 초기화회로가 더 구성되어진다.
VPPY 전압의 초기화회로는, 도 7에 도시하고 있는 바와 같이, 외부공급전압(VDD)과 VPPY 전압단 사이에 NMOS 트랜지스터(N12)으로 구성된 드라이버가 포함된다. 상기 NMOS 트랜지스터(N12)의 게이트단은 외부공급전압(VDD)에 연결되도록 구성되어, 초기동작시 상기 VPPY 전압은, 상기 VDD 전압에서 한계전압(Vt)보다 낮은 레벨로 구성된다.
그리고 VPP 전압의 초기화회로는, 도 8에 도시하고 있는 바와 같이, 외부공급전압(VDD)과 VPP 전압단 사이에 NMOS 트랜지스터(N11)으로 구성된 드라이버가 포 함된다. 상기 NMOS 트랜지스터(N11)의 게이트단은 파워 업 신호가 공급되어, 초기동작시 상기 VPP 전압은, 상기 트랜지스터(N11)를 통해서 VDD 전압과 쇼트된다.
상기 구성에 따르면, 본 발명에서 VPP 전압은, 도 6에 도시되고 있는 특성도에 나타나고 있는 바와 같이, 초기 동작시에 파워 업 신호에 의해서 턴-온 동작되는 NMOS 트랜지스터(N11)를 통해서 외부전원전압(VDD)과 VPP 전압을 쇼트시켜서 생성하고 있다. 따라서 초기동작시에 상기 VPP 전압 레벨은 외부전원전압 레벨과 같다. 이후, 파워 업 신호가 트리거 되는 시점에서 발생되는 인에이블신호에 의해서 VPP 펌프회로(130)의 펌핑동작이 이루어져서 VPP 전압의 레벨이 상승된다.
한편, 본 발명에서 VPPY 전압은, 초기 동작시에 외부전원전압(VDD)에 의해서 턴-온 동작되는 NMOS 트랜지스터(N13)를 통해서 외부전원전압(VDD)과 VPPY 전압을 쇼트시켜서 생성하고 있다. 이때 생성되는 VPPY 전압은, 항상 외부전원전압(VDD) 레벨에서 NMOS 트랜지스터(N12)를 턴-온시키기 위한 한계전압(Vt)만큼 낮은 전압레벨을 유지한다.
이때의 VPPY 전압레벨 특성도를 도 6에 도시하고 있다. 도시되고 있는 바와 같이, VPPY 전압레벨은, VPPDET 검출신호가 발생되기 전까지 항상 외부전원전압(VDD) 레벨에서 NMOS 트랜지스터(N12)를 턴-온시키기 위한 한계전압(Vt)만큼 낮은 전압레벨을 유지하고 있다.
이후, VPP 전압이 상승하면, 분압회로(20)에서 VPP 전압을 분압하여 분압전압 발생하고, 이때 발생되는 분압전압 레벨이 기준전압(VREF) 보다 높은 상태임을 검출했을 때, 비교부(25)는 VPPDET 검출신호를 생성한다. 상기 VPP 레벨 검출부(110)에서 검출된 VPPDET 검출신호는, VPPY 펌프회로(120)에 인에이블신호로 제공되고, 상기 펌프회로(120)는 외부전원전압(VDD)을 이용하여 펌핑하여 VPPY 전압을 생성한다.
따라서 본 발명은 상기 VPPY 전압을 생성함에 있어서, 항상 VPP 전압 레벨이 충분히 상승되었을 때, VPPY 펌프회로(120)가 동작하도록 제어한다. 이러한 구성으로 본 발명에서는 VPPY 전압 레벨이 항상 VPP 전압 레벨보다 낮은 상태를 유지하게 된다.
이상에서와 같이 본 발명은 VPPY 전압을 생성함에 있어서, VPP 전압 레벨이 일정값 이상으로 상승된 이후에 VPPY 전압의 펌핑동작이 이루어지도록 제어하므로서, 도 6에 도시되고 있는 바와 같이, 항상 VPPY 전압 레벨은 VPP 전압 레벨보다 낮은 상태를 유지하도록 한다.
또한 초기 동작에서부터 VPPY 전압 레벨은, VDD 전압 레벨과 동일한 레벨을 갖는 VPP 전압 레벨과 비교하여, 트랜지스터의 한계전압(Vt)보다 낮은 레벨을 유지한다. 이와 같이 한계전압 레벨의 차이는 VPP 펌프회로(130)에 공급되는 인에이블신호(파워 업 신호의 트리거 시점에서 발생)가 발생되기 이전까지 계속된다. 그리고 파워 업 신호의 트리거가 이루어진 이후에는 VPPY 전압과 VPP 전압이 펌핑동작으로 레벨 상승된다.
따라서 본 발명에서는 센스앰프의 BLEQ 바이어스를 형성하기 위하여 도 9에 도시하고 있는 바와 같이 VPP 전압과 VPPY 전압만을 이용하여 설계하는 것이 가능하게 된다. 그러므로 종래에서와 같이, VPPY 전압을 클램핑시켜서 얻는 VPPYCLP 전압을 생성할 필요가 없으며, 그에 따른 회로 설계도 불필요해진다.
다음, 본 발명의 제 2 실시예는, 센스 앰프의 BLEQ 바이어스를 위해서 필요로 하는 내부전압 생성을 위한 구성이다. 앞서 언급하고 있는 바와 같이, 센스 앰프의 BLEQ 바이어스를 위해서는 VPPY 전압과 VPP 전압을 필요로 한다. 그리고 종래는 래치업의 발생을 억제시키기 위해서 VPPY 전압을 클램핑시킨 VPPYCLP 전압도 추가로 사용하고 있다.
그러나 본 발명의 제 2 실시예는 파워 업 트리거신호가 발생되는 시점(인에이블신호 발생시점)에서부터 VPPY 전압 발생을 위한 펌핑동작을 제어하여 VPPY 전압을 생성시키고, 상기 파워 업 트리거신호보다 빠른(DC 적으로 파워업신호보다 낮은) 파워 업 프리신호(PWR UP_PRE)를 이용하여 VPP 전압 발생을 위한 펌핑동작을 제어하여 VPP 전압을 생성시킨다. 따라서 본 발명에서는 VPP 전압 레벨이 VPPY 전압레벨보다 항상 높은 상태를 유지하므로서 종래 사용된 VPPYCLP 전압을 필요로 하지 않는 구성으로 이루어진다.
도 10은 본 발명의 제 2 실시예에 따른 VPPY 전압과 VPP 전압 생성을 위한 내부전압발생회로의 블록도이다.
본 발명의 내부전압발생회로는, 파워 업 신호가 트리거 되는 시점을 인에이 블 동작 시점으로 하여, VPPY 전압 발생을 위한 펌핑동작을 수행하는 VPPY 펌프회로(220)를 포함하여 구성된다. 따라서 상기 펌프회로(220)에 제공되는 인에이블신호(PWR_EN)는, 파워 업 신호가 트리거 되는 시점에 대응하여 활성화된다. 상기 VPPY 펌프회로(220)는, 전원전압(VDD)를 펌핑하여 승압전압(VPPY)이라고 불리는 전압을 발생하며, 일반적인 승압전압 발생기 중의 하나이다.
그리고 상기 VPPY 펌프회로(220)의 인에이블신호(PWR_EN) 보다 상대적으로 빠른 시점에 활성화되는 인에이블신호(PWR_PRE_EN)가 VPP 펌프회로(210)를 제어하도록 구성된다. 인에이블신호(PWR_PRE_EN)는 전원전압(VDD)의 상승 구간 중 위에서 언급한 파워 업 신호보다 낮은 DC 레벨에 대응하는 시점에서 활성화되는 신호이다.
따라서 상기 펌프회로(210)에 제공되는 인에이블신호(PWR_PRE_EN)는, 파워 업 프리신호가 트리거 되는 시점에서 발생된다. 그리고 VPP 펌프회로(210)는, 상기 인에이블신호를 동작시점으로 하여 VDD 전압을 이용해서 펌핑동작을 수행하여 VPP 전압을 생성한다.
그리고 도 10에 도시되고 있는 내부전압 발생회로의 구성 중에 포함을 하고 있지는 않지만, 상기 VPPY 전압과 VPP 전압의 생성을 위한 초기화회로가 더 구성되어진다.
상기 VPPY 전압 초기화회로는 도 11에 도시하고 있는 바와 같이, 외부공급전압(VDD)과 VPPY 전압단 사이에 NMOS 트랜지스터(N21)으로 구성된 드라이버가 포함된다. 상기 NMOS 트랜지스터(N21)의 게이트단은 외부공급전압(VDD)에 연결되도록 구성되어, 초기동작시 상기 VPPY 전압은, 상기 VDD 전압에서 한계전압(Vt)보다 낮은 레벨로 구성된다.
또한, 상기 VPP 전압 초기화회로는, 도 15에 도시하고 있는 바와 같이, 외부공급전압(VDD)과 VPP 전압단 사이에 NMOS 트랜지스터(N20)으로 구성된 드라이버가 포함된다. 상기 NMOS 트랜지스터(N20)의 게이트단은 파워 업 프리 신호(POWER UP PRE)가 공급되어, 초기동작시 상기 VPP 전압은, 상기 트랜지스터(N20)를 통해서 VDD 전압과 쇼트된다.
상기 구성에 따르면, 본 발명에서 VPPY 전압은, 초기 동작시에 외부전원전압(VDD)에 의해서 턴-온 동작되는 NMOS 트랜지스터(N21)를 통해서 외부전원전압(VDD)과 VPPY 전압을 쇼트시켜서 생성하고 있다. 이때 생성되는 VPPY 전압은, 항상 외부전원전압(VDD) 레벨에서 NMOS 트랜지스터(N21)를 턴-온시키기 위한 한계전압(Vt)만큼 낮은 전압레벨을 유지한다.
이때의 VPPY 전압레벨 특성도를 도 14에 도시하고 있다. 도시되고 있는 바와 같이, VPPY 전압레벨은, 파워 업 신호의 트리거 시점 이전까지 항상 외부전원전압(VDD) 레벨에서 NMOS 트랜지스터(N21)를 턴-온시키기 위한 한계전압(Vt)만큼 낮은 전압레벨을 유지하고 있다.
이후, 파워 업 신호가 트리거되면서 펌프회로(220)에 인에이블신호(PWR_EN)가 제공되고, 상기 펌프회로(220)는 외부전원전압(VDD)을 이용하여 펌핑하여 VPPY 전압을 생성한다. 이때 파워 신호의 트리거 시점에서 발생된 인에이블신호는, 도 13에 도시하고 있는 바와 같이 파워 업 프리신호보다 소정시간만큼 늦게 공급되고, 이러한 구성으로 본 발명에서는 VPPY 전압 레벨이 항상 VPP 전압 레벨보다 낮은 상태를 유지하게 된다.
그리고 본 발명에서 제공되어지는 파워 업 신호 및 파워 업 프리 신호는 도 12에 도시하고 있는 바와 같이, 인버터와 같은 연산소자를 이용하여 원하는 만큼의 지연시간이 경과된 신호를 만들어낸다.
한편, 본 발명에서 VPP 전압은, 도 14에 도시되고 있는 특성도에 나타나고 있는 바와 같이, 초기 동작시에 파워 업 프리신호에 의해서 턴-온 동작되는 NMOS 트랜지스터(N20)를 통해서 외부전원전압(VDD)과 VPP 전압을 쇼트시켜서 생성하고 있다. 이때 상기 VPP 전압 레벨은 외부전원전압 레벨과 같다.
이후, 파워 업 프리신호가 트리거 되는 시점에서 발생되는 인에이블신호(PWR_PRE_EN)가 펌프회로(210)에 공급되면서 상기 펌프회로(210)의 펌핑동작이 이루어져서 VPP 전압의 레벨이 상승된다.
본 발명에서 상기 VPP 전압 생성을 위해서 제공되어지는 인에이블신호는, 도 12와 도 13에 도시하고 있는 바와 같이 파워 업 프리 신호의 트리거 시점에서 발생되는 신호로서, 파워 업 신호를 기준으로 빠르게 발생하는 신호이다. 따라서 VPP 전압 발생을 위한 동작은, VPPY 전압 발생을 위한 동작과 비교하여 상대적으로 빨리 이루어지고, 도 14의 특성도에 나타나고 있는 바와 같이 발생되는 VPP 전압 레벨 또한 VPPY 전압레벨보다 상대적으로 빠르게 상승한다.
따라서 본 발명에서는 센스앰프의 BLEQ 바이어스를 형성하기 위하여 도 9에 도시하고 있는 바와 같이 VPP 전압과 VPPY 전압만을 이용하여 설계하는 것이 가능하게 된다. 그러므로 종래에서와 같이, VPPY 전압을 클램핑시켜서 얻는 VPPYCLP 전압을 생성할 필요가 없으며, 그에 따른 회로 설계도 불필요해진다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 센스앰프 BLEQ 바이어스부는, VPPY 전압과, 상기 VPPY 전압레벨보다 항상 높은 레벨을 갖는 VPP 전압에 의해서 구성하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 종래 내부전압발생회로의 초기화부의 구성도,
도 2는 종래 래치 업 발생을 방지한 BLEQ 바이어스 회로부,
도 3은 종래 파워 업 신호의 트리거시점을 중심으로 전압 변화 특성도,
도 4는 본 발명의 제 1 실시예에 따른 내부전압발생회로도,
도 5는 도 4에 도시되고 있는 VPP 레벨 검출회로의 상세 구성도,
도 6은 본 발명에 따른 전압 변화 특성도,
도 4에 도시되고 있는 VPPY 전압 초기화부의 구성도,
도 7은 본 발명의 제 1 실시예에 따른 VPPY 전압 초기화부의 구성도,
도 8은 본 발명의 제 1 실시예에 따른 VPP 전압 초기화부의 구성도,
도 9는 본 발명에 따른 BLEQ 바이어스 회로부,
도 10은 본 발명의 제 2 실시예에 따른 내부전압발생회로도,
도 11은 본 발명의 제 2 실시예에 따른 VPPY 전압 초기화부의 구성도,
도 12는 본 발명의 제 2 실시예에 따른 파워 업신호/파워 업 프리 신호의 발생을 위한 구성도,
도 13은 본 발명은 파워 업 신호/파워 업 프리 신호의 특성도,
도 14는 본 발명의 제 2 실시예에 따른 전압 변화 특성도,
도 15는 본 발명의 제 2 실시예에 따른 VPP 전압 초기화부의 구성도.
* 도면의 주요 부분에 대한 부호의 설명 *
110 : VPP 레벨 검출부 120,220 : VPPY 전압 펌프회로
130,210 : VPP 전압 펌프회로

Claims (20)

  1. 제 1 파워 인에이블 신호에 의해 동작되어 공급전원보다 높은 레벨의 제 1 전압을 발생하는 제 1 전압발생수단;
    상기 제 1 전압의 레벨을 검출하는 레벨검출수단;
    상기 레벨검출수단의 검출레벨값에 의해서 동작되어 상기 제 1 전압보다 낮고 공급전원보다 높은 레벨의 제 2 전압을 발생하는 제 2 전압발생수단을 포함하는 내부전압발생회로.
  2. 제 1 항에 있어서,
    초기 동작시에 공급전원과 같은 레벨의 제 1 전압을 발생하는 초기화수단을 더 포함하는 것을 특징으로 하는 내부전압발생회로.
  3. 제 2 항에 있어서,
    상기 초기화수단은, 제 1 파워업신호에 의해서 턴-온 되어서 공급전압과 제 1 전압을 쇼트시키는 드라이버를 포함하는 것을 특징으로 하는 내부전압발생회로.
  4. 제 3 항에 있어서,
    상기 드라이버는, NMOS 트랜지스터로 구성되는 것을 특징으로 하는 내부전압발생회로.
  5. 제 4 항에 있어서,
    상기 제 1 파워 인에이블신호는, 상기 제 1 파워업신호의 트리거 시점에서 발생되는 것을 특징으로 하는 내부전압발생회로.
  6. 제 1 항에 있어서,
    초기 동작시에 공급전원보다 일정레벨 낮은 제 2 전압을 발생하는 초기화수단을 더 포함하는 것을 특징으로 하는 내부전압발생회로.
  7. 제 6 항에 있어서,
    상기 초기화수단은, 공급전압에 의해 턴-온 되어서 공급전압보다 한계전압만큼 낮은 제 2 전압을 발생하는 드라이버를 포함하는 것을 특징으로 하는 내부전압발생회로.
  8. 제 1 항에 있어서,
    상기 레벨검출수단은, 제 1 전압을 전압분배하는 전압분배부;
    상기 전압분배부의 출력전압과 기준전압을 비교하고, 레벨 검출값을 발생하는 비교부를 포함하는 것을 특징으로 하는 내부전압발생회로.
  9. 제 1 항에 있어서,
    상기 제 1 전압발생수단은, 파워 업 신호가 트리거될 때, 공급전압을 펌핑하여 제 1 전압을 발생하는 펌프회로를 포함하는 것을 특징으로 하는 내부전압발생회로.
  10. 제 9 항에 있어서,
    상기 제 1 전압은, 공급전압 레벨보다 높은 VPP 전압이고,
    상기 제 2 전압은, VPP 전압 레벨보다 낮은 VPPY 전압인 것을 특징으로 하는 내부전압발생회로.
  11. 제 1 항에 있어서,
    상기 제 2 전압발생수단은, 검출레벨신호에 의해 인에이블되어 공급전압을 펌핑하여 제 2 전압을 발생하는 펌프회로를 포함하는 것을 특징으로 하는 내부전압 발생회로.
  12. 제 1 파워 인에이블신호에 의해 동작되어 공급전압보다 높은 레벨의 제 1 전압을 발생하는 제 1 전압발생수단;
    상기 제 1 파워 인에이블신호 보다 상대적으로 늦은 시점에 활성화되는 제 2 파워 인에이블신호에 의해 동작되고, 상기 제 1 전압보다 낮고 공급전압보다 높은 레벨의 제 2 전압을 발생하는 제 2 전압발생수단을 포함하는 내부전압발생회로.
  13. 제 12 항에 있어서,
    초기 동작시에 제 1 파워업신호에 의해서 동작되어 공급전원과 같은 레벨의 제 1 전압을 발생하는 초기화수단을 더 포함하는 것을 특징으로 하는 내부전압발생회로.
  14. 제 13 항에 있어서,
    상기 초기화수단은, 상기 제 1 파워업신호에 의해서 턴-온 되어서 공급전압과 제 1 전압을 쇼트시키는 드라이버를 포함하는 것을 특징으로 하는 내부전압발생회로.
  15. 제 14 항에 있어서,
    상기 제 1 파워 인에이블신호는, 상기 제 1 파워업신호의 트리거 시점에서 발생되는 것을 특징으로 하는 내부전압발생회로.
  16. 제 13 항에 있어서,
    초기 동작시에 제 2 파워업신호에 의해서 동작되어 공급전원보다 일정레벨 낮은 제 2 전압을 발생하는 초기화수단을 더 포함하는 것을 특징으로 하는 내부전압발생회로.
  17. 제 16 항에 있어서,
    상기 초기화수단은, 공급전압에 의해 턴-온 되어서 공급전압보다 한계전압만큼 낮은 제 2 전압을 발생하는 드라이버를 포함하는 것을 특징으로 하는 내부전압발생회로.
  18. 제 17 항에 있어서,
    상기 제 2 파워 인에이블신호는, 상기 제 2 파워업신호의 트리거 시점에서 발생되는 것을 특징으로 하는 내부전압발생회로.
  19. 제 13 항에 있어서,
    상기 제 1 전압발생수단은, 제 1 파워 인에이블신호에 의해서 공급전압을 펌핑하여 제 1 전압을 발생하는 펌프회로를 포함하는 것을 특징으로 하는 내부전압발생회로.
  20. 제 18 항에 있어서,
    상기 제1 파워업신호는, 상기 제2 파워업신호보다 상대적으로 빠른 파워 업 프리 신호인 것을 특징으로 하는 내부전압발생회로.
KR1020090133464A 2009-12-29 2009-12-29 내부전압발생회로 KR101145315B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090133464A KR101145315B1 (ko) 2009-12-29 2009-12-29 내부전압발생회로
US12/649,515 US20110156808A1 (en) 2009-12-29 2009-12-30 Internal voltage generation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090133464A KR101145315B1 (ko) 2009-12-29 2009-12-29 내부전압발생회로

Publications (2)

Publication Number Publication Date
KR20110076704A KR20110076704A (ko) 2011-07-06
KR101145315B1 true KR101145315B1 (ko) 2012-05-16

Family

ID=44186765

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090133464A KR101145315B1 (ko) 2009-12-29 2009-12-29 내부전압발생회로

Country Status (2)

Country Link
US (1) US20110156808A1 (ko)
KR (1) KR101145315B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11336174B2 (en) * 2019-10-18 2022-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Charge pump system with low ripple output voltage

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170514B1 (ko) * 1995-11-22 1999-03-30 김광호 승압 전원을 갖는 반도체 메모리 장치
KR20050068332A (ko) * 2003-12-30 2005-07-05 주식회사 하이닉스반도체 반도체 메모리 소자의 파워업 회로
KR20070036620A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 반도체 메모리 장치
KR100903388B1 (ko) * 2008-04-24 2009-06-23 주식회사 하이닉스반도체 내부전압 제어회로 및 그 제어방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5942932A (en) * 1997-08-26 1999-08-24 Nanoamp Solutions, Inc. Circuit and method for preventing latch-up in a CMOS semiconductor device
JP3223504B2 (ja) * 1998-03-31 2001-10-29 日本電気株式会社 昇圧回路
JP2000276893A (ja) * 1999-03-23 2000-10-06 Nec Corp ブースト回路
JP2000339958A (ja) * 1999-05-25 2000-12-08 Toshiba Corp 半導体集積回路
KR100394757B1 (ko) * 2000-09-21 2003-08-14 가부시끼가이샤 도시바 반도체 장치
KR100399359B1 (ko) * 2001-07-07 2003-09-26 삼성전자주식회사 전하 펌프 회로
KR100536603B1 (ko) * 2003-07-10 2005-12-14 삼성전자주식회사 선택 모드를 갖는 전하 펌프 회로
KR100510552B1 (ko) * 2003-10-27 2005-08-26 삼성전자주식회사 향상된 전하전달 효율을 갖는 전하펌프 회로
US7545203B2 (en) * 2005-09-29 2009-06-09 Hynix Semiconductor, Inc. Internal voltage generation circuit
US7839689B2 (en) * 2008-01-31 2010-11-23 Mosaid Technologies Incorporated Power supplies in flash memory devices and systems
US7852140B2 (en) * 2008-08-08 2010-12-14 Hynix Semiconductor Inc. Internal voltage generation circuit and method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170514B1 (ko) * 1995-11-22 1999-03-30 김광호 승압 전원을 갖는 반도체 메모리 장치
KR20050068332A (ko) * 2003-12-30 2005-07-05 주식회사 하이닉스반도체 반도체 메모리 소자의 파워업 회로
KR20070036620A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 반도체 메모리 장치
KR100903388B1 (ko) * 2008-04-24 2009-06-23 주식회사 하이닉스반도체 내부전압 제어회로 및 그 제어방법

Also Published As

Publication number Publication date
KR20110076704A (ko) 2011-07-06
US20110156808A1 (en) 2011-06-30

Similar Documents

Publication Publication Date Title
US4961167A (en) Substrate bias generator in a dynamic random access memory with auto/self refresh functions and a method of generating a substrate bias therein
US8040177B2 (en) Internal voltage generating circuit of semiconductor device
CN112825004A (zh) 低压差稳压器以及调节低压差稳压器的方法
US7969797B2 (en) Semiconductor memory device and method for operating the same
JP2007073143A (ja) 半導体記憶装置
US9557788B2 (en) Semiconductor memory device including array e-fuse
KR100909636B1 (ko) 듀얼 파워 업 신호 발생 회로
US10651732B2 (en) Charge pumps and methods of operating charge pumps
KR101145315B1 (ko) 내부전압발생회로
KR100403341B1 (ko) 파워-업 신호 발생회로
US8587366B2 (en) Semiconductor device
US7764112B2 (en) Internal voltage discharge circuit and its control method
JP4723210B2 (ja) 昇圧電圧発生回路及び昇圧電圧発生方法
KR100350768B1 (ko) 내부 전원전압 발생장치
KR100940826B1 (ko) 네거티브 전압 생성 장치
KR20160115484A (ko) 전원 구동 회로 및 이를 포함하는 반도체 장치
KR101026380B1 (ko) 전압레벨 검출회로
CN112204495A (zh) 用于初始化带隙电路的系统及方法
US8368460B2 (en) Internal voltage generation circuit and integrated circuit including the same
KR100922885B1 (ko) 내부전압 발생회로
KR100884607B1 (ko) 내부 전압 생성 회로를 구비하는 반도체 메모리 장치 및 그의 동작 방법
KR100845798B1 (ko) 전압 생성 회로 및 이를 이용한 반도체 메모리 장치
KR100914300B1 (ko) 디램셀 초기화 회로 및 이를 이용한 반도체 메모리 장치
KR100948026B1 (ko) 내부전압 방전회로
KR100720221B1 (ko) 전압 발생기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee