KR100403341B1 - 파워-업 신호 발생회로 - Google Patents

파워-업 신호 발생회로 Download PDF

Info

Publication number
KR100403341B1
KR100403341B1 KR10-2001-0051281A KR20010051281A KR100403341B1 KR 100403341 B1 KR100403341 B1 KR 100403341B1 KR 20010051281 A KR20010051281 A KR 20010051281A KR 100403341 B1 KR100403341 B1 KR 100403341B1
Authority
KR
South Korea
Prior art keywords
signal
circuit unit
unit
sensing
external power
Prior art date
Application number
KR10-2001-0051281A
Other languages
English (en)
Other versions
KR20030017136A (ko
Inventor
성하민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0051281A priority Critical patent/KR100403341B1/ko
Priority to US10/028,323 priority patent/US6657903B2/en
Priority to JP2002040695A priority patent/JP4603229B2/ja
Publication of KR20030017136A publication Critical patent/KR20030017136A/ko
Application granted granted Critical
Publication of KR100403341B1 publication Critical patent/KR100403341B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Abstract

본 발명은 반도체 메모리 소자의 파워-업 신호 발생회로에 관한 것으로, 외부전원 인가시 내부에서 발생되는 메모리셀의 백 바이어스 전압을 감지하여 적정 레벨에 도달한 다음 외부전압을 감지하도록 함으로써 메모리셀의 백 바이어스 전압 미발생에 따른 불안정성을 제거하고, 초기 스타트-업 회로를 이용하여 외부전압 감지부의 초기화를 시켜줌으로써 보다 안정된 파워-업 신호를 발생시킬 수 있다. 이를 위한 본 발명의 파워-업 신호 발생회로는 내부 백바이어스전압 발생회로를 포함하고있는 반도체 메모리 소자의 파워-업 신호 발생회로에 있어서, 백 바이어스 전압(VBB) 레벨을 감지하는 VBB 레벨 감지 회로부와, 상기 VBB 레벨 감지 회로부로부터 수신된 신호에 의해 제어되며 외부 전압레벨을 감지하는 외부전원 감지 회로부와, 상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와, 상기 VBB 레벨 감지 회로부로부터 수신된 신호에 의해 제어되며 상기 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와, 상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 한다.

Description

파워-업 신호 발생회로{POWER-UP SIGNAL GENERATION CIRCUIT}
본 발명은 반도체 메모리 소자의 파워-업(Power-Up) 신호 발생회로에 관한 것으로, 특히 초기 파워-업시 백 바이어스 전압과 외부전원을 감지하여 파워-업 신호를 발생시킴으로써 파워-업을 안정화시킨 파워-업 신호 발생회로에 관한 것이다.
도 1은 종래 기술에 따른 파워-업 신호 발생 회로를 도시한 회로도이다. 도시된 바와 같이, 상기 파워-업 신호 발생회로는 전원 전압(Vcc)과 접지 전압(Vss) 사이에 저항(R)과 커패시턴스(C)가 직렬로 연결되어 있으며, 상기 전원 전압(Vcc)이 인가되면 상기 저항(R)과 커패시턴스(C)의 RC 시상수에 의해 분압된 전압이 노드(Nd1)에 충전된다.
그리고, 상기 노드(Nd1)와 출력 단자 사이에는 인버터(IV1)(IV2)가 직렬로 연결되어 있으며, 상기 노드(Nd1)의 전압이 인버터(IV1)의 로직 문턱 전압(Vt)보다 커지면 출력 단자로 출력되는 파워-업 바신호(PUPB)는 '로우'가 된다.
한편, 파워-업 동작시에는 반도체 메모리 소자의 내부회로들은 동작하지 않으며, 파워-업 동작시 파워-업 신호 발생회로는 불안정한 상태의 내부회로들이 안정되게 동작하도록 초기화 시켜준다.
그런데, 상기 구성을 갖는 종래의 파워업 신호 발생 회로는 RC 딜레이에 의해 파워-업 신호가 발생하기 때문에 파워-업 시퀀스(sequence)에 따라 감지되는 레벨의 차이가 많았다. 이는 외부전압이 낮은 상태에서 초기화를 시킬려고 할 경우 초기화가 안되어 전류 경로가 발생할 우려가 있었다. 또한, 백 바이어스(back bias) 전압이 불안정한 상태에서 파워-업 동작이 이루어지게 되면, 메모리셀 트랜지스터의 소스와 드레인 및 게이트 전압의 커플링(coupling)에 의해 백 바이어스 전압이 상승하여 래치-업(latch-up)이 발생되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 외부전원 인가시 내부에서 발생되는 메모리셀의 백 바이어스 전압을감지하여 적정 레벨에 도달한 다음 외부전압을 감지하도록 함으로써 메모리셀의 백 바이어스 전압 미발생에 따른 불안정성을 제거하고, 초기 스타트-업 회로를 이용하여 외부전압 감지부의 초기화를 시켜줌으로써 보다 안정된 파워-업 신호를 발생시킬 수 있는 파워-업 신호 발생회로를 제공하는데 있다.
도 1은 종래 기술에 따른 파워-업 신호 발생회로의 회로도
도 2는 본 발명의 제 1 실시예에 의한 파워-업 신호 발생회로를 도시한 블록도
도 3은 도 2에 도시된 VBB 레벨 감지회로부의 회로도
도 4는 도 2에 도시된 스타트-업 회로부의 회로도
도 5는 도 2에 도시된 외부전원 감지회로부의 회로도
도 6은 도 2에 도시된 출력부의 회로도
도 7은 도 2에 도시된 접속부의 회로도
도 8은 도 2에 도시된 메모리셀 어레이부의 메모리셀 회로도
도 9는 본 발명의 제 2 실시예에 의한 파워-업 신호 발생회로를 도시한 블록도
도 10은 본 발명의 제 3 실시예에 의한 파워-업 신호 발생회로를 도시한 블록도
도 11은 본 발명의 제 4 실시예에 의한 파워-업 신호 발생회로를 도시한 블록도
도 12는 본 발명의 제 5 실시예에 의한 파워-업 신호 발생회로를 도시한 블록도
도 13은 본 발명의 제 6 실시예에 의한 파워-업 신호 발생회로를 도시한 블록도
* 도면의 주요부분에 대한 부호의 설명 *
100, 110, 120, 130, 140, 150 : 파워-업 신호 발생회로부
102, 112 : VBB 레벨 감지 회로부
142, 152 : 내부 전원전압 감지 회로부
104, 114, 124, 134, 144, 154 : 스타트-업 회로부
106, 116, 126, 136, 146, 156 : 외부전원 감지회로부
108. 118, 128, 138, 148, 158 : 출력부
200, 210 : VBB 전압 발생회로부
240, 250 : 내부 전원전압 발생부
300, 310, 320, 330, 340, 350 : 접속부
상기 목적을 달성하기 위한 본 발명의 파워-업 신호 발생회로는 내부 백바이어스전압 발생회로를 포함하고있는 반도체 메모리 소자의 파워-업 신호 발생회로에 있어서, 백 바이어스 전압(VBB) 레벨을 감지하는 VBB 레벨 감지 회로부와, 상기 VBB 레벨 감지 회로부로부터 수신된 신호에 의해 제어되며 외부 전압레벨을 감지하는 외부전원 감지 회로부와, 상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와, 상기 VBB 레벨 감지 회로부로부터 수신된 신호에 의해 제어되며 상기 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와, 상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 파워-업 신호 발생회로는 내부 백바이어스전압 발생회로를 포함하고있는 반도체 메모리 소자의 파워-업 신호 발생회로에 있어서, 백 바이어스 전압(VBB) 레벨을 감지하는 VBB 레벨 감지 회로부와, 상기 VBB 레벨 감지 회로부로부터 수신된 신호에 의해 제어되며 외부 전압레벨을 감지하는 외부전원 감지 회로부와, 상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와, 상기 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와, 상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또다른 파워-업 신호 발생회로는 트랜지스터의 액티브 저항비에 의해 외부 전원전압을 감지하는 외부전원 감지 회로부와, 상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와, 상기 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와, 상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또다른 파워-업 신호 발생회로는 트랜지스터의 액티브 저항비에 의해 외부 전원전압을 감지하는 외부전원 감지 회로부와, 상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와, 상기 스타트-업 회로부의 출력 신호에 의해 제어되며 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와, 상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또다른 파워-업 신호 발생회로는 내부전원전압 발생회로를 포함하고있는 반도체 메모리 소자의 파워-업 신호 발생회로에 있어서, 내부전원전압 레벨을 감지하는 내부전원전압 감지 회로부와, 상기 내부전원전압 감지 회로부로부터 수신된 신호에 의해 제어되며 외부 전압레벨을 감지하는 외부전원 감지 회로부와, 상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와, 상기 내부전원전압 감지 회로부로부터 수신된 신호에 의해 제어되며 상기 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와, 상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또다른 파워-업 신호 발생회로는 내부전원전압 발생회로를 포함하고있는 반도체 메모리 소자의 파워-업 신호 발생회로에 있어서, 내부전원전압 레벨을 감지하는 내부전원전압 감지 회로부와, 상기 내부전원전압 감지 회로부로부터 수신된 신호에 의해 제어되며 외부 전압레벨을 감지하는 외부전원 감지 회로부와, 상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와, 상기 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와, 상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
도 2는 본 발명의 제 1 실시예에 의한 파워-업 신호 발생회로를 도시한 블록도이다. 상기 파워-업 신호 발생회로(100)는 도시된 바와 같이, VBB 전압 발생 회로부(210), 접속부(310), 메모리셀 어레이부(410)를 구비한 반도체 메모리 소자에서, 백 바이어스 전압(VBB) 레벨 감지회로부(102), 스타트-업 회로부(104), 외부전원 감지 회로부(106) 및 출력부(108)를 구비하고 있다.
상기 VBB 레벨 감지 회로부(102)는 백 바이어스 전압레벨을 감지한 신호(PBIAS)(NBIAS)를 발생한다.
상기 외부전원 감지 회로부(106)는 상기 VBB 레벨 감지회로부(102)로부터 수신된 신호(PBIAS)(NBIAS)에 의해 제어되며 외부전압을 감지한 신호(PUPBP)를 발생한다.
상기 스타트-업 회로부(104)는 상기 외부전원 감지 회로부(106)의 초기값을 설정해 주는 신호(STRUPB)를 발생한다.
상기 출력부(108)는 상기 VBB 레벨 감지 회로부(102)로부터 수신된 신호(PBIAS)(NBIAS)에 의해 제어되며 상기 외부전원 감지 회로부(106)로부터 수신된 신호를 버퍼링하여 파워-업 신호(PUPB)로 출력한다.
상기 접속부(300)는 상기 출력부(108)로부터 수신된 파워-업 신호(PUPB)를 수신하여 상기 메모리셀 어레부(400)의 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어한다.
도 3은 도 2에 도시된 VBB 레벨 감지회로부(102)의 회로도이다. 상기 VBB 레벨 감지회로부(102)는 도시된 바와 같이, 전원 전압(Vcc)과 바이어스전압(PBIAS)을 출력하는 노드(Nd1) 사이에 연결되며 게이트에 접지 전압(Vss)이 인가되는 PMOS 트랜지스터(MP1)와, 상기 노드(Nd1)와 백 바이어스 전압(VBB) 사이에 연결되며 게이트에 접지 전압(Vss)이 인가되는 NMOS 트랜지스터(MN1)와, 상기 전원 전압(Vcc)과 상기 노드(Nd1) 사이에 연결되며 게이트에 상기 노드(Nd1)의 신호가 인가되는 PMOS 트랜지스터(MP2)와, 상기 전원 전압(Vcc)과 바이어스전압(NBIAS)을 출력하는 노드(Nd2) 사이에 연결되며 게이트에 상기 노드(Nd1)의 신호가 인가되는 PMOS 트랜지스터(MP3)와, 상기 노드(Nd2)와 접지 전압(Vss) 사이에 연결되며 게이트에 상기신호(NBIAS)가 인가되는 NMOS 트랜지스터(MN2)로 구성된다.
상기 VBB 레벨 감지회로부(102)는 VBB 전압이 낮아져서 특정 레벨에 도달하면 NMOS 트랜지스터(MN1)가 턴-온되어 PMOS 트랜지스터(MP1-MP3)의 사이즈 비에 의해 바이어스 전압(PBIAS)(NBIAS)을 발생시킨다.
도 4는 도 2에 도시된 스타트-업 회로부(104)의 회로도이다. 상기 스타트-업 회로부(104)는 도시된 바와 같이, 전원 전압(Vcc)과 노드(Nd1) 사이에 연결되며 게이트에 접지 전압(Vss)이 인가되는 PMOS 트랜지스터(MP1)와, 상기 노드(Nd1)와 접지 전압(Vss) 사이에 연결되며 게이트에 상기 노드(Nd1)의 신호가 인가되는 NMOS 트랜지스터(MN1)와, 상기 전원 전압(Vcc)과 노드(Nd2) 사이에 연결되며 게이트에 접지 전압(Vss)이 인가되는 PMOS 트랜지스터(MP2)와, 상기 노드(Nd2)와 접지 전압(Vss) 사이에 연결되며 게이트에 상기 노드(Nd1)의 신호가 인가되는 NMOS 트랜지스터(MN2)와, 상기 노드(Nd2)와 스타트-업신호(STRUPB)를 출력하는 노드(Nd3) 사이에 직렬로 연결된 인버터(IV1)(IV2)로 구성된다,
상기 스타트 업 회로는 수신된 외부전원(Vcc)에 의해 PMOS 트랜지스터(MP1)가 턴온되어 노드(Nd1)의 전위가 상승하면 NMOS 트랜지스터(MN2)가 턴-온되어 노드(Nd2)의 전위가 점점 낮아진다. 이때, 상기 노드(Nd2)의 전위가 인버터(IV1)의 문턱 전압(Vt)에 다다르면 상기 출력 노드(Nd3)로 출력되는 스타트-업신호(STRUPB)는 '로우'가 된다.
결국, 스타트-업 회로부(104)는 외부전원(Vcc)의 안기 초기에 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)를 통해 파워-업 신호(PUPB)를 초기화 시켜주는 역할을 한다.
도 5는 도 2에 도시된 외부전원 감지회로부(106)의 회로도이다. 상기 외부전원 감지 회로부(106)는 도시된 바와 같이, 전원 전압(Vcc)과 노드(Nd1) 사이에 직렬로 연결되며, 상기 VBB 레벨 감지회로부(102)로 부터의 바이어스 전압(PBIAS)과 상기 노드(Nd1)에 의해 각각 제어되는 PMOS 트랜지스터(MP1)(MP2)와, 상기 노드(Nd1)와 접지 전압 사이에 연결되며 상기 스타트업 회로부(144)로부터 수신된 신호(STRUPB)에 의해 제어되는 NMOS 트랜지스터(MN1)와, 상기 노드(Nd1)와 접지 전압 사이에 연결되며 상기 VBB 레벨 감지회로부(102)로부터 수신된 바이어스전압(NBIAS)에 의해 제어되는 NMOS 트랜지스터(MN2)와, 상기 노드(Nd1)와 접지 전압(Vss) 사이에 커패시터 구조로 연결된 NMOS 트랜지스터(MN3)와, 상기 노드(Nd1)의 신호를 수신하여 반전된 신호를 노드(Nd2)로 출력하는 인버터(IV1)와, 상기 노드(Nd2)의 신호를 수신하여 반전된 신호를 노드(Nd1)로 출력하는 인버터(IV3)와, 상기 노드(Nd2)의 신호를 수신하여 반전된 신호를 노드(Nd3)로 출력하는 인버터(IV2)와, 상기 노드(Nd2)와 접지 전압(Vss) 사이에 커패시터 구조로 연결된 PMOS 트랜지스터(MP3)로 구성된다.
상기 외부전원 감지회로부(106)는 상기 VBB 레벨 감지회로부(102)와 상기 스타트-업 회로부(104)의 출력 신호를 입력으로 하여 외부전압을 감지하는 것으로, 스타트-업 신호(SRTUPB)에 의해 초기 외부전압 인가시 노드(Nd1)가 '로우'가 되도록 하며, VBB 레벨이 특정 레벨 이하가 되었을때 외부전압(Vcc)을 감지하여 출력신호(PUPBP)를 발생시킨다.
도 6은 도 2에 도시된 출력부(108)의 회로도이다. 상기 출력부(108)는 도시된 바와 같이, 전원 전압(Vcc)과 노드(Nd1) 사이에 직렬로 연결되며, 상기 VBB 레벨 감지회로부(102)로 부터의 바이어스 전압(PBIAS)과 상기 외부전원 감지회로부(106)로 부터의 출력 신호(PUPBP)에 의해 각각 제어되는 PMOS 트랜지스터(MP1)(MP2)와, 상기 노드(Nd1)와 접지 전압(Vss) 사이에 연결되며 상기 외부전원 감지회로부(106)로 부터의 출력 신호(PUPBP)에 의해 제어되는 NMOS 트랜지스터(MN1)와, 상기 전원 전압(Vcc)과 노드(Nd2) 사이에 연결되며 상기 노드(Nd1)의 신호에 의해 제어되는 PMOS 트랜지스터(MP3)와, 상기 노드(Nd2)와 접지 전압(Vss) 사이에 직렬로 연결되며 상기 노드(Nd1)의 신호와 상기 VBB 레벨 감지회로부(102)로 부터의 바이어스전압(NBIAS)에 의해 각각 제어되는 NMOS 트랜지스터(MN2)(MN3)와, 상기 노드(Nd2)와 출력 노드(Nd3) 사이에 직렬로 연결된 인버터(IV1)(IV2)로 구성된다.
상기 출력부(108)는 상기 VBB 레벨 감지회로부(102)의 출력을 원 엔드 클럭 인버터의 입력으로하여, 초기 외부전압 인가시 출력이 '하이'가 되도록 경로를 형성하고 출력이 '로우'로 천이하는 경로는 상기 VBB 레벨 감지회로부(102)의 출력에 의해 제어되도록 하였다.
상기 VBB전압 발생회로부(200)는 상기 출력부(108)로부터 출력된 신호(PUPB)가 '하이'인 경우 레벨 검출의 결과와 상관없이 강제로 펌핑이 이루어지도록 한다.
도 7은 도 2에 도시된 접속부(300)의 회로도이다. 상기 접속부(300)는 상기 출력부(108)로부터 출력된 신호(PUPB)에 의해 제어되는 NMOS 트랜지스터(MN1-MN3)로 구성되며, 상기 신호(PUPB)에 의해 파워-업시 메모리셀 트랜지스터의 소스(VBLP), 게이트(VPP) 및 드레인(VPLT) 전압이 동일 전위가 되도록 한다.
도 8은 도 2에 도시된 메모리셀 어레이부(400)의 단위 메모리셀 회로도로서, 1개의 NMOS 트랜지스터와 1개의 커패시터로 구성된다.
상기 구성에 의하여, 외부전압을 인가하면 상기 스타트-업 회로부(104)에 의해 상기 출력부(108)의 출력 신호(PUPB)가 '하이'가 된다. 이때, VBB 전압 발생회로부(200)는 상기 파워업 신호(PUPB)가 '하이'이므로, VBB 펌핑 동작을 수행하여 VBB 전압을 낮추게 된다. 반면, 워드라인 구동전압(VPP), 비트라인 구동전압(VBLP) 및 셀 플레이트 전압(VPLT)은 상기 접속부(300)의 NMOS 트랜지스터(MN1-MN3)에 의해 외부전압(Vcc)에서 NMOS 트랜지스터의 문턱전압(Vt) 만큼 드롭(drop)되어 라이너(linear)하게 상승한다. 그러므로, 셀 트랜지스터의 네단자에서 볼때, 소스, 게이트 및 드레인은 동일 전위이고 백 바이어스 전압은 네가티브이기 때문에 벌크(bulk)와 소스, 드레인 사이의 PN 접합 다이오드가 턴-온될 경우가 발생되지 않는다.
종래의 트리플 웰(triple well) 구조에서 초기 외부전압 인가시 VBB 전위가 디프(deep) N웰내의 P웰 바이어스 전위와의 커플링에 의해 상승하게 된다. 이때 상승한 VBB 전압에 의해 래치-업(latch-up) 현상이 발생할 수 있다.
상기 스타트-업 회로부(104)의 출력 신호가 먼저 '로우'가 되고 VBB 전압이 특정 레벨에 도달하면, 상기 VBB 레벨 감지회로부(102)로부터 VBB 레벨을 감지한 바이어스전압(PBIAS)(NBIAS)이 발생되고 상기 외부전원 감지회로부(106)에서는 외부전압을 감지한 신호(PUPBP)를 발생하게 된다.
만일 외부전압이 미리 정한 특정 레벨 이상이면, 상기 외부전원 감지회로부(106)의 노드(Nd1)가 인버터(IV1)의 로직 문턱 전압(Vt) 이상이 되어 파워-업 신호(PUPB)가 '로우'가 된다. 파워-업 신호(PUPB)가 '로우'가 되면 칩 내부의 모든 레지스터가 초기화가 되고 메모리셀의 백 바이어스 전압이 안정화되어 안정적인 동작을 보장할 수 있는 상태에 있게 된다.
도 9는 본 발명의 제 2 실시예에 의한 파워-업 신호 발생회로를 도시한 블록도이다. 상기 파워-업 신호 발생회로(110)는 도시된 바와 같이, VBB 전압 발생 회로부(210), 접속부(310), 메모리셀 어레이부(410)를 구비한 반도체 메모리 소자에서, VBB 레벨 감지회로부(112), 스타트-업 회로부(114), 외부전원 감지 회로부(116) 및 출력부(118)를 구비한다.
상기 VBB 레벨 감지 회로부(112)는 백 바이어스 전압레벨을 감지한 신호(PBIAS)(NBIAS)를 발생하며, 상기 외부전원 감지 회로부(116)는 상기 VBB 레벨 감지회로부(112)로부터 수신된 신호(PBIAS)(NBIAS)에 의해 제어되며 외부전압을 감지한 신호(PUPBP)를 발생한다.
상기 스타트-업 회로부(114)는 상기 외부전원 감지 회로부(116)의 초기값을 설정해 주는 신호(STRUPB)를 발생하며, 상기 출력부(118)는 상기 외부전원 감지 회로부(116)로부터 수신된 신호를 버퍼링하여 파워-업 신호(PUPB)로 출력한다.
상기 접속부(310)는 상기 출력부(118)로부터 수신된 파워-업 신호(PUPB)를 수신하여 상기 메모리셀 어레부(410)의 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어한다.
도 10은 본 발명의 제 3 실시예에 의한 파워-업 신호 발생회로를 도시한 블록도이다. 상기 파워-업 신호 발생회로(120)는 도시된 바와 같이, 접속부(320), 메모리셀 어레이부(420)를 구비한 반도체 메모리 소자에서, 스타트-업 회로부(124), 외부전원 감지 회로부(126) 및 출력부(128)를 구비한다.
상기 외부전원 감지 회로부(126)는 트랜지스터의 액티브 저항비에 의해 외부전압을 감지한 신호(PUPBP)를 발생하며, 상기 스타트-업 회로부(124)는 상기 외부전원 감지 회로부(126)의 초기값을 설정해 주는 스타트업신호(STRUPB)를 발생한다.
상기 출력부(128)는 상기 외부전원 감지 회로부(126)로부터 수신된 신호를 버퍼링하여 파워-업 신호(PUPB)로 출력한다.
상기 접속부(320)는 상기 출력부(128)로부터 수신된 파워-업 신호(PUPB)를 수신하여 상기 메모리셀 어레부(420)의 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어한다.
도 11은 본 발명의 제 4 실시예에 의한 파워-업 신호 발생회로를 도시한 블록도이다. 상기 파워-업 신호 발생회로(130)는 도시된 바와 같이, 접속부(330), 메모리셀 어레이부(430)를 구비한 반도체 메모리 소자에서, 스타트-업 회로부(134), 외부전원 감지 회로부(136) 및 출력부(138)를 구비한다.
상기 외부전원 감지 회로부(136)는 트랜지스터의 액티브 저항비에 의해 외부전압을 감지한 신호(PUPBP)를 발생하며, 상기 스타트-업 회로부(134)는 상기 외부전원 감지 회로부(136)의 초기값을 설정해 주는 스타트업신호(STRUPB)를 발생한다.
상기 출력부(138)는 상기 스타트-업 회로부(134)에서 발생된 스타트업신호(STRUPB)에 의해 제어되며 상기 외부전원 감지 회로부(116)로부터 수신된 신호를 버퍼링하여 파워-업 신호(PUPB)로 출력한다.
상기 접속부(330)는 상기 출력부(138)로부터 수신된 파워-업 신호(PUPB)를 수신하여 상기 메모리셀 어레부(430)의 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어한다.
도 12는 본 발명의 제 5 실시예에 의한 파워-업 신호 발생회로를 도시한 블록도이다. 상기 파워-업 신호 발생회로(140)는 도시된 바와 같이, 내부전원전압 발생부(240), 접속부(340), 메모리셀 어레이부(440)를 구비한 반도체 메모리 소자에서, 내부 전원전압 감지회로부(142), 스타트-업 회로부(144), 외부전원 감지 회로부(146) 및 출력부(148)를 구비한다.
상기 내부 전원전압 감지 회로부(142)는 내부전원전압 레벨을 감지한 신호(PBIAS)(NBIAS)를 발생하며, 상기 외부전원 감지 회로부(146)는 상기 내부 전원전압 감지회로부(142)로부터 수신된 신호(PBIAS)(NBIAS)에 의해 제어되며 외부전압을 감지한 신호(PUPBP)를 발생한다.
상기 스타트-업 회로부(144)는 상기 외부전원 감지 회로부(146)의 초기값을 설정해 주는 신호(STRUPB)를 발생하며, 상기 출력부(148)는 상기 외부전원 감지 회로부(146)로부터 수신된 신호를 버퍼링하여 파워-업 신호(PUPB)로 출력한다.
상기 접속부(340)는 상기 출력부(148)로부터 수신된 파워-업 신호(PUPB)를 수신하여 상기 메모리셀 어레부(440)의 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어한다.
도 13은 본 발명의 제 6 실시예에 의한 파워-업 신호 발생회로를 도시한 블록도이다. 상기 파워-업 신호 발생회로(150)는 도시된 바와 같이, 내부전원전압 발생회로부(250), 접속부(350), 메모리셀 어레이부(450)를 구비한 반도체 메모리 소자에서, 내부전원전압 감지회로부(152), 스타트-업 회로부(154), 외부전원 감지 회로부(156) 및 출력부(158)를 구비한다.
상기 내부전원전압 감지 회로부(152)는 내부전원전압을 감지한 신호(PBIAS)(NBIAS)를 발생하며, 상기 외부전원 감지 회로부(156)는 상기 내부전원전압 감지회로부(152)로부터 수신된 신호(PBIAS)(NBIAS)에 의해 제어되며 외부전압을 감지한 신호(PUPBP)를 발생한다.
상기 스타트-업 회로부(154)는 상기 외부전원 감지 회로부(156)의 초기값을 설정해 주는 신호(STRUPB)를 발생하며, 상기 출력부(158)는 상기 외부전원 감지 회로부(156)로부터 수신된 신호를 버퍼링하여 파워-업 신호(PUPB)로 출력한다.
상기 접속부(350)는 상기 출력부(158)로부터 수신된 파워-업 신호(PUPB)를 수신하여 상기 메모리셀 어레부(450)의 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어한다.
이상에서 설명한 바와 같이, 본 발명의 파워업 신호 발생 회로에 의하면, 파워업 초기에 스타트 업 회로를 이용하여 전압감지 회로부의 초기값을 잡아주고 백 바이어스 전압이 특정 레벨 이하가 되었을 때 외부전압 감지회로부의 결과를 출력하도록 하고 파워업 출력 신호를 통해 메모리셀 트랜지스터의 소스, 게이트, 드레인 및 벌크(bulk) 전압 발생을 제어하도록 함으로써, 래치-업을 방지할 수 있고 보다 안정적인 파업업 동작을 할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 내부 백바이어스전압 발생회로를 포함하고있는 반도체 메모리 소자의 파워-업 신호 발생회로에 있어서,
    백 바이어스 전압(VBB) 레벨을 감지하는 VBB 레벨 감지 회로부와,
    상기 VBB 레벨 감지 회로부로부터 수신된 신호에 의해 제어되며 외부 전압레벨을 감지하는 외부전원 감지 회로부와,
    상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와,
    상기 VBB 레벨 감지 회로부로부터 수신된 신호에 의해 제어되며 상기 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와,
    상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 하는 파워-업 신호 발생회로.
  2. 내부 백바이어스전압 발생회로를 포함하고있는 반도체 메모리 소자의 파워-업 신호 발생회로에 있어서,
    백 바이어스 전압(VBB) 레벨을 감지하는 VBB 레벨 감지 회로부와,
    상기 VBB 레벨 감지 회로부로부터 수신된 신호에 의해 제어되며 외부 전압레벨을 감지하는 외부전원 감지 회로부와,
    상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와,
    상기 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와,
    상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 하는 파워-업 신호 발생회로.
  3. 반도체 메모리 소자의 파워-업 신호 발생회로에 있어서,
    트랜지스터의 액티브 저항비에 의해 외부 전원전압을 감지하는 외부전원 감지 회로부와,
    상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와,
    상기 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와,
    상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 하는 파워-업 신호 발생회로.
  4. 반도체 메모리 소자의 파워-업 신호 발생회로에 있어서,
    트랜지스터의 액티브 저항비에 의해 외부 전원전압을 감지하는 외부전원 감지 회로부와,
    상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와,
    상기 스타트-업 회로부의 출력 신호에 의해 제어되며 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와,
    상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 하는 파워-업 신호 발생회로.
  5. 내부전원전압 발생회로를 포함하고있는 반도체 메모리 소자의 파워-업 신호 발생회로에 있어서,
    내부전원전압 레벨을 감지하는 내부전원전압 감지 회로부와,
    상기 내부전원전압 감지 회로부로부터 수신된 신호에 의해 제어되며 외부 전압레벨을 감지하는 외부전원 감지 회로부와,
    상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와,
    상기 내부전원전압 감지 회로부로부터 수신된 신호에 의해 제어되며 상기 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와,
    상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 하는 파워-업 신호 발생회로.
  6. 내부전원전압 발생회로를 포함하고있는 반도체 메모리 소자의 파워-업 신호 발생회로에 있어서,
    내부전원전압 레벨을 감지하는 내부전원전압 감지 회로부와,
    상기 내부전원전압 감지 회로부로부터 수신된 신호에 의해 제어되며 외부 전압레벨을 감지하는 외부전원 감지 회로부와,
    상기 외부전원 감지 회로부의 초기값을 설정해 주는 스타트-업 회로부와,
    상기 외부전원 감지 회로부로부터 수신된 신호를 버퍼링하는 출력부와,
    상기 출력부로부터 신호를 수신하여 메모리셀 트랜지스터의 소스, 드레인 및 게이트 전압을 제어하는 접속부를 구비한 것을 특징으로 하는 파워-업 신호 발생회로.
KR10-2001-0051281A 2001-08-24 2001-08-24 파워-업 신호 발생회로 KR100403341B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2001-0051281A KR100403341B1 (ko) 2001-08-24 2001-08-24 파워-업 신호 발생회로
US10/028,323 US6657903B2 (en) 2001-08-24 2001-12-28 Circuit for generating power-up signal
JP2002040695A JP4603229B2 (ja) 2001-08-24 2002-02-18 パワーアップ信号発生回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0051281A KR100403341B1 (ko) 2001-08-24 2001-08-24 파워-업 신호 발생회로

Publications (2)

Publication Number Publication Date
KR20030017136A KR20030017136A (ko) 2003-03-03
KR100403341B1 true KR100403341B1 (ko) 2003-11-01

Family

ID=19713512

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0051281A KR100403341B1 (ko) 2001-08-24 2001-08-24 파워-업 신호 발생회로

Country Status (3)

Country Link
US (1) US6657903B2 (ko)
JP (1) JP4603229B2 (ko)
KR (1) KR100403341B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100471182B1 (ko) * 2002-09-03 2005-03-10 삼성전자주식회사 레디/비지 핀을 이용하여 내부 전압 레벨을 알리는 반도체메모리 장치
KR100566302B1 (ko) 2003-10-31 2006-03-30 주식회사 하이닉스반도체 파워업 신호 발생 장치
KR100648857B1 (ko) * 2005-03-31 2006-11-24 주식회사 하이닉스반도체 파워업 신호 발생 장치 및 그 생성 방법
US7436224B2 (en) * 2006-07-27 2008-10-14 Integrated Device Technology, Inc. Low variation voltage output differential for differential drivers
TW200901608A (en) * 2007-06-27 2009-01-01 Beyond Innovation Tech Co Ltd Bias supply, start-up circuit, and start-up method for bias circuit
KR100909638B1 (ko) * 2008-06-05 2009-07-27 주식회사 하이닉스반도체 반도체 메모리 장치
KR100925392B1 (ko) * 2008-07-28 2009-11-09 주식회사 하이닉스반도체 음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치
US8194491B2 (en) * 2010-03-22 2012-06-05 Elite Semiconductor Memory Technology Inc. Power-up circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910013275A (ko) * 1989-12-30 1991-08-08 김광호 반도체 소자의 파워엎 안정회로
KR920020514A (ko) * 1991-04-30 1992-11-21 김광호 반도체 메모리장치의 백바이어스 제너레이터
KR950022108A (ko) * 1993-12-09 1995-07-26 김주용 반도체 소자의 고전위 발생장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3591790B2 (ja) * 1994-08-29 2004-11-24 東芝マイクロエレクトロニクス株式会社 強誘電体メモリおよびこれを用いたカードおよびカードシステム
US5703804A (en) * 1996-09-26 1997-12-30 Sharp Kabushiki K.K. Semiconductor memory device
KR100214510B1 (ko) 1996-10-15 1999-08-02 구본준 센스앰프의 전력 차단 회로
JPH10163840A (ja) * 1996-12-05 1998-06-19 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP3031293B2 (ja) * 1997-06-02 2000-04-10 日本電気株式会社 パワーオンリセット回路
KR100272164B1 (ko) 1997-12-30 2000-11-15 윤종용 모드레지스터셋회로를갖는반도체장치
JPH11260064A (ja) 1998-03-09 1999-09-24 Sanyo Electric Co Ltd センスアンプ
KR100283906B1 (ko) * 1998-10-31 2001-03-02 김영환 반도체 메모리의 초기 안정화 신호 발생 회로
JP2000200489A (ja) 1999-01-07 2000-07-18 Mitsubishi Electric Corp 半導体記憶装置
JP2000331490A (ja) * 1999-05-18 2000-11-30 Hitachi Ltd 半導体集積回路装置
JP2000339958A (ja) 1999-05-25 2000-12-08 Toshiba Corp 半導体集積回路
KR100307534B1 (ko) * 1999-09-07 2001-11-05 김영환 백 바이어스 레벨 센싱 회로
US6184730B1 (en) 1999-11-03 2001-02-06 Pericom Semiconductor Corp. CMOS output buffer with negative feedback dynamic-drive control and dual P,N active-termination transmission gates

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910013275A (ko) * 1989-12-30 1991-08-08 김광호 반도체 소자의 파워엎 안정회로
KR920020514A (ko) * 1991-04-30 1992-11-21 김광호 반도체 메모리장치의 백바이어스 제너레이터
KR950022108A (ko) * 1993-12-09 1995-07-26 김주용 반도체 소자의 고전위 발생장치

Also Published As

Publication number Publication date
US6657903B2 (en) 2003-12-02
US20030039149A1 (en) 2003-02-27
KR20030017136A (ko) 2003-03-03
JP4603229B2 (ja) 2010-12-22
JP2003077275A (ja) 2003-03-14

Similar Documents

Publication Publication Date Title
KR100854419B1 (ko) 파워 업 신호 생성장치
US7746160B1 (en) Substrate bias feedback scheme to reduce chip leakage power
US7099223B2 (en) Semiconductor memory device
KR20050040515A (ko) 집적회로용 기준전압 발생회로
KR100403341B1 (ko) 파워-업 신호 발생회로
KR100452333B1 (ko) 파워 업 신호 발생기
KR100267011B1 (ko) 반도체 메모리 장치의 내부 전원 전압 발생 회로
KR100521360B1 (ko) 전원 전압에 가변되지 않는 지연 회로 및 이를 포함하는반도체 메모리 장치
US6661218B2 (en) High voltage detector
KR100605591B1 (ko) 반도체 소자의 승압전압 발생기
KR100498505B1 (ko) 승압전압 발생회로 및 승압전압 발생방법
KR100554840B1 (ko) 파워 업 신호 발생 회로
KR20070084879A (ko) 기판 바이어스 전압 검출기
KR0183874B1 (ko) 반도체 메모리장치의 내부 전원전압 발생회로
KR100576490B1 (ko) 파워-업 회로
KR100256129B1 (ko) 기판 바이어스전위 발생장치
KR19990019750A (ko) 기판 바이어스전압 감지장치
KR100670655B1 (ko) 파워-업 신호 발생 회로
KR100256124B1 (ko) 파워-업 회로
KR100269619B1 (ko) 저전압 검출회로
KR100390904B1 (ko) 내부 전원 전압 발생회로
KR100390993B1 (ko) 파워 업 발생장치
KR100224760B1 (ko) 입력핀 제어회로를 가지는 반도체 메모리 장치
KR20020014543A (ko) 안정된 파워온리셋신호 발생회로
KR0158477B1 (ko) 반도체 메모리장치의 전원 공급시 오동작방지회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee