KR100925392B1 - 음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

Info

Publication number
KR100925392B1
KR100925392B1 KR1020080073610A KR20080073610A KR100925392B1 KR 100925392 B1 KR100925392 B1 KR 100925392B1 KR 1020080073610 A KR1020080073610 A KR 1020080073610A KR 20080073610 A KR20080073610 A KR 20080073610A KR 100925392 B1 KR100925392 B1 KR 100925392B1
Authority
KR
South Korea
Prior art keywords
signal
negative voltage
enabled
control signal
level
Prior art date
Application number
KR1020080073610A
Other languages
English (en)
Inventor
김연욱
허영도
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080073610A priority Critical patent/KR100925392B1/ko
Priority to US12/343,329 priority patent/US7944278B2/en
Priority to JP2009089445A priority patent/JP2010033692A/ja
Application granted granted Critical
Publication of KR100925392B1 publication Critical patent/KR100925392B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Abstract

본 발명은 제 1 음 전압 레벨을 감지하여 제 1 감지 신호를 생성하는 제 1 감지부, 상기 제 1 감지 신호에 응답하여 상기 제 1 음 전압을 생성하는 제 1 음 전압 생성부, 제 2 음 전압 레벨을 감지하여 제 2 감지 신호를 생성하는 제 2 감지부, 파워 업 신호가 인에이블되고 상기 제 1 감지 신호가 디스에이블되면 상기 제 2 감지 신호를 인에이블 신호로서 출력하고, 이후 상기 제 1 감지 신호와는 무관하게 상기 제 2 감지 신호를 상기 인에이블 신호로서 출력하는 타이밍 제어부, 및 상기 인에이블 신호에 응답하여 상기 제 2 음 전압을 생성하는 제 2 음 전압 생성부를 포함한다.
Figure R1020080073610
음 전압, 파워 업 신호

Description

음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치{Circuit for Generating Negative Voltage and Semiconductor Memory Apparatus Using the Same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 음(negative) 전압 생성 회로에 관한 것이다.
반도체 메모리 장치는 일반적으로 트랜지스터로 구성된다. 특히, 메모리 셀에 구성되는 트랜지스터는 누설 전류를 줄이기 위하여 트랜지스터의 벌크에 제 1 음 전압을 인가시킨다. 또한 트랜지스터의 벌크에 상기 제 1 음 전압을 인가시킴으로써 트랜지스터의 문턱 전압이 높아지는 것을 보상해 주기 위하여 트랜지스터의 소오스에 제 2 음 전압을 인가시킬 수 있다. 이때, 트랜지스터의 벌크에 인가되는 제 1 음 전압 레벨의 절대값은 소오스에 인가되는 제 2 음 전압 레벨의 절대값보다 항상 커야 한다. 이유는 트랜지스터의 벌크에 인가되는 전압 레벨이 소오스에 인가되는 전압 레벨보다 더 높으면 트랜지스터 소자의 파괴를 유발하는 래치 업 현상(latch-up)이 발생할 수 있기 때문이다.
레벨이 다른 두개의 음 전압을 생성하는 일반적인 반도체 메모리 장치의 음 전압 생성 회로는 도 1에 도시된 바와 같이, 제 1 음 전압 생성부(40), 및 제 2 음 전압 생성부(80)를 포함한다.
상기 제 1 음 전압 생성부(40)는 제 1 감지부(10), 제 1 오실레이터(20), 및 제 1 차지 펌프(30)를 포함한다.
상기 제 1 감지부(10)는 제 1 음 전압(VNN1)의 레벨을 감지하여 제 1 감지 신호(det1)를 생성한다.
상기 제 1 오실레이터(20)는 상기 제 1 감지 신호(det1)에 응답하여 제 1 오실레이터 신호(OSC1)를 생성한다.
상기 제 1 차지 펌프(30)는 상기 제 1 오실레이터 신호(OSC1)에 응답하여 펌핑 동작을 수행한다. 이때, 상기 펌핑 동작을 수행하는 상기 제 1 차지 펌프(30)는 상기 제 1 음 전압(VNN1)을 생성한다.
상기 제 2 음 전압 생성부(80)는 제 2 감지부(50), 제 2 오실레이터(60), 및 제 2 차지 펌프(70)를 포함한다.
상기 제 2 감지부(50)는 제 2 음 전압(VNN2)의 레벨을 감지하여 제 2 감지 신호(det2)를 생성한다.
상기 제 2 오실레이터(60)는 상기 제 2 감지 신호(det2)에 응답하여 제 2 오실레이터 신호(OSC2)를 생성한다.
상기 제 2 차지 펌프(70)는 상기 제 2 오실레이터 신호(OSC2)에 응답하여 펌핑 동작을 수행한다. 이때, 상기 펌핑 동작을 수행하는 제 2 차지 펌프(70)는 상기 제 2 음 전압(VNN2)을 생성한다. 이때, 상기 제 1 음 전압(VNN1)은 반도체 메모리 장치의 모든 회로의 구성에 사용되는 트랜지스터의 벌크에 인가되는 전압이며, 상기 제 2 음 전압(VNN2)은 반도체 메모리 장치의 특정 회로에 사용되는 트랜지스터의 소오스에 인가되는 전압이다. 따라서 상기 제 1 음 전압(VNN1)이 인가되는 노드의 커패시턴스(capacitance)는 상기 제 2 음 전압(VNN2)이 인가되는 노드의 커패시턴스보다 더 크다. 따라서 상기 제 2 음 전압(VNN2)은 상기 제 1 음 전압(VNN1)이 타겟 레벨에 도달하는 시간보다 빨리 타겟 레벨에 도달한다.
결국, 상기 제 1 음 전압 생성부(40)가 생성하는 상기 제 1 음 전압(VNN1)이 타겟 레벨에 도달하기 전에 상기 제 2 음 전압 생성부(80)가 상기 제 2 음 전압(VNN2)을 생성하기 시작하면 도 2에 도시된 A와 같이 역전 현상이 발생할 수 있다. 트랜지스터의 파괴를 유발시킬 수 있는 역전 현상으로 인해 반도체 메모리 장치의 동작 신뢰도가 떨어지는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 트랜지스터의 벌크에 인가되는 제 1 음 전압이 타겟 레벨에 도달한 이후 트랜지스터의 소오스에 인가되는 제 2 음 전압을 생성하는 반도체 메모리 장치의 음 전압 생성 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 음 전압 생성 회로는 제 1 음 전압 레벨을 감지하여 제 1 감지 신호를 생성하는 제 1 감지부, 상기 제 1 감지 신호에 응답하여 상기 제 1 음 전압을 생성하는 제 1 음 전압 생성부, 제 2 음 전압 레벨을 감지하여 제 2 감지 신호를 생성하는 제 2 감지부, 파워 업 신호가 인에이블되고 상기 제 1 감지 신호가 디스에이블되면 상기 제 2 감지 신호를 인에이블 신호로서 출력하고, 이후 상기 제 1 감지 신호와는 무관하게 상기 제 2 감지 신호를 상기 인에이블 신호로서 출력하는 타이밍 제어부, 및 상기 인에이블 신호에 응답하여 상기 제 2 음 전압을 생성하는 제 2 음 전압 생성부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 음 전압 생성 회로는 제 1 내부 전압 레벨을 감지하여 제 1 감지 신호를 생성하는 제 1 감지부, 상기 제 1 감지 신호에 응답하여 상기 제 1 내부 전압을 생성하는 제 1 내부 전압 생성부, 제 2 내부 전압 레벨을 감지하여 제 2 감지 신호를 생성하는 제 2 감지부, 및 상기 제 1 감지 신호가 디스에이블되면 상기 제 2 감지 신호에 응답하여 상기 제 2 내부 전압을 생성하고, 이후 상기 제 1 감지 신호와는 무관하게 상기 제 2 감지 신호에 응답하여 상기 제 2 내부 전압을 생성하는 제 2 내부 전압 생성부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 음 전압 생성 회로는 트랜지스터의 벌크에 인가되는 제 1 음 전압이 타겟 레벨에 도달한 이후 트랜지스터의 소오스에 인가되는 제 2 음 전압을 생성함으로 트랜지스터의 래치 업 현상을 방지할 수 있어 반도체 메모리 장치의 동작 신뢰도를 향상시키는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 음 전압 생성 회로는 도 3에 도시된 바와 같이, 제 1 감지부(100), 제 1 음 전압 생성부(200), 제 2 감지부(300), 타이밍 제어부(400), 및 제 2 음 전압 생성부(500)를 포함한다.
상기 제 1 감지부(100)는 제 1 음 전압(VNN1) 레벨을 감지하여 제 1 감지 신호(det1)를 생성한다. 예를 들어, 상기 제 1 감지부(100)는 상기 제 1 음 전압(VNN1) 레벨이 제 1 타겟 레벨보다 높으면 상기 제 1 감지 신호(det1)를 인에이블시킨다.
상기 제 1 음 전압 생성부(200)는 상기 제 1 감지 신호(det1)에 응답하여 상기 제 1 음 전압(VNN1)을 생성한다.
상기 제 1 음 전압 생성부(200)는 제 1 오실레이터(210), 및 제 1 차지 펌프(220)를 포함한다. 상기 제 1 오실레이터(210)는 상기 제 1 감지 신호(det1)가 인에이블되면 제 1 오실레이터 신호(osc1)를 생성한다. 상기 제 1 차지 펌프(220)는 상기 제 1 오실레이터 신호(osc1)에 응답하여 펌핑 동작을 수행한다. 상기 제 1 차지 펌프(220)는 펌핑 동작을 수행하여 상기 제 1 음 전압(VNN1)을 생성한다.
상기 제 2 감지부(300)는 제 2 음 전압(VNN2) 레벨을 감지하여 제 2 감지 신호(det2)를 생성한다. 예를 들어, 상기 제 2 감지부(300)는 상기 제 2 음 전압(VNN2) 레벨이 제 2 타겟 레벨보다 높으면 상기 제 2 감지 신호(det2)를 생성한다.
상기 타이밍 제어부(400)는 파워 업 신호(pwrup)가 인에이블되고 상기 제 1 감지 신호(det1)가 디스에이블되면 상기 제 2 감지 신호(det2)를 인에이블 신 호(en)로서 출력한다.
상기 제 2 음 전압 생성부(500)는 상기 인에이블 신호(en)에 응답하여 상기 제 2 음 전압(VNN2)을 생성한다.
상기 제 2 음 전압 생성부(500)는 제 2 오실레이터(510), 및 제 2 차지 펌프(520)를 포함한다. 상기 제 2 오실레이터(510)는 상기 제 2 감지 신호(det2)가 인에이블되면 제 2 오실레이터 신호(osc2)를 생성한다. 상기 제 2 차지 펌프(520)는 상기 제 2 오실레이터 신호(osc2)에 응답하여 펌핑 동작을 수행한다. 상기 제 2 차지 펌프(520)는 펌핑 동작을 수행하여 상기 제 2 음 전압(VNN2)을 생성한다.이때, 상기 제 1 음 전압(VNN1)의 제 1 타겟 레벨은 상기 제 2 음 전압(VNN2)의 제 2 타겟 레벨보다 낮다.
상기 타이밍 제어부(400)는 도 4에 도시된 바와 같이, 신호 레벨 반전부(410), 제어 신호 생성부(420), 및 인에이블 신호 생성부(430)를 포함한다.
상기 신호 레벨 반전부(410)는 상기 파워 업 신호(pwrup)를 반전시켜 반전 신호(iv_s)를 생성한다.
상기 제어 신호 생성부(420)는 상기 반전 신호(iv_s)가 인에이블되고, 상기 제 1 감지 신호(det1)가 디스에이블되면 제어 신호(ctrl)를 인에이블시킨다. 또한, 상기 제어 신호 생성부(420)는 상기 제어 신호(ctrl)가 한번이라도 인에이블되면 상기 제 1 감지 신호(det1)와는 무관하게 상기 제어 신호(ctrl)를 인에이블 상태로 유지시킨다.
상기 인에이블 신호 생성부(430)는 상기 제어 신호(ctrl)가 인에이블되면 상 기 제 2 감지 신호(det2)를 상기 인에이블 신호(en)로서 출력한다.
상기 신호 레벨 반전부(410)는 도 5에 도시된 바와 같이, 하나의 인버터(IV11)로 구현될 수 있다.
또한, 상기 신호 레벨 반전부(410)는 도 6에 도시된 바와 같이, 제 1 및 제 2 인버터(IV21, IV22), 제 1 내지 제 3 낸드 게이트(ND21, ND22, ND23), 및 지연기(delay)를 포함한다. 상기 제 1 인버터(IV21)는 상기 파워 업 신호(pwrup)를 입력 받는다. 상기 지연기(delay)는 상기 제 1 인버터(IV21)의 출력 신호를 입력 받는다. 상기 제 2 인버터(IV22)는 상기 지연기(delay)의 출력 신호를 입력 받는다. 상기 제 1 낸드 게이트(ND21)는 상기 제 1 인버터(IV21)의 출력 신호, 및 상기 제 2 인버터(IV22)의 출력 신호를 입력 받는다. 상기 제 2 낸드 게이트(ND22)는 상기 제 1 낸드 게이트(ND21)의 출력 신호를 입력 받는다. 상기 제 3 낸드 게이트(ND23)는 상기 제 2 낸드 게이트(ND22)의 출력 신호, 및 상기 제 1 인버터(IV21)의 출력 신호를 입력 받아 출력 신호를 상기 제 2 낸드 게이트(ND22)에 출력한다. 이때, 상기 제 2 낸드 게이트(ND22)는 상기 반전 신호(iv_s)를 출력한다.
도 6에 도시된 신호 레벨 반전부(410)의 동작은 다음과 같다.
상기 제 1 낸드 게이트(ND21)는 상기 파워 업 신호(pwrup)가 로우 레벨로 인에이블되면 로우 레벨로 소정 시간 인에이블되는 펄스를 출력한다. 이때, 상기 제 2 낸드 게이트(ND22)와 상기 제 3 낸드 게이트(ND23)로 구성된 플립 플롭은 상기 펄스가 로우 레벨로 천이하기 전 하이 레벨로 디스에이블되었을 때 상기 반전 신호(iv_s)를 하이 레벨로 천이시키고 상기 파워 업 신호(pwrup)가 로우 레벨로 인에 이블 상태를 유지하는 동안 상기 반전 신호(iv_s)를 하이 레벨 상태로 유지시킨다. 즉, 상기 반전 신호(iv_s)는 상기 파워 업 신호(pwrup)가 하이 레벨로 디스에이블된 상태에서는 로우 레벨로 디스에이블되고, 상기 파워 업 신호(pwrup)가 로우 레벨로 인에이블되면 하이 레벨로 인에이블된 상태를 유지한다.
상기 제어 신호 생성부(420)는 도 7에 도시된 바와 같이, 신호 조합부(421), 플립 플롭(422)을 포함한다.
상기 신호 조합부(421)는 상기 반전 신호(iv_s)가 하이 레벨로 인에이블되고 상기 제 1 감지 신호(det1)가 로우 레벨로 디스에이블되면 조합 신호(com)를 하이 레벨로 인에이블시킨다.
상기 신호 조합부(421)는 제 3 인버터(IV31), 및 제 4 낸드 게이트(ND31)를 포함한다. 상기 제 3 인버터(IV31)는 상기 제 1 감지 신호(det1)를 입력 받는다. 상기 제 4 낸드 게이트(ND31)는 상기 제 3 인버터(IV31)의 출력 신호와 상기 제 1 감지 신호(det1)를 입력 받아 상기 조합 신호(com)를 출력한다.
상기 플립 플롭(422)은 상기 반전 신호(iv_s)가 로우 레벨로 디스에이블되어 있는 동안 상기 조합 신호(com)의 레벨을 반전시켜 상기 제어 신호(ctrl)의 레벨로서 출력한다. 한편, 상기 플립 플롭(422)는 상기 반전 신호(iv_s)가 하이 레벨로 인에이블되면 상기 제어 신호(ctrl)를 하이 레벨로 인에이블시키고, 상기 반전 신호(iv_s)가 하이 레벨로 인에이블되면 하이 레벨로 인에이블된 상기 제어 신호(ctrl)를 유지시킨다. 즉, 상기 플립 플롭(422)은 상기 반전 신호(iv_s)가 하이 레벨로 인에이블된 상태에서 인에이블된 상기 제어 신호(ctrl)의 레벨을 유지시킨 다.
상기 플립 플롭(422)는 제 5 및 제 6 낸드 게이트(ND32, N33)를 포함한다. 상기 제 5 낸드 게이트(ND32)는 상기 조합 신호(com)와 상기 제 6 낸드 게이트(ND33)의 출력 신호를 입력 받아 상기 제어 신호(ctrl)를 출력한다. 상기 제 6 낸드 게이트(ND33)는 상기 제어 신호(ctrl)와 상기 반전 신호(iv_s)를 입력 받아 출력 신호를 상기 제 5 낸드 게이트(ND32)에 출력한다.
상기 인에이블 신호 생성부(430)는 도 8에 도시된 바와 같이, 제 7 낸드 게이트(ND41), 및 제 4 인버터(IV41)를 포함한다. 상기 제 7 낸드 게이트(ND41)는 상기 제 2 감지 신호(det2)와 상기 제어 신호(ctrl)를 입력 받는다. 상기 제 4 인버터(IV41)는 상기 제 7 낸드 게이트(ND41)의 출력 신호를 입력 받아 상기 인에이블 신호(en)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 음 전압 생성 회로의 동작을 도 9를 참조하여 설명하면 다음과 같다.
반도체 메모리 장치에 외부 전압이 인가되면 파워 업 신호(pwrup)의 전압 레벨은 상승하기 시작한다. 또한 제 1 감지 신호(det1)의 전압 레벨 또한 상기 파워 업 신호(pwrup)의 전압 레벨과 동일하게 상승하기 시작한다.
상기 파워 업 신호(pwrup)가 로우 레벨로 디스에이블되고 난 이후에도 제 1 음 전압(VNN1)은 제 1 타겟 레벨에 도달하지 못하였다. 따라서 상기 제 1 감지 신호(det1)는 하이 레벨로 인에이블된 상태를 유지한다.
상기 제 1 음 전압(VNN1)이 상기 제 1 타겟 레벨에 도달하면 상기 제 1 감 지 신호(det1)는 로우 레벨로 디스에이블된다.
상기 제 1 감지 신호(det1)가 하이 레벨로 인에이블된 상태에서는 제 2 감지 신호(det2)의 레벨과는 무관하게 인에이블 신호(en)는 로우 레벨로 디스에이블된다. 즉, 상기 제 1 감지 신호(det1)가 하이 레벨로 인에이블된 상태에서는 상기 제 2 감지 신호(det2)가 하이 레벨로 인에이블되어있어도, 상기 제어 신호(ctrl)가 로우 레벨로 디스에이블되어있기 때문에 상기 인에이블 신호(en)는 로우 레벨로 디스에이블된다. 하지만 상기 제 1 감지 신호(det1)가 로우 레벨로 디스에이블되면, 상기 제어 신호(ctrl)가 하이 레벨로 인에이블되기 때문에 상기 제 2 감지 신호(det2)가 상기 인에이블 신호(en)로서 출력된다.
따라서 상기 제 1 감지 신호(det1)가 하이 레벨에서 로우 레벨로 천이되면 상기 인에이블 신호(en)는 하이 레벨로 인에이블된다. 상기 인에이블 신호(en)가 하이 레벨로 인에이블되면 제 2 음 전압(VNN2)이 생성된다.
상기 제 2 음 전압(VNN2)이 제 2 타겟 레벨에 도달하면 상기 제 2 감지 신호(det2)가 로우 레벨로 디스에이블된다. 따라서 상기 인에이블 신호(en) 또한 상기 제 2 감지 신호(en)이 로우 레벨로 디스에이블될 때 로우 레벨로 디스에이블된다.
상기 제 1 음 전압(VNN1)의 레벨이 타겟 레벨에 도달한 이후 상기 제 2 음 전압(VNN2)이 생성됨으로 상기 제 2 음 전압(VNN2) 레벨이 상기 제 1 음 전압(VNN1) 레벨보다 더 낮아지는 역전 현상이 발생하지 않는다.
결국, 반도체 메모리 장치를 구성하는 트랜지스터는 래치 업 현상이 발생되 지 않으므로 트랜지스터가 파괴되는 현상이 발생하지 않는다. 따라서 반도체 메모리 장치는 동작 신뢰도가 높아진다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 음 전압 생성 회로의 구성도,
도 2는 종래 기술에 따른 반도체 메모리 장치의 음 전압 생성 회로의 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 음 전압 생성 회로의 구성도,
도 4는 도 3의 타이밍 제어부의 구성도,
도 5는 도 4의 신호 레벨 반전부의 실시예에 따른 상세 구성도,
도 6은 도 4의 신호 레벨 반전부의 다른 실시예에 따른 상세 구성도,
도 7은 도 4의 제어 신호 생성부의 상세 구성도,
도 8은 도 4의 인에이블 신호 생성부의 상세 구성도,
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치의 음 전압 생성 회로의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제 1 감지부 200: 제 1 음 전압 생성부
300: 제 2 감지부 400: 타이밍 제어부
500: 제 2 음 전압 생성부

Claims (15)

  1. 제 1 음 전압 레벨을 감지하여 제 1 감지 신호를 생성하는 제 1 감지부;
    상기 제 1 감지 신호에 응답하여 상기 제 1 음 전압을 생성하는 제 1 음 전압 생성부;
    제 2 음 전압 레벨을 감지하여 제 2 감지 신호를 생성하는 제 2 감지부;
    파워 업 신호가 인에이블되고 상기 제 1 감지 신호가 디스에이블되면 상기 제 2 감지 신호를 인에이블 신호로서 출력하고, 이후 상기 제 1 감지 신호와는 무관하게 상기 제 2 감지 신호를 상기 인에이블 신호로서 출력하는 타이밍 제어부; 및
    상기 인에이블 신호에 응답하여 상기 제 2 음 전압을 생성하는 제 2 음 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 제 1 음 전압의 제 1 타겟 레벨은 상기 제 2 음 전압의 제 2 타겟 레벨보다 낮은 것을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.
  3. 제 2 항에 있어서,
    상기 제 1 감지부는
    상기 제 1 음 전압 레벨이 상기 제 1 타겟 레벨보다 높으면 상기 제 1 감지 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.
  4. 제 2 항에 있어서,
    상기 제 1 음 전압 생성부는
    상기 제 1 감지 신호가 인에이블되면 오실레이터 신호를 생성하는 오실레이터, 및
    상기 오실레이터 신호에 응답하여 펌핑 동작을 수행함으로써 상기 제 1 음 전압을 생성하는 차지 펌프를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.
  5. 제 3 항에 있어서,
    상기 제 2 감지부는
    상기 제 2 음 전압 레벨이 상기 제 2 타겟 레벨보다 높으면 상기 제 2 감지 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.
  6. 제 5 항에 있어서,
    상기 타이밍 제어부는
    상기 파워 업 신호가 인에이블되고 상기 제 1 감지 신호가 디스에이블되면 제어 신호를 인에이블시키는 제어 신호 생성부, 및
    상기 제어 신호가 인에이블되면 상기 제 2 감지 신호를 상기 인에이블 신호 로서 출력하는 인에이블 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.
  7. 제 6 항에 있어서,
    상기 제어 신호 생성부는
    상기 제어 신호가 인에이블되면 상기 제 1 감지 신호와는 무관하게 상기 제어 신호를 인에이블 상태로 유지시키는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.
  8. 제 7 항에 있어서,
    상기 제어 신호 생성부는
    상기 파워 업 신호가 인에이블되고 상기 제 1 감지 신호가 디스에이블되면 조합 신호를 인에이블시키는 신호 조합부, 및
    상기 파워 업 신호가 인에이블되고 상기 조합 신호가 인에이블되면 상기 제어 신호를 인에이블시키는 플립 플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.
  9. 제 8 항에 있어서,
    상기 신호 조합부는
    상기 파워 업 신호가 디스에이블되면 상기 조합 신호를 디스에이블시키는 것 을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.
  10. 제 8 항에 있어서,
    상기 플립 플롭은
    상기 제어 신호가 인에이블되면 상기 파워 업 신호가 디스에이블될 때까지 상기 제어 신호의 인에이블 상태를 유지시키는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.
  11. 제 6 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 제어 신호가 디스에이블되면 상기 인에이블 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.
  12. 제 1 내부 전압 레벨을 감지하여 제 1 감지 신호를 생성하는 제 1 감지부;
    상기 제 1 감지 신호에 응답하여 상기 제 1 내부 전압을 생성하는 제 1 내부 전압 생성부;
    제 2 내부 전압 레벨을 감지하여 제 2 감지 신호를 생성하는 제 2 감지부; 및
    상기 제 1 감지 신호가 디스에이블되면 상기 제 2 감지 신호에 응답하여 상기 제 2 내부 전압을 생성하고, 이후 상기 제 1 감지 신호와는 무관하게 상기 제 2 감지 신호에 응답하여 상기 제 2 내부 전압을 생성하는 제 2 내부 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 1 전압 생성부는
    상기 제 1 감지 신호가 인에이블되면 상기 제 1 내부 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제 2 전압 생성부는
    제어 신호가 인에이블되면 상기 제 2 감지 신호에 응답하여 상기 제 2 전압을 생성하며,
    상기 제 1 감지 신호가 디스에이블되면 상기 제어 신호를 인에이블시키는 제어 신호 생성부를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 잇어서,
    상기 제어 신호 생성부는
    파워 업 신호가 디스에이블되면 상기 제 1 감지 신호에 응답하여 상기 제어 신호를 생성하고,
    상기 파워 업 신호가 인에이블되고 상기 제 1 감지 신호가 디스에이블되면 상기 제어 신호를 인에이블시켜 인에이블된 상기 제어 신호를 유지시키는 것을 특 징으로 하는 반도체 메모리 장치.
KR1020080073610A 2008-07-28 2008-07-28 음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치 KR100925392B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080073610A KR100925392B1 (ko) 2008-07-28 2008-07-28 음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치
US12/343,329 US7944278B2 (en) 2008-07-28 2008-12-23 Circuit for generating negative voltage and semiconductor memory apparatus using the same
JP2009089445A JP2010033692A (ja) 2008-07-28 2009-04-01 負電圧生成回路及びこれを用いた半導体メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080073610A KR100925392B1 (ko) 2008-07-28 2008-07-28 음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR100925392B1 true KR100925392B1 (ko) 2009-11-09

Family

ID=41561293

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080073610A KR100925392B1 (ko) 2008-07-28 2008-07-28 음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치

Country Status (3)

Country Link
US (1) US7944278B2 (ko)
JP (1) JP2010033692A (ko)
KR (1) KR100925392B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8248153B2 (en) * 2010-06-29 2012-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for full clock cycle charge pump operation
KR101950322B1 (ko) * 2012-12-11 2019-02-20 에스케이하이닉스 주식회사 전압 생성회로
KR20160057638A (ko) * 2014-11-14 2016-05-24 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 구동방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980011434A (ko) * 1996-07-11 1998-04-30 니시무로 다이조 반도체 장치
KR20000031190A (ko) * 1998-11-04 2000-06-05 김영환 백바이어스전압 발생기

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778472A (ja) * 1993-09-10 1995-03-20 Toshiba Corp 半導体集積回路
JPH09312095A (ja) * 1996-05-23 1997-12-02 Toshiba Corp 半導体集積回路
TW423162B (en) * 1997-02-27 2001-02-21 Toshiba Corp Power voltage supplying circuit and semiconductor memory including the same
JPH11312392A (ja) 1998-04-28 1999-11-09 Nec Corp レベル検出回路
JPH11339470A (ja) * 1998-05-25 1999-12-10 Hitachi Ltd ダイナミック型ｒａｍ
JP2001283593A (ja) * 2000-03-30 2001-10-12 Toshiba Microelectronics Corp 半導体記憶装置
KR100403341B1 (ko) * 2001-08-24 2003-11-01 주식회사 하이닉스반도체 파워-업 신호 발생회로
JP2003168293A (ja) 2001-11-29 2003-06-13 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
KR100623616B1 (ko) * 2004-12-28 2006-09-14 주식회사 하이닉스반도체 반도체메모리소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980011434A (ko) * 1996-07-11 1998-04-30 니시무로 다이조 반도체 장치
KR20000031190A (ko) * 1998-11-04 2000-06-05 김영환 백바이어스전압 발생기

Also Published As

Publication number Publication date
JP2010033692A (ja) 2010-02-12
US20100019810A1 (en) 2010-01-28
US7944278B2 (en) 2011-05-17

Similar Documents

Publication Publication Date Title
US10262722B2 (en) Fail-safe input/output (IO) circuit
KR100925392B1 (ko) 음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치
KR100788378B1 (ko) 파워 온 회로
US20180212516A1 (en) Charge pumps and methods of operating charge pumps
KR20160074968A (ko) 반도체 장치 및 그의 구동방법
TWI514415B (zh) 低功率保護電路
KR100899388B1 (ko) 내부전압생성회로
KR20140082175A (ko) 반도체 장치
KR20000041581A (ko) 저전력 클럭버퍼
KR101124339B1 (ko) 반도체 장치의 내부 보호 회로
KR101033489B1 (ko) 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로
KR101145315B1 (ko) 내부전압발생회로
KR100968466B1 (ko) 반도체 메모리 장치의 펌핑 전압 생성 회로
KR20130043476A (ko) 반도체 메모리 장치의 전압 생성 회로
KR100857444B1 (ko) 반도체 메모리 장치의 셀프 리프레쉬 회로
KR100902059B1 (ko) 반도체 메모리 장치의 내부 전압 생성 회로
KR20010028064A (ko) 반도체 메모리 장치의 고전압 발생회로
KR100256125B1 (ko) Vbb 발생장치
KR20030047026A (ko) 파워-업 신호 발생 장치
JP6046197B2 (ja) 半導体装置
KR100956779B1 (ko) 반도체 메모리 장치의 펌핑전압 생성회로
KR100812605B1 (ko) 파워업신호 생성장치
KR20140131185A (ko) 내부 회로 초기화를 보장하는 파워 업 신호 발생 장치 및 그 방법
JP5514783B2 (ja) タイミング回路および出力タイミング信号を発生する方法
KR100845798B1 (ko) 전압 생성 회로 및 이를 이용한 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee