JP5514783B2 - タイミング回路および出力タイミング信号を発生する方法 - Google Patents
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- H03K2005/00293—Output pulse is a delayed pulse issued after a rising or a falling edge, the length of the output pulse not being in relation with the length of the input triggering pulse
Description
複数の回路構成要素であって、該入力タイミング信号に依存する入力を受信し、該入力に依存して出力を発生するように構成される各回路構成要素であって、該入力の入力レベルの遷移に応答して該出力の出力レベルを切り替えることによって、スイッチング動作を実施するように構成される各回路構成要素であって、
各回路構成要素は、該入力レベルの該遷移に続いて該出力レベルを切り替える際に遅延を呈し、該遅延は、該出力レベルの第1のスイッチングと関連する第1の遅延と、該出力レベルの第2のスイッチングと関連する第2の遅延とを含み、該第1のスイッチングは、該第2のスイッチングに対して逆方向であり、該第1の遅延および該第2の遅延は、各回路構成要素が該スイッチング動作を繰り返し実施するにつれて、大きさの変化を呈し、該大きさの変化は、それぞれ、該第1の遅延および該第2の遅延について逆方向である複数の回路構成要素と、
該出力タイミング信号のタイミングが、該第1の遅延および該第2の遅延の両方に依存するように配設される該複数の回路構成要素と、を備えるタイミング回路を提供する。
複数の回路構成要素手段であって、該入力タイミング信号に依存する入力を受信し、該入力上に依存性の出力を発生するための、各回路構成要素手段であって、該入力の入力レベルの遷移に応答して該出力の出力レベルを切り替えることによって、スイッチング動作を実施するための各回路構成要素手段であって、
各回路構成要素手段は、該入力レベルの該遷移に続いて該出力レベルを切り替える際に遅延を呈し、該遅延は、該出力レベルの第1のスイッチングと関連する第1の遅延と、該出力レベルの第2のスイッチングと関連する第2の遅延とを含み、該第1のスイッチングは、該第2のスイッチングに対して逆方向であり、該第1の遅延および該第2の遅延は、各回路構成要素が該スイッチング動作を繰り返し実施するにつれて、大きさの変化を呈し、該大きさの変化は、それぞれ、該第1の遅延および該第2の遅延について逆方向である複数の回路構成要素手段と、
該複数の回路構成要素手段は、該出力タイミング信号のタイミングが、該第1の遅延および該第2の遅延の両方に依存するように配設される該複数の回路構成要素手段と、を備えるタイミング回路を提供する。
複数の回路構成要素のそれぞれで、該入力タイミング信号に依存する入力を受信し、スイッチング動作を実施することによって該入力に依存して出力を発生するステップであって、該出力の出力レベルは、該入力の入力レベルの遷移に応答してスイッチングされ、
各回路構成要素は、該入力レベルの該遷移に続いて該出力レベルを切り替える際に遅延を呈し、該遅延は、該出力レベルの第1のスイッチングと関連する第1の遅延と、該出力レベルの第2のスイッチングと関連する第2の遅延とを含み、該第1のスイッチングは、該第2のスイッチングに対して逆方向であり、
該第1の遅延および該第2の遅延は、該スイッチング動作が繰り返し実施されるにつれて、大きさの変化を呈し、該大きさの変化は、それぞれ、該第1の遅延および該第2の遅延について逆方向であるステップと、
該出力タイミング信号のタイミングが該第1の遅延および該第2の遅延に依存するように、該複数の回路構成要素を使用して、該出力タイミング信号を発生するステップとを含む方法を提供する。
122 反転回路
124 トランスミッションゲート
126 ラッチ
128 パルス発生器
130 エッジ検出器
132 PMOSトランジスタ
ICLK 内部クロック信号
Claims (24)
- 入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路であって、
複数の回路構成要素であって、各回路構成要素が前記入力タイミング信号に依存する入力を受信し、かつ前記入力に依存して出力を発生するように構成され、各回路構成要素が前記入力の入力レベルの遷移に応答して前記出力の出力レベルを切り替えることによって、スイッチング動作を実施するように構成される回路構成要素であって、
各回路構成要素は、前記入力レベルの前記遷移に続いて前記出力レベルを切り替える際に遅延を呈し、前記遅延は、前記出力レベルの第1のスイッチングと関連する第1の遅延と、前記出力レベルの第2のスイッチングと関連する第2の遅延とを含み、前記第1のスイッチングは、前記第2のスイッチングに対して逆方向であり、前記第1の遅延および前記第2の遅延は、各回路構成要素が前記スイッチング動作を繰り返し実施するにつれて、大きさの変化を呈し、前記大きさの変化は、それぞれ、前記第1の遅延および前記第2の遅延について逆方向である複数の回路構成要素と、
前記出力タイミング信号のタイミングが、前記第1の遅延および前記第2の遅延の両方に依存するように配設される前記複数の回路構成要素と、
を備えるタイミング回路。 - 前記回路構成要素は、前記回路構成要素が前記スイッチング動作を繰り返し実施するにつれて、前記第1の遅延がより短くなり、前記第2の遅延がより長くなるように構成される、請求項1に記載のタイミング回路。
- 前記回路構成要素は、前記回路構成要素が前記スイッチング動作を繰り返し実施するにつれて、前記第1の遅延がより長くなり、前記第2の遅延がより短くなるように構成される、請求項1に記載のタイミング回路。
- 前記複数の回路構成要素は、
前記入力レベルの前記遷移に応答して、前記第1のスイッチングおよび前記第2のスイッチングの両方を実施するように構成されるスイッチングユニットと、
前記スイッチングユニットの前記第2のスイッチングに依存して、前記出力タイミング信号を発生するように構成される出力信号発生器と、
を備える、請求項1に記載のタイミング回路。 - 前記スイッチングユニットは、パルス発生回路を備え、前記出力信号発生器は、エッジ選択回路を備え、前記パルス発生回路は、前記入力タイミング信号の遷移に応答して、第1のエッジおよび第2のエッジの形状をなすパルスを発生するように構成され、前記エッジ選択回路は、前記第2のエッジに依存して、前記出力タイミング信号を発生するように構成される、請求項1に記載のタイミング回路。
- 遅延回路をさらに備え、前記遅延回路は、前記パルス発生回路から前記パルスを受信し、かつ遅延パルスを伴う前記エッジ選択回路を提供するように構成される、請求項5に記載のタイミング回路。
- ラッチ回路をさらに備え、前記ラッチ回路は、前記入力タイミング信号の前記遷移に応答して、第1のクロックパルスエッジを発生し、かつ前記出力タイミング信号に応答して、第2のクロックパルスエッジを発生するように構成される、請求項5に記載のタイミング回路。
- 前記複数の回路構成要素は、第1の組の回路構成要素と、第2の組の回路構成要素とを備え、
前記第1の組の回路構成要素は、前記第1の遅延だけを前記出力タイミング信号の前記タイミングに与え、前記第2の組の回路構成要素は、前記第2の遅延だけを前記出力タイミング信号の前記タイミングに与える、請求項1に記載のタイミング回路。 - 前記第1の組の回路構成要素の数および前記第2の組の回路構成要素の数は、前記回路構成要素が前記スイッチング動作を繰り返し実施する時に、前記出力タイミング信号の前記タイミングが実質的に一定であるように選択される、請求項8に記載のタイミング回路。
- 前記第1の組の回路構成要素の数および前記第2の組の回路構成要素の数は、前記回路構成要素が前記スイッチング動作を繰り返し実施する時に、前記出力タイミング信号の前記タイミングが早くならないように選択される、請求項8に記載のタイミング回路。
- 前記タイミング回路は、遅延回路である、請求項1に記載のタイミング回路。
- 前記第1のスイッチングは、前記入力レベルの立上りエッジに応答して実施され、前記第2のスイッチングは、前記入力レベルの立下りエッジに応答して実施されるように構成される、請求項1に記載のタイミング回路。
- 前記第1のスイッチングは、前記入力レベルの立下りエッジに応答して実施され、前記第2のスイッチングは、前記入力レベルの立上りエッジに応答して実施されるように構成される、請求項1に記載のタイミング回路。
- 前記スイッチング動作は、前記第1の遅延および前記第2の遅延を定常状態値に変化させる、請求項1に記載のタイミング回路。
- 前記タイミング回路は、シリコンオンインシュレータデバイスである、請求項1に記載のタイミング回路。
- 前記タイミング回路の休止中に、前記タイミング回路が、所定の値で前記入力タイミング信号を保持するように構成される、請求項15に記載のタイミング回路。
- 前記タイミング回路は、メモリデバイスタイミング回路である、請求項1に記載のタイミング回路。
- 前記メモリデバイスタイミング回路は、感知増幅器タイミング回路である、請求項17に記載のタイミング回路。
- 前記出力タイミング信号は、感知増幅器イネーブル信号を開始する、請求項18に記載のタイミング回路。
- 前記入力タイミング信号は、ワード線起動信号を開始する、請求項17に記載のタイミング回路。
- 請求項1に記載のタイミング回路を備えるメモリデバイス。
- 請求項1に記載のタイミング回路を発生するように構成されるコンピュータ可読の命令を記憶する非一時的記録媒体。
- 入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路であって、
複数の回路構成要素手段であって、前記入力タイミング信号に依存する入力を受信し、前記入力に依存性の出力を発生するための、各回路構成要素手段であって、前記入力の入力レベルの遷移に応答して前記出力の出力レベルを切り替えることによって、スイッチング動作を実施するための、各回路構成要素手段であって、
各回路構成要素手段は、前記入力レベルの前記遷移に続いて前記出力レベルを切り替える際に遅延を呈し、前記遅延は、前記出力レベルの第1のスイッチングと関連する第1の遅延と、前記出力レベルの第2のスイッチングと関連する第2の遅延とを含み、前記第1のスイッチングは、前記第2のスイッチングに対して逆方向であり、前記第1の遅延および前記第2の遅延は、各回路構成要素が前記スイッチング動作を繰り返し実施するにつれて、大きさの変化を呈し、前記大きさの変化は、それぞれ、前記第1の遅延および前記第2の遅延について逆方向であり、
前記出力タイミング信号のタイミングが、前記第1の遅延および前記第2の遅延の両方に依存するように配設された前記複数の回路構成要素手段を備えるタイミング回路。 - 入力タイミング信号に依存して出力タイミング信号を発生する方法であって、
複数の回路構成要素のそれぞれで、前記入力タイミング信号に依存する入力を受信し、スイッチング動作を実施することによって前記入力に依存して出力を発生するステップであって、前記出力の出力レベルは、前記入力の入力レベルの遷移に応答してスイッチングされ、
各回路構成要素は、前記入力レベルの前記遷移に続いて前記出力レベルを切り替える際に遅延を呈し、前記遅延は、前記出力レベルの第1のスイッチングと関連する第1の遅延と、前記出力レベルの第2のスイッチングと関連する第2の遅延とを含み、前記第1のスイッチングは、前記第2のスイッチングに対して逆方向であり、
前記第1の遅延および前記第2の遅延は、前記スイッチング動作が繰り返し実施されるにつれて、大きさの変化を呈し、前記大きさの変化は、それぞれ、前記第1の遅延および前記第2の遅延について逆方向であるステップと、
前記出力タイミング信号のタイミングが前記第1の遅延および前記第2の遅延に依存するように、前記複数の回路構成要素を使用して、前記出力タイミング信号を発生するステップと、
を含む方法。
Applications Claiming Priority (2)
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