KR100712998B1 - 버퍼 - Google Patents

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Abstract

본 발명은 소정 입력신호를 버퍼링하는 버퍼부와; 소정의 인에이블신호에 응답하여 상기 버퍼부를 인에이블 시키는 제 1 제어 신호와 상기 제 1 제어신호의 인에이블 시점으로부터 소정 구간 경과 후 인에이블되는 제 2 제어신호를 출력하는 버퍼제어부 및 상기 버퍼부의 출력신호와 상기 버퍼제어부의 제 2 제어신호를 논리연산하여 출력하는 논리소자를 포함하여 구성되는 버퍼에 관한 것이다.
커맨드버퍼, 글리치(glitch), 지연부

Description

버퍼 {Buffer}
도 1은 종래기술에 의한 커맨드버퍼의 회로도이다.
도 2는 종래기술에 의한 커맨드버퍼의 동작 시 발생하는 글리치(glitch)를 보여주는 타이밍도이다.
도 3은 본 발명의 실시예에 따른 커맨드버퍼의 회로도이다.
도 4는 본 발명의 실시예에 의한 커멘트버퍼의 출력 파형을 보여주는 타이밍도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 버퍼제어부 110: 지연부
200: 버퍼부 210: 스위치부
220: 신호처리부
본 발명은 버퍼에 관한 것으로서, 보다 상세하게는 지연부와 논리소자로 구성된 회로를 통해 소정 구간 지연된 클럭인에이블신호(ckeb)를 커맨드버퍼에 입력시킴으로써, 커맨드버퍼의 출력 파형에 나타나는 글리치(glitch)를 방지할 수 있도록 한 버퍼에 관한 것이다.
디램(DRAM)에 사용되는 버퍼에는 커맨드 버퍼, 클럭인에이블 버퍼, 클럭 버퍼 등이 있다. 여기서 커맨드 버퍼는 행어드레스 스트로브 신호(rasb), 열어드레스 스트로브 신호(cas), 라이트인에이블 신호(web) 및 칩 선택 신호(csb)와 같은 칩 외부의 커맨드 신호를 입력받아 내부 커맨드 신호들을 발생시키는 버퍼이고, 클럭인에이블 버퍼는 칩 외부로부터 클럭인에이블 신호(cke)를 입력받아 내부 클럭인에이블 신호를 발생시키는 버퍼이며, 클럭버퍼는 칩 외부로부터 클럭신호를 받아 내부 클럭신호를 발생시키는 버퍼이다.
이와 같은 버퍼들이 모바일 디램(Mobile DRAM) 기술에 사용되는 경우 디램 동작 시 사용하지 않는 버퍼는 디스에이블 시키고 필요시에만 버퍼를 인에이블 시켜, 디램 동작 시 소모되는 전류를 감소시키고 있다.
도 1은 종래기술에 의한 커맨드버퍼의 회로도이다.
도 1을 참조하여, 클럭인에이블 신호(ckeb)의 로우(low) 또는 하이(high)레벨 여부에 의해 인에이블 또는 디스에이블이 결정되는 커맨드버퍼의 회로의 동작을 살펴보면 다음과 같다.
우선, 클럭인에이블 신호(ckeb)의 전위레벨이 하이레벨인 경우 인버터(IV11)에 의해 노드 A 및 노드 B의 전위는 로우레벨이 되고, 노드 A의 로우레벨의 전위에 의해 스위치부(210)의 PMOS(P21)는 온(ON)되고, NMOS(N21)는 오프(OFF)된다. 따라서, 오프된 NMOS(N21)에 의해 신호처리부(220)의 동작이 차단되고, 온된 PMOS(P21)에 의해 노드 C의 전위는 Vdd 레벨, 즉 하이레벨이 된다. 이는 클럭인에이블 신호(ckeb)의 전위가 하이레벨인 경우 버퍼부(200)의 동작은 디스에이블되고, 노드 C의 전위는 신호처리부(220)에 입력되는 커맨드신호에 관계없이 하이레벨이 됨을 의미한다. 결국 노드 B는 로우레벨이고, 노드 C는 하이레벨이므로 난드게이트(ND31)를 통한 출력신호는 하이레벨이 된다.
다음으로 클럭인에이블 신호(ckeb)의 전위레벨이 로우레벨인 경우 인버터(IV11)에 의해 노드 A 및 노드 B의 전위는 하이레벨이 되고, 노드 A의 하이레벨의 전위에 의해 스위치부(210)의 PMOS(P21)는 오프(OFF)되고, NMOS(N21)는 온(ON)된다. 따라서, 온된 NMOS(N21)에 의해 신호처리부(220)가 동작하게 되어 노드 C의 전위는 입력되는 외부 커맨드신호를 인버팅한 신호의 전위레벨에 의해 결정된다. 그 결과 입력되는 외부 커맨드신호가 하이레벨인 경우 노드 C는 로우레벨이 되어 난드게이트(ND31)를 통한 출력신호는 하이레벨이 되고, 반대로 커맨드신호가 로우레벨인 경우 노드 C는 하이레벨이 되어 난드게이트(ND31)를 통한 출력신호는 로우레벨이 된다.
커맨드버퍼는 상기와 같이 클럭인에이블 신호(ckeb)의 인에이블 또는 디스에이블에 따라 신호처리부(220)의 동작여부가 결정되고, 난드게이트(ND31)의 논리연산을 통해 인에이블 또는 디스에이블된 내부 커맨드 신호를 출력하게 된다. 그런데, 노드 A의 전위레벨에 따라 스위치부(210)의 스위칭이 결정되고, 상기 스위치부(210)의 스위칭에 의해 신호처리부(220)의 동작 여부가 결정되어 노드 C를 통해 신호를 출력하는데는 소정의 지연시간이 소모된다. 따라서, 이와 같은 지연시간 동안은 노드 C의 전위는 이전 상태의 전압레벨을 가지므로 난드게이트(ND31)를 통해 출력되는 내부 커맨드신호의 전압레벨이 정상적인 출력 신호 파형을 갖지 못하고, 반전된 신호를 출력하는 문제가 발생할 수 있다.
이와 같은 문제를 도 2의 타이밍도를 통해 설명하면 다음과 같다. 다만, 여기서는 신호처리부(220)로 입력되는 외부 커맨드 신호는 하이레벨이고, 클럭인에이블 신호(ckeb)는 토글링(toggling)되고 있는 경우를 살펴본다.
앞서, 설명한 바와 같이 클럭인에이블 신호(ckeb)이 하이레벨이면 노드 A 및 노드 B의 전위는 로우레벨이고, 이에 따라 스위치부(210)의 PMOS(P21)가 온되어 노드 C는 하이레벨이된다. 그 결과 난드게이트(ND31)에서 논리연산되어 출력되는 신호의 전위는 하이레벨이다.
이와 같은 상태에서 클럭인에이블 신호(ckeb)가 로우레벨로 천이하면, 노드 A 및 노드 B의 전위는 하이레벨이 되고, 이에 따라 스위치부(210)의 NMOS(N21)가 온되어 신호처리부(220)가 동작하게 되므로, 노드 C의 전위는 입력되는 외부 커맨 드 신호가 반전된 로우레벨이 된다.
그러나, 앞서 노드 C의 전위가 로우레벨로 천이되기 위해서는 노드 A의 전위레벨에 의한 스위치부(210)의 스위칭이 발생하고, 스위치부(210)의 스위칭에 의해 신호처리부(220)가 동작하여 입력되는 외부 커맨드 신호를 인버팅(inverting)하여 출력해야 하므로 소정 구간 지연이 필요하다. 즉, 클럭인에이블 신호가 로우레벨로 천이되면서, 노드 B의 전위는 하이레벨로 바로 천이되지만 노드 C의 전위는 소정 구간동안 이전 상태인 하이레벨을 유지한 후 소정의 지연시간 경과 후 로우레벨로 천이하게 된다.
따라서, 클럭인에이블 신호(ckeb)가 하이레벨에서 로우레벨로 천이되는 경우 난드게이트(ND31)를 통한 커맨드 버퍼의 출력 신호, 즉 내부 커맨드신호가 하이레벨로 출력되어야 하지만, 상기 지연시간 동안은 노드 C가 하이레벨 상태이기 때문에 커맨드 버퍼의 출력이 로우레벨로 떨어지는 글리치(glitch) 현상이 발생하는 문제가 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 지연부와 논리소자로 구성된 회로를 통해 소정 구간 지연된 클럭인에이블 신호(ckeb)를 커맨드버퍼에 입력시킴으로써, 커맨드버퍼의 출력 파형에 나타나는 글리치(glitch)를 방지할 수 있는 버퍼를 제공하는 데에 있다.
상기 목적을 달성하기 위하여, 본 발명은 소정 입력신호를 버퍼링하는 버퍼부와; 소정의 인에이블신호의 인에이블에 응답하여 상기 버퍼부를 인에이블 시키는 제 1 제어신호와 상기 제 1 제어신호의 인에이블 시점으로부터 소정 구간 경과 후 인에이블되는 제 2 제어신호를 출력하는 버퍼제어부 및; 상기 버퍼부의 출력신호와 상기 버퍼제어부의 제 2 제어신호를 논리연산하여 출력하는 논리소자를 포함하여 구성되는 버퍼를 제공한다.
본 발명에서, 상기 버퍼부는 상기 제 1 제어신호에 의해 스위칭되는 스위치부 및; 상기 스위치부의 스위칭에 의해 활성화되어, 상기 입력신호를 버퍼링하여 출력하는 신호처리부를 포함하여 구성되는 것을 특징으로 한다.
본 발명에서, 상기 인에이블신호는 클럭인에이블신호인 것을 특징으로 한다.
본 발명에서, 상기 버퍼제어부는 상기 인에이블신호와 제1전압을 논리연산하여 제 1 제어신호를 출력하는 제 1 논리소자와; 상기 인에이블신호를 소정 구간 지연시켜 출력하는 지연부 및; 상기 인에이블신호와 상기 지연부의 출력신호를 논리연산하여 제 2 제어신호를 출력하는 제 2 논리소자를 포함하여 구성되는 것을 특징으로 한다.
본 발명에서, 상기 제 1 전압은 접지전압인 것을 특징으로 한다.
본 발명에서, 상기 제 1 논리소자는 상기 인에이블신호와 상기 제 1 전압을 부정논리합하여 출력하는 것을 특징으로 한다.
본 발명에서, 상기 버퍼제어부는 상기 인에이블신호를 버퍼링하여 제 1 제어신호를 출력하는 인버터와; 상기 인에이블신호를 소정 구간 지연시켜 출력하는 지연부 및; 상기 인에이블신호와 상기 지연부의 출력신호를 논리연산하여 제 2 제어신호를 출력하는 제 2 논리소자를 포함하여 구성되는 것을 특징으로 한다.
본 발명에서, 상기 제 2 논리소자는 상기 인에이블신호와 상기 지연부의 출력신호를 부정논리합하여 출력하는 것을 특징으로 한다.
본 발명에서, 상기 지연부는 상기 인에이블 신호의 인에이블에 의해 상기 버퍼부의 출력신호가 레벨천이될 때 상기 제 2 제어신호의 레벨천이도 동시에 발생하도록 상기 인에이블신호를 지연시키는 것을 특징으로 한다.
도 3은 본 발명의 실시예에 따른 커맨드버퍼의 회로도이고, 도 4는 본 발명의 실시예에 의한 커멘트버퍼의 출력 파형을 보여주는 타이밍도이다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 커맨드버퍼는 소정의 입력신호를 버퍼링하는 버퍼부(200)와, 클럭인에이블신호(ckeb)의 인에이블에 응답하여 클럭버퍼를 인에이블 시키는 제 1 제어신호와 상기 제 1 제어신호의 인에이블 시점으로부터 소정 구간 경과 후 인에이블되는 제 2 제어신호를 출력하는 버퍼제어부(100) 및 상기 버퍼부(200)의 출력신호와 상기 버퍼제어부(100)의 제 2 제어신호를 논리연산하여 출력하는 난드게이트(ND31)를 포함하여 구성된다.
여기서, 버퍼부(200)는 제 1 제어신호에 의해 스위칭되는 스위치부(210) 및 상기 스위치부(210)의 스위칭에 의해 활성화되어, 입력 커맨드신호를 버퍼링하여 출력하는 신호처리부(220)를 포함하여 구성된다.
또한, 버퍼제어부(100)는 클럭인에이블 신호(ckeb)와 접지전압(Vss)을 논리연산하여 제 1 제어신호를 출력하는 제 1 논리소자(NR11)와 클럭인에이블신호(ckeb)를 소정 구간 지연시켜 출력하는 지연부(110) 및 클럭인에이블신호(ckeb)와 지연부(110)의 출력신호를 논리연산하여 제 2 제어신호를 출력하는 제 2 논리소자(NR12)를 포함하여 구성된다.
여기서, 제 1 논리소자(NR11)는 클럭인에이블신호(ckeb)와 접지전압(Vss)을 부정논리합하여 출력하는 노어게이트이며, 제 2 논리소자(NR12)는 클럭인에이블신호(ckeb)와 지연부(110)를 통해 소정구간지연되어 출력된 클럭인에이블신호(ckeb)를 부정논리합하여 출력하는 노어게이트이다.
다만, 여기서 제 1 논리소자(NR11)는 클럭인에이블신호(ckeb)를 반전 버퍼링하는 인버터로 구성할 수도 있는데, 본 발명의 실시예에서 제 1 논리소자(NR11)를 노어게이트로 구성한 이유는 버퍼의 턴오프(turn off)시 동일한 노어게이트로 구성된 제 2 논리소자(NR12)와의 지연시간을 동일하게 하여, 제 1 논리소자(NR11)에 의한 버퍼부(200)의 입력신호 생성과 제 2 논리소자(NR12)에 의한 버퍼부(200)의 입력신호 생성을 동시에 차단하기 위함이다.
또한, 지연부(110)는 다수개의 인버터(IV13, IV14, IV15, IV16)로 구성되는데, 클럭인에이블 신호(ckeb)의 전위레벨의 천이에 의해 노드 C의 전위레벨에 천이가 발생될 때까지 소요되는 지연 구간에 맞춰 노드 B의 전위레벨의 천이가 동시에 발생되도록 지연부(110)를 구성하는 인버터의 개수가 결정되어야 한다. 이때, 지연부(110)에 의해 클럭인에이블신호(ckeb)의 전위레벨 천이에 따른 노드 B와 노드 C의 전위레벨 천이가 동시에 일어나게 되면 커맨드버퍼의 출력 파형에 나타나는 글리치(glitch)가 제거된다.
이와 같이 구성된 본 실시예의 동작을 도 3 및 본 실시예에 따른 커멘트버퍼의 출력 파형을 도시한 도 4를 참조하여 설명하면 다음과 같다. 다만, 여기서, 신호처리부(220)를 통해 입력되는 외부 커맨드신호는 하이레벨이고, 클럭인에이블 신호(ckeb)는 토글링(toggling) 되는 경우를 중심으로 하여 설명한다.
우선, 클럭인에이블신호(ckeb)가 하이레벨이면 접지전압(Vss)과의 부정논리합 연산되어 제 1 논리소자(NR11)로부터 로우레벨의 제 1 제어신호가 출력 된다. 또한, 제 2 논리소자(NR12)의 일단에는 하이레벨의 클럭인에이블신호(ckeb)가 입력되므로 제 2 논리소자(NR12)는 타단의 입력 신호의 전위레벨에 관계없이 로우레벨의 제 2 제어신호가 된다. 이때, 제 1 논리소자(NR11)로부터 출력된 로우레벨의 제 1 제어신호는 버퍼부(210)에 입력되어 스위치부(210)의 PMOS(P21)를 온시키고 NMOS(N21)를 오프시키므로, 노드 C는 버퍼부(210)에 입력되는 신호의 전위레벨에 관계없이 Vdd 전위레벨, 즉 하이레벨이 된다.
다음으로, 클럭인에이블신호(ckeb)가 로우레벨로 천이하면 제 1 논리소자(NR 11)에서 접지전압(Vss)과 로우레벨의 클럭인에이블신호(ckeb)가 부정논리합 연산되어 하이레벨의 제 1 제어신호가 출력 된다. 이때, 제 1 논리소자(NR 11)는 인버터로 구성할 수도 있으며 입력신호를 반전버퍼링하는 기능을 수행한다. 또한, 제 2 논리소자(NR12)의 일단에는 로우레벨의 클럭인에이블신호(ckeb)가 입력되고, 2 논리소자(ND12)의 타단에는 지연부(110)를 거친 클럭인에이블 신호(ckeb)가 입력되므로 제 2 논리소자(ND12)는 지연된 클럭인에이블신호(ckeb)가 입력되기 전까지는 로우레벨의 제 2 제어신호를 출력하고, 지연된 클럭인에이블 신호(ckeb)가 입력된 후부터 하이레벨의 제 2 제어신호를 출력한다.
앞서, 하이레벨의 제 1 제어신호에 의해 스위치부(210)의 NMOS(N21)가 온되어 신호처리부(220)가 동작하게 되고, 노드 C의 전위는 신호처리부(220)를 통해 입력되는 하이레벨의 외부 커맨드 신호의 반전된 전위레벨을 가지므로 로우레벨이 된다. 물론, 앞서 설명한 바와 같이, 노드 C의 전위가 로우레벨로 천이되기 위해서는 노드 A의 전위에 의한 스위치부(210)의 스위칭이 발생하고, 스위치부(210)의 스위칭에 의해 신호처리부(220)가 동작하여 입력되는 외부 커맨드 신호를 인버팅(inverting)하여 반전 출력해야 하므로 소정 구간 지연이 필요하다. 따라서, 노드 C의 전위는 지연 구간 동안 이전 상태의 전위레벨, 즉 하이레벨을 갖는다.
이와 같이 본 발명의 실시예에 있어서도 클럭인에이블 신호(ckeb)의 천이에 의한 노드 C의 전위천이가 소정의 지연시간 경과 후 발생한다는 점에는 종래기술과 차이가 없다. 그러나, 앞서 살펴본 바와 같이 난드게이트(ND31)에서 노드 C의 전위레벨과 함께 부정 논리곱되는 노드 B의 전위레벨도 지연부(110)의 의해 소정의 지연시간 경과 후 천이가 발생하므로 상기 지연부(110)의 인버터의 개수 조정에 의해 노드B 와 노드C의 전위레벨 천이 시간을 일치시키는 경우 커맨드 버퍼의 출력에 발생하는 글리치(glitch)를 제거할 수 있게 된다.
커맨드 버퍼에 있어 글리치 현상을 방지하기 위한 상기 기술적 원리는 비단 커맨드 버퍼 뿐만 아니라 다른 어떤 종류의 버퍼에도 적용 가능하다.
상술한 바와 같이, 본 발명의 커맨드버퍼는 지연부와 논리소자로 구성된 회로를 통해 소정 구간 지연된 클럭인에이블신호(ckeb)를 커맨드버퍼에 입력시킴으로써, 커맨드버퍼의 출력 파형에 나타나는 글리치(glitch)를 방지하여 안정적인 동작이 가능한 효과를 가진다.

Claims (10)

  1. 외부입력신호를 입력받아 내부입력신호를 생성하는 버퍼에 있어서,
    상기 외부입력신호를 버퍼링하는 버퍼부와;
    인에이블신호의 인에이블에 응답하여 상기 버퍼부를 인에이블 시키는 제1 제어신호와 상기 제1 제어신호에 따라 인에이블 구간이 조정된 제2 제어신호를 출력하는 버퍼제어부 및
    상기 버퍼부의 출력신호와 상기 버퍼제어부의 제2 제어신호를 논리연산하여 출력하는 논리소자를 포함하는 버퍼.
  2. 제 1항에 있어서, 상기 버퍼부는 상기 제 1 제어신호에 의해 스위칭되는 스위치부 및;
    상기 스위치부의 스위칭에 의해 활성화되어, 상기 입력신호를 버퍼링하여 출력하는 신호처리부를 포함하여 구성되는 것을 특징으로 하는 버퍼.
  3. 제 1항에 있어서, 상기 인에이블신호는 클럭인에이블신호인 것을 특징으로 하는 버퍼.
  4. 제 1항에 있어서, 상기 버퍼제어부는 상기 인에이블신호와 제1전압을 논리연산하여 제 1 제어신호를 출력하는 제 1 논리소자와;
    상기 인에이블신호를 소정 구간 지연시켜 출력하는 지연부 및;
    상기 인에이블신호와 상기 지연부의 출력신호를 논리연산하여 제 2 제어신호를 출력하는 제 2 논리소자를 포함하여 구성되는 것을 특징으로 하는 버퍼.
  5. 제 4항에 있어서, 상기 제 1 전압은 접지전압인 것을 특징으로 하는 버퍼.
  6. 제 4항에 있어서, 상기 제 1 논리소자는 상기 인에이블신호와 상기 제 1 전압을 부정논리합하여 출력하는 것을 특징으로 하는 버퍼.
  7. 제 1항에 있어서, 상기 버퍼제어부는 상기 인에이블신호를 버퍼링하여 제 1 제어신호를 출력하는 인버터와;
    상기 인에이블신호를 지연시켜 출력하는 지연부 및;
    상기 인에이블신호와 상기 지연부의 출력신호를 논리연산하여 제 2 제어신호를 출력하는 제 2 논리소자를 포함하여 구성되는 것을 특징으로 하는 버퍼.
  8. 제 4항 또는 제 7항에 있어서, 상기 제 2 논리소자는 상기 인에이블신호와 상기 지연부의 출력신호를 부정논리합하여 출력하는 것을 특징으로 하는 버퍼.
  9. 제 4항 또는 제 7항에 있어서, 상기 지연부는 상기 인에이블 신호의 인에이블에 의해 상기 버퍼부의 출력신호가 레벨천이될 때 상기 제 2 제어신호의 레벨천이도 동시에 발생하도록 상기 인에이블신호를 지연시키는 것을 특징으로 하는 버퍼.
  10. 제 1항에 있어서, 상기 인에이블신호는 클럭인에이블신호인 것을 특징으로 하는 버퍼.
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