KR100632595B1 - 칼럼 제어신호 펄스 폭 제어 회로 - Google Patents

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Abstract

본 발명의 칼럼 제어신호 펄스 폭 조절회로는 칼럼 제어신호가 리드 동작 및 라이트 동작 시에 각각 다른 펄스 폭을 갖도록 칼럼 제어신호의 펄스 폭을 조절하는 신호를 생성하기 위한 회로에 관한 것으로, 상세하게는 리드 동작 시에 칼럼 제어신호의 펄스 폭을 넓혀서 충분한 데이터 전송이 이루어지도록 하여 정상 동작할 수 있도록 하고, 라이트 동작 시에는 칼럼 제어신호의 펄스 폭을 고정시켜 충분한 프리차지 시간을 확보하기 위해, 시정수를 이용하여 지연시간을 조절할 수 있는 옵션 처리된 지연부를 리드 동작 및 라이트 동작 시에 각각 사용하는 칼럼 제어신호 펄스 폭 조절 회로에 관한 것이다.

Description

칼럼 제어신호 펄스 폭 제어 회로{YI Pulse Width Control circuit}
도 1 은 종래 기술의 칼럼 제어신호 펄스 폭 제어 회로의 상세 회로도.
도 2a 는 도 1의 회로도에 의해 생성된 칼럼 제어신호의 타이밍도.
도 2b 는 도 1의 회로도에 의해 펄스 폭이 증가된 칼럼 제어신호의 타이밍도.
도 3 은 본 발명에 따른 칼럼 제어신호 펄스 폭 제어회로의 상세 회로도.
도 4a 는 도 3의 회로도에 의해 생성된 칼럼 제어신호의 타이밍도.
도 4b 는 도 3의 회로도에 의해 리드 동작 및 라이트 동작 시의 펄스 폭이 조절된 칼럼 제어신호의 타이밍도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 래치부 20, 30 : 지연부
INV11-INV17 : 인버터 ND11-ND13 : 낸드게이트
NM11 : 엔모스 트랜지스터 TG1, TG2 : 전송 게이트
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 칼럼 경로를 제어하기 위한 칼럼 제어신호의 펄스 폭을 리드 또는 라이트 시에 다르게 조절하여 라이트 동작 후의 글로벌 데이터 라인의 프리차지 동작을 충분히 수행할 수 있으며, 리드 동작 시에는 안정적으로 동작을 수행할 수 있는 칼럼 제어신호 펄스 폭 조절 회로에 관한 것이다.
도 1은 종래 기술의 칼럼 제어신호 펄스 폭 조절 회로의 상세 회로도이다.
이에 도시된 바와 같이, 리드 또는 라이트 동작 시에 인에이블되는 카스 액티브 신호(CASATV)를 순차 반전시키는 인버터(INV1, INV2)와, 인버터(INV2)의 출력신호(N0)와 전원전압(VDD)을 각각 입력단자로 입력받아 이를 부정 논리 곱하는 낸드게이트(ND1)와, 서로의 출력신호(N2, N7)가 일측 입력단자에 각각 입력되어 각각의 타측 입력단자에 입력된 신호를 래치하는 낸드게이트들(ND2, ND3)로 구성된 래치부(1)와, 래치부(1)의 출력신호(N2) 및 래치부(1)의 출력신호(N2)가 인버터(INV3)에 의해 반전된 신호(N4)를 입력받고 옵션 처리하여 지연율을 조절할 수 있는 지연부(2)와, 래치부(1)의 출력신호(N2)를 순차 반전시켜 칼럼 제어신호의 펄스 폭을 제어하기 위한 제어신호(YPCE)를 출력하는 인버터(INV4, INV5)와, 파워-업 신호(PWRUP)가 인버터(INV6)에 의해 반전된 신호(N3)가 게이트에 인가되어 낸드게이트(ND2)의 출력단자(N2)를 선택적으로 접지(VSS)에 연결하는 엔모스 트랜지스터(NM)를 포함하여 구성된다.
여기서, 래치부(1)의 낸드게이트(ND2)는 타측 입력단자로 낸드게이트(ND1)의 출력신호(N1)가 입력되고, 낸드게이트(ND3)는 타측 입력단자로 지연부(2)의 출력신호(N6)가 입력된다.
지연부(2)는 래치부(1)의 출력신호(N2)가 인버터(INV3)에 의해 반전된 신호(N4)를 홀수개의 인버터(미도시), 저항소자(미도시) 및 캐패시터(미도시)로 구성되어 저항 소자 또는 캐패시터의 값을 조절하여 시정수를 조절함으로써 지연율을 조절하는(옵션(option) 처리) 지연기(3)와, 래치부(1)의 출력신호(N2) 및 지연기(3)의 출력신호(N5)를 부정 논리 곱하는 낸드게이트(ND4)를 포함하여 구성된다.
이와 같이 구성된 종래 기술의 칼럼 제어신호 펄스 폭 조절 회로의 동작을 설명하면 다음과 같다.
먼저, 초기 상태에서 파워-업 신호(PWRUP)가 로우 레벨일 때, 인버터(INV6)의 출력신호(N3)는 하이 레벨이 된다.
따라서, 엔모스 트랜지스터(NM)가 턴 온 되어, 칼럼 제어신호의 펄스 폭을 제어하는 신호(YPCE)는 로우 레벨이 된다.
또한, 래치부(1)의 출력단자(N2)가 로우 레벨이므로, 낸드게이트(ND3)의 출력신호(N7)가 하이 레벨이 된다.
한편, 인버터(INV3)의 출력신호(N4)가 하이 레벨이 되므로, 지연부(2)의 지연기(3)는 홀수개의 인버터(미도시)로 구성되기 때문에, 출력신호(N5)는 로우 레벨이 된다. 따라서, 지연부(2)의 출력신호(N6)는 하이 레벨이 된다.
즉, 초기 상태에서 래치부(1) 출력단자(N2)는 로우 레벨로 래치되어 칼럼 제어신호의 펄스 폭을 제어하기 위한 신호(YPCE)는 로우 레벨을 유지된다.
이어서, 칼럼 동작이 시작되어, 파워-업 신호(PWRUP)가 하이 레벨이 되면, 엔모스 트랜지스터(NM)는 턴 오프 되고, 칼럼 제어신호의 펄스 폭을 제어하기 위한 신호(YPCE)는 계속 로우 레벨을 유지된다.
한편, 칼럼 동작이 시작되어 카스 액티브 신호(CASATV)가 하이 레벨이 되면, 인버터(INV1, INV2)를 통해 하이 레벨로 버퍼링 되고, 낸드게이트(ND1)의 출력신호(N1)는 로우 레벨이 되어, 래치부(1)의 출력신호(N2)를 하이 레벨로 만들어 칼럼 제어신호의 펄스 폭을 제어하기 위한 신호(YPCE)는 하이 레벨이 된다.
래치부(1)의 출력신호(N2)가 하이 레벨이 되면, 초기 상태에서 지연부(2)의 출력신호(N6)가 하이 레벨이었기 때문에, 낸드게이트(ND3)의 출력신호(N7)가 로우 레벨이 되어 래치부(1)의 낸드게이트(ND2)의 출력신호(N2)를 계속 하이 레벨로 유지시킨다.
이때, 래치부(1)의 출력신호(N2)가 하이 레벨이므로, 인버터(INV3)의 출력신호(N4)가 로우 레벨로 되고, 지연기(3)의 출력신호(N5)가 하이 레벨로 된다.
따라서, 지연부(2)의 출력신호(N6)가 로우 레벨로 되고, 낸드게이트(ND3)의 출력신호(N7)가 하이 레벨이 된다.
여기서, 카스 액티브 신호(CASATV)의 펄스 폭이 지연부(2)의 지연시간보다 크다면, 하이 레벨인 래치부(1)의 출력신호(N2)가 지연부(2)를 통해 낸드게이트(ND3)의 출력신호(N7)가 하이 레벨로 되더라도 낸드게이트(ND1)의 출력신호(N1)가 카스 액티브 신호(CASATV)가 하이 레벨을 유지하는 동안은 계속 로우 레벨을 유지하기 때문에 카스 액티브 신호(CASATV)가 로우 레벨이 될 때 래치부(1)의 출력신호(N2)가 로우 레벨이 되어 칼럼 제어신호(YI)의 펄스 폭을 제어하기 위 한 신호(YPCE)가 로우 레벨이 된다.
즉, 카스 액티브 신호(CASATV)와 칼럼 제어신호(YI)의 펄스 폭을 제어하기 위한 신호(YPCE)의 펄스 폭은 동일하게 된다.
한편, 도 1에 도시된 칼럼 제어신호 펄스 폭 조절회로는 외부 카스(CAS) 동작의 회로이며, 동일한 구성 소자로 구성된 내부 카스(iCAS) 동작의 회로는 도시하지는 않았지만, 내부 카스 액티브 신호(iCASATV)를 입력받아 칼럼 제어신호의 펄스 폭을 제어하기 위한 내부 신호(YPCI)를 출력하는 내부 칼럼 제어신호 펄스 폭 조절회로가 있다.
도 2a는 이상과 같이 동작하는 칼럼 제어신호(YI-OLD) 펄스 폭 제어회로의 출력신호(YPCE)의 타이밍도이다.
칼럼 제어신호(YI)의 펄스 폭을 제어하기 위한 신호(YPCE)의 펄스 폭을 넓히기 위해 지연부(2)의 지연기(3)의 저항(미도시) 또는 캐패시터(미도시)의 값을 크게 조절하면, 도 2b에 도시된 바와 같이, 지연부(2)의 지연시간이 카스 액티브 신호(CASATV)의 펄스 폭보다 커지게 되어, 카스 액티브 신호(CASATV)가 로우 레벨이 되어 낸드게이트(ND1)의 출력신호(N1)가 하이 레벨이 되어도, 낸드게이트(ND3)의 출력신호(N7)가 하이 레벨이 되어야만 래치부(1)의 출력신호(N2)가 로우 레벨이 되어, 칼럼 제어신호(YI)의 펄스 폭을 제어하기 위한 신호(YPCE)가 로우 레벨이 되므로, 카스 액티브 신호(CASATV)의 펄스 폭보다 넓은 펄스 폭을 갖는 칼럼 제어신호(YI-NEW)의 펄스 폭을 제어하기 위한 신호(YPCE)를 생성할 수 있다.
즉, 지연기(3)의 저항(미도시) 또는 캐패시터(미도시)의 값을 조절하여 칼럼 제어신호(YI)의 펄스 폭을 제어하기 위한 신호(YPCE)의 펄스 폭을 임의로 조절할 수 있다.
그러나, 이상과 같이 기술한 종래 기술의 칼럼 제어신호 펄스 폭 제어회로는 지연기(3)를 사용하여 칼럼 제어신호(YI)의 펄스 폭을 제어하기 위한 신호(YPCE)의 펄스 폭을 조절할 수 있지만, 라이트 동작 후에 리드 동작을 수행할 경우(write interrupted by read) 프리 차지 시간(T3)이 도 2b에 도시된 바와 같이 T4로 줄어들기 때문에 오동작(fail)이 발생하는 문제점이 발생한다.
즉, 도 2a는 클럭 주기(tCK)가 6ns일 경우를 예를 든 칼럼 제어신호(YI-OLD)의 파형도이다. 도시된 바와 같이 칼럼 제어신호(YI-OLD)의 펄스 폭은 T1로 설정된다.
이러한 설정에 의해 설계 단계에서 시뮬레이션(simulation check)한 결과 리드 동작이 정상 동작하지 못하여(fail) 리드 시에 칼럼 제어신호(YI)의 펄스 폭을 넓혀야하는 경우가 발생한다.
이를 해결하기 위해 칼럼 제어신호(YI-OLD)의 펄스 폭을 도 2b에 도시된 바와 같이 T2만큼 증가시켜 칼럼 제어신호(YI-NEW)의 펄스 폭이 T5로 넓어진다.
이때, 도 1에 도시된 종래 기술의 칼럼 제어신호(YI)의 펄스 폭을 조절하는 회로는 리드 또는 라이트 동작을 제어하는 신호에 의해 영향을 받지 않기 때문에 라이트 동작 시에도 불필요하게 칼럼 제어신호(YI-NEW)의 펄스 폭이 넓어지게 된다.
따라서, 글로벌 데이터 버스 라인(미도시)을 프리차지하기 위한 시간(T4)은 짧아지게 된다.
즉, 리드 동작 후에 라이트 동작을 하거나, 리드 동작 후에 다시 리드 동작을 수행할 경우에는 프리차지 시간이 짧아도 데이터 오류가 발생하지 않지만, 라이트 동작 후에 리드 동작이 수행될 때(write interrupted by read) 고주파수에서 동작하는 반도체 메모리 장치일 경우 데이터 오류(fail)가 발생하는 문제점이 있다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 칼럼 제어신호의 펄스 폭을 조절하는 경우 리드 또는 라이트 동작 때를 구분하여 각각 다르게 조절할 수 있도록 구성되어 글로벌 데이터 버스 라인을 프리차지할 경우 데이터 오류가 발생하지 않을 만큼 충분한 프리차지 시간을 확보하여 리드 및 라이트 동작을 안정되게 할 수 있는 칼럼 제어신호 펄스 폭 조절회로를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 칼럼 제어신호 펄스 폭 조절회로는, 리드 및 라이트 동작 시에 인에이블되는 신호를 입력받아 전원전압과 논리 연산하는 논리 연산수단과, 상기 논리 연산 수단의 출력신호와 지연신호를 입력받아 래치하는 래치수단과, 상기 래치수단의 출력신호 및 그 출력신호의 반전된 신호를 각각 입력받아 시정수를 조절하는 옵션 동작에 의해 지연율을 조절할 수 있는 제1 지연수단 및 제2 지연수단과, 라이트 인에이블 신호에 의해 제어되어 제1 지연수단 및 제2 지연수단의 출력신호들 중 하나를 지연신호로써 선택적으로 출력하는 제1 전송 수단 및 제2 전송수단과, 래치수단의 출력신호를 버퍼링하여 칼럼 제어신호의 펄스 폭을 제어하는 제어신호를 출력하는 버퍼링 수단과, 반도체 메모리 장치의 구동여부를 알리는 파워-업 신호에 의해 제어되어 상기 칼럼 제어신호의 펄스 폭을 제어하는 제어신호를 선택적으로 리셋 하는 스위칭 수단을 포함하여 구성되는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 칼럼 제어신호 펄스 폭 조절 회로의 상세 회로도이다.
이에 도시된 바와 같이, 리드 및 라이트 동작 시에 인에이블 되는 카스 액티브 신호(CASATV)를 버퍼링 하는 인버터(INV11, INV12)와, 그 인버터(INV11, INV12)에 의해 버퍼링된 신호(D0) 및 하이 레벨 신호(VDD)를 부정 논리 곱하는 낸드게이트(ND11)와, 서로의 출력신호(D2, D7)가 일측 입력단자에 각각 입력되어 각각의 타측 입력단자에 입력된 신호를 래치하는 낸드게이트들(ND12, ND13)로 구성된 래치부(10)와, 래치부(10)의 출력신호(D2) 및 래치부(10)의 출력신호(D2)가 인버터(INV13)에 의해 반전된 신호(D4)를 입력받고 옵션 처리하여 지연율을 조절할 수 있는 지연부들(20, 30)과, 라이트 동작 시 하이 레벨이고, 리드 동작 시에 로우 레벨이 되는 라이트 인에이블 신호(WE) 및 라이트 인에이블 신호(WE)가 인버터(INV17)에 의해 반전된 신호에 의해 제어되어 지연부(20, 30)의 출력신호(D5, D6)를 각각 선택적으로 전송하는 전송게이트(TG1, TG2)와, 낸드게이트(ND12)의 출력신호(D2)를 버퍼링하여 칼럼 제어신호의 펄스 폭을 제어하는 신호(YPCE)를 출력하는 인버터(INV14, INV15)와, 반도체 메모리 장치가 인에이블 되면 하이 레벨이 되는 파워-업 신호(PWRUP)가 인버터(INV16)에 의해 반전된 신호(D3)가 게이트에 인가되어 낸드게이트(ND12)의 출력단자(D2)를 접지로 선택적으로 연결시키는 엔모스 트랜지스터(NM11)를 포함하여 구성된다.
여기서, 래치부(10)의 낸드게이트(ND12)는 타측 입력단자로 낸드게이트(ND11)의 출력신호(D1)가 입력되고, 낸드게이트(ND13)는 타측 입력단자로는 지연부들(20, 30)의 출력신호(D5, D6) 중 하나가 라이트 인에이블 신호(WE)에 따라 제어되는 전송게이트들(TG1, TG2)에 의해 선택적으로 입력된다.
각 지연부(20 또는 30)는 래치부(10)의 출력신호(D2)가 인버터(INV13)에 의해 반전된 신호(D4)를 홀수개의 인버터(미도시), 저항소자(미도시) 및 캐패시터(미도시)로 구성되어 저항 소자 또는 캐패시터의 값을 조절하여 시정수를 조절함으로써 지연율을 조절하는(옵션(option) 처리) 지연기(미도시)와, 래치부(10)의 출력신호(D2) 및 지연기(미도시)의 출력신호(D6 또는 D5)를 부정 논리 곱하는 낸드게이트(미도시)를 포함하여 구성된다.
이와 같이 구성된 본 발명의 칼럼 제어신호 펄스 폭 조절 회로의 동작을 설명하면 다음과 같다.
먼저, 초기 상태에서 파워-업 신호(PWRUP)가 로우 레벨일 때, 인버터(INV16)의 출력신호(D3)는 하이 레벨이 된다.
따라서, 엔모스 트랜지스터(NM11)가 턴 온 되어 낸드게이트(ND12)의 출력단자(D2)를 접지로 연결하기 때문에, 칼럼 제어신호의 펄스 폭을 제어하는 신호(YPCE)는 로우 레벨이 된다.
또한, 낸드게이트(ND12)의 출력단자(D2)가 로우 레벨이 되기 때문에 낸드게이트(ND13)의 출력신호(D7)가 하이 레벨이 된다.
인버터(INV13)의 출력신호(D4)가 하이 레벨이 되고, 지연부(20, 30)의 구성은 도 1에 도시된 종래 기술의 지연부(2)와 동일하게 홀수개의 인버터(미도시), 저항소자(미도시) 및 캐패시터(미도시)로 구성된 지연기(미도시)와 낸드게이트(ND12)의 출력단자(D2) 및 지연기(미도시)의 출력신호를 부정 논리 곱하는 낸드게이트(미도시)로 구성되므로, 지연부(20, 30)의 출력신호(D5, D6)는 하이 레벨이 된다. 이때, 라이트 인에이블 신호(WE)는 초기 상태이기 때문에 로우 레벨이 되어, 전송게이트(TG1)는 턴 오프 되고, 전송게이트(TG2)는 턴 온 되므로 지연부(30)의 출력신호(D5)가 래치부(10)의 낸드게이트(ND13)의 입력단자로 전송된다.
즉, 초기 상태에서 래치부(10)의 출력신호(D2)는 로우 레벨로 래치되어 칼럼 제어신호의 펄스 폭을 제어하기 위한 신호(YPCE)는 로우 레벨을 유지된다.
이어서, 칼럼 동작이 시작되어, 파워-업 신호(PWRUP)가 하이 레벨이 되면, 엔모스 트랜지스터(NM11)는 턴 오프 되고, 칼럼 제어신호의 펄스 폭을 제어하기 위한 신호(YPCE)는 계속 로우 레벨을 유지된다.
여기서, 칼럼 동작 중에서 라이트 동작이 시작되어 카스 액티브 신호(CASATV)가 하이 레벨이 되면, 인버터(INV11, INV12)를 통해 하이 레벨로 버퍼 링 되고, 낸드게이트(ND11)의 출력신호(D1)는 로우 레벨이 되어, 낸드게이트(ND12)의 출력신호(D2)를 하이 레벨로 만들어 칼럼 제어신호의 펄스 폭을 제어하기 위한 신호(YPCE)는 하이 레벨이 된다.
래치부(10)의 출력신호(D2)가 하이 레벨이 되면, 초기 상태에서 지연부(30)의 출력신호가 전송게이트(TG2)를 통해 전송된 신호(D5)가 하이 레벨이었기 때문에, 낸드게이트(ND13)의 출력신호(D7)가 로우 레벨이 되어 낸드게이트(ND12)의 출력신호(D2)를 계속 하이 레벨로 유지시킨다.
이때, 래치부(10)의 출력신호(D2)가 하이 레벨이므로, 인버터(INV13)의 출력신호(D4)가 로우 레벨로 되고, 지연부(20)의 출력신호(D6)가 로우 레벨로 된다.
현재의 동작 상태가 라이트 동작 중이기 때문에 라이트 인에이블 신호(WE)가 하이 레벨이므로, 전송게이트(TG1)가 턴 온 되어 지연부(20)의 출력신호(D6)를 래치부(10)의 낸드게이트(ND13)의 입력단자로 전송하면, 낸드게이트(ND13)의 출력신호(D7)는 하이 레벨이 된다.
여기서, 카스 액티브 신호(CASATV)의 펄스 폭이 지연부(20)의 지연시간보다 크다면, 하이 레벨인 낸드게이트(ND12)의 출력신호(D2)가 지연부(20)를 통해 낸드게이트(ND13)의 출력신호(D7)가 하이 레벨로 되더라도 낸드게이트(ND11)의 출력신호(D1)가 카스 액티브 신호(CASATV)가 하이 레벨을 유지하는 동안은 계속 로우 레벨을 유지하기 때문에 카스 액티브 신호(CASATV)가 로우 레벨이 될 때 낸드게이트(ND12)의 출력신호(D2)가 로우 레벨이 되어 칼럼 제어신호의 펄스 폭을 제어하기 위한 신호(YPCE)가 로우 레벨이 된다.
즉, 카스 액티브 신호(CASATV)와 칼럼 제어신호(YI)의 펄스 폭을 제어하기 위한 신호(YPCE)의 펄스 폭은 동일하게 된다.
한편, 칼럼 동작 중에서 리드 동작이 수행되면, 상기 라이트 동작과 동일하게 동작하지만, 라이트 인에이블 신호(WE)가 로우 레벨이 되어 전송게이트(TG1)는 턴 오프 되고, 전송게이트(TG2)는 턴 온 되어 지연부(30)의 출력신호(D5)가 낸드게이트(ND13)의 입력단자로 입력된다.
도 4a는 클럭 주기(tCK)가 6ns일 경우를 예를 든 칼럼 제어신호(YI-OLD)의 파형도이다. 도시된 바와 같이 초기의 칼럼 제어신호(YI-OLD)의 펄스 폭은 T1로 설정된다.
이러한 설정에 의해 설계 단계에서 시뮬레이션(simulation check)한 결과 리드 동작이 정상 동작하지 못하여 리드 동작 시에 칼럼 제어신호(YI)의 펄스 폭을 넓혀야하는 경우가 발생한다.
이를 해결하기 위해 초기의 칼럼 제어신호(YI-OLD)의 펄스 폭(T11)을 도 4b에 도시된 바와 같이 지연부(30)를 사용하여 T12만큼 증가시켜 칼럼 제어신호(YI-NEW)의 펄스 폭이 T15로 넓어진다.
그러나, 라이트 동작 시에는 칼럼 제어신호(YI)의 펄스 폭을 넓게 할 필요가 없기 때문에 지연부(20)를 사용하여 도 4a에 도시된 초기의 칼럼 제어신호(YI-OLD)의 펄스 폭(T11)을 유지하도록 한다.
이러한 동작은 라이트 동작 시에 하이 레벨이 되고, 리드 동작 시에는 로우 레벨이 되는 라이트 인에이블 신호(WE)에 의해 전송게이트(TG1, TG2)를 제어하여 선택적으로 낸드게이트(ND13)의 타측 입력단자에 전송함으로써 달성될 수 있다.
즉, 리드 동작 시에는 라이트 인에이블 신호(WE)가 로우 레벨이 되어 전송게이트(TG2)를 턴 온 시켜 옵션에 의해 지연시간을 증가시킨 지연부(30)의 출력신호(D5)를 낸드게이트(ND13)의 타측 입력단자에 전송하고, 라이트 동작 시에는 라이트 인에이블 신호(WE)가 하이 레벨이 되어 전송게이트(TG1)를 턴 온 시켜 초기의 칼럼 제어신호(YI-OLD)의 펄스 폭(T11)을 유지시키도록 지연시간을 증가시키지 않은 지연부(20)의 출력신호(D6)를 낸드게이트(ND13)의 타측 입력단자에 전송한다.
따라서, 도 4b에 도시된 바와 같이 리드 동작 시에는 초기의 칼럼 제어신호(YI-OLD)의 펄스 폭(T11)이 T12만큼 증가된 펄스 폭(T15)을 갖게되며, 라이트 동작 시에는 초기의 칼럼 제어신호(YI-OLD)의 펄스 폭(T11)을 유지하여, 라이트 동작 시에 문제가 되는 프리차지 시간(T13)을 충분히 확보할 수 있게 된다.
이때, 리드 동작 후의 글로벌 데이터 버스 라인(미도시)을 프리차지하기 위한 시간(T14)은 정상 동작을 수행할 때 큰 문제점을 발생시키지 않기 때문에 리드 동작 시의 칼럼 제어신호(YI-NEW)의 펄스 폭(T15)이 넓어지더라도 정상 동작을 수행할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 리드 동작 시와 라이트 동작 시에 칼럼 제어신호의 펄스 폭을 조절하기 위한 신호의 펄스 폭을 각각 다른 지연시간을 갖는 지연부를 각각 사용하여 리드 동작 시에 발생하는 데이터 오류(fail)를 방지 하기 위해 칼럼 제어신호의 펄스 폭을 넓게 하더라도 라이트 동작 시에는 칼럼 제어신호의 펄스 폭을 넓게 하지 않을 수 있기 때문에, 라이트 동작 시에 칼럼 제어신호의 펄스 폭이 너무 넓어져 글로벌 데이터 버스 라인을 프리차지하기 위한 시간을 충분히 확보하지 못하여 발생하는 데이터 오류(fail)를 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 리드 및 라이트 동작 시에 인에이블 되는 신호를 입력받아 전원전압과 논리 조합하는 논리 조합 수단과,
    상기 논리 조합 수단의 출력신호와 지연신호를 입력받아 래치하는 래치수단과,
    상기 래치수단의 출력신호 및 그 출력신호의 반전된 신호를 각각 입력받아 시정수를 조절하는 옵션 동작에 의해 지연율을 조절할 수 있는 제1 지연수단 및 제2 지연수단과,
    라이트 인에이블 신호에 의해 제어되어 제1 지연수단 및 제2 지연수단의 출력신호들 중 하나를 지연신호로써 선택적으로 출력하는 제1 전송 수단 및 제2 전송수단과,
    래치수단의 출력신호를 버퍼링하여 칼럼 제어신호의 펄스폭을 제어하는 제어신호를 출력하는 버퍼링 수단과,
    반도체 메모리 장치의 구동여부를 알리는 파워-업 신호에 의해 제어되어 상기 칼럼 제어신호의 펄스 폭을 제어하는 제어신호를 선택적으로 리셋 하는 스위칭 수단을 포함하여 구성되는 것을 특징으로 칼럼 제어신호 펄스 폭 조절 회로.
  2. 제 1 항에 있어서,
    상기 버퍼링 수단은,
    직렬 연결된 짝수개의 인버터로 구성된 것을 특징으로 하는 칼럼 제어신호 펄스 폭 제어회로.
  3. 제 1 항에 있어서,
    상기 제1 전송 수단 및 제2 전송 수단은 전송게이트인 것을 특징으로 하는 칼럼 제어신호 펄스 폭 제어회로.
  4. 제 1 항에 있어서,
    상기 래치 수단은,
    서로의 출력신호가 각각의 일측 입력단자에 인가되고,
    타측 입력단자로 상기 제1 낸드게이트의 출력신호가 입력되는 제2 낸드게이트와,
    타측 입력단자로 상기 지연신호가 입력되는 제3 낸드게이트를 포함하여 구성된 것을 특징으로 하는 칼럼 제어신호 펄스 폭 제어회로.
  5. 제 1 항에 있어서,
    상기 스위칭 수단은 모스 트랜지스터로 구성된 것을 특징으로 하는 칼럼 제어신호 펄스 폭 제어회로.
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