KR100519537B1 - 기준 전압 발생 회로 - Google Patents

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Abstract

본 발명은 기준 전압 발생 회로에 관한 것으로, 인에이블 바 신호에 응답하여, 제 1 노드의 전위를 하이 또는 로우로 리셋시키는 리셋 회로와, 인에이블 바 신호에 따라 전원 전압을 공급하는 스위칭 회로와, 제 2 노드의 전위에 따라 전원 전압을 분배하여 제 1 노드의 전위를 조절하는 제 1 전압 분배 회로와, 제 1 노드의 전위에 따라 전원 전압을 분배하여 제 2 노드의 전위를 조절하는 제 2 전압 분배 회로와, 제 2 노드의 전위에 따라 전원 전압을 분배하여 기준 전압을 조절하는 제 3 전압 분배 회로를 포함하여 이루어져 리페어 정보를 저장하는 캠셀(CAM cell)의 정보를 독출하는 캠셀 센스 증폭기를 구동시키기 위한 기준 전압을 전원 전압의 변화에도 변화없이 공급하도록 함으로써 캠셀의 데이터 보존성을 향상시켜 소자의 오동작을 방지할 수 있는 기준 전압 발생 회로가 제시된다.

Description

기준 전압 발생 회로{Reference voltage generating circuit}
본 발명은 기준 전압 발생 회로에 관한 것으로, 특히 리페어 정보를 저장하는 캠셀(CAM cell)의 정보를 독출하는 캠셀 센스 증폭기를 구동시키기 위한 기준 전압을 전원 전압의 변화에도 변화없이 공급하도록 함으로써 캠셀의 데이터 보존성을 향상시켜 소자의 오동작을 방지할 수 있는 기준 전압 발생 회로에 관한 것이다.
플래쉬 메모리 소자는 전기적인 리페어가 가능하도록 캠셀에 리페어 정보를 저장하게 되는데, 리페어 여부를 소자 자체가 판단하기 위해서 캠셀을 독출하는 과정이 필요하게 된다. 이를 위해 도 1에 도시된 바와 같은 센스 증폭기를 사용한다.
도 1은 일반적인 캠셀의 데이터를 독출하기 위한 센스 증폭기의 회로도로서, 다음과 같이 구성된다.
전원 단자(Vcc)와 제 1 노드(Q11) 사이에 접지 단자(Vss)에 의해 항상 턴온 상태를 유지하는 제 1 PMOS 트랜지스터(P11)이 접속된다. 제 1 노드(Q11)와 접지 단자(Vss) 사이에 기준 전압(Vref)에 따라 구동되는 제 1 NMOS 트랜지스터(N11)와 캠셀(M)이 직렬 접속된다. 그리고, 제 1 노드(Q11)의 전위는 캠셀의 데이터이며,제 1 및 제 2 인버터(I11 및 I12)를 통해 지연되어 출력된다.
상기와 같은 구성을 갖는 캠셀 센스 증폭기는 기준 전압(Vref)에 의해 캠셀의 데이터를 독출하기 때문에 캠셀의 드레인에는 기준 전압(Vref)보다 낮은 전압이 걸리게 된다. 이때, 기준 전압(Vref)은 도 2에 도시된 기준 전압 발생 회로에 의해 발생된다.
도 2는 종래의 기준 전압 발생 회로의 회로도로서, 다음과 같이 구성된다.
전원 단자(Vcc)와 출력 노드(Q21) 사이에 인에이블 바 신호(ENb)에 따라 구동되는 제 1 PMOS 트랜지스터(P21)와 접지 단자(Vss)에 의해 항상 턴온 상태를 유지하는 제 2 PMOS 트랜지스터(P22)가 직렬 접속된다. 또한, 출력 노드(Q21)와 접지 단자(Vss) 사이에 제 1 NMOS 트랜지스터(N21)와 제 2 NMOS 트랜지스터 (N22)가 직렬 접속되는데, 제 1 NMOS 트랜지스터(N21)는 출력 노드(Q21)의 전위에 따라 구동되며, 제 2 NMOS 트랜지스터(N22)는 제 1 NMOS 트랜지스터(N21)와 다이오드 체인으로 연결된다.
상기와 같이 구성되는 종래의 기준 전압 발생 회로는 인에이블 바 신호(ENb)에 따라 제 1 및 제 2 PMOS 트랜지스터(P21 및 P22)를 통해 입력된 전원 전압(Vcc)이 제 1 및 제 2 NMOS 트랜지스터(N21 및 N22)의 문턱 전압만큼 강하되어 출력 노드(Q21)의 전위가 결정된다. 이 전위는 기준 전압(Vref)으로서 캠셀 센스 증폭기를 구동시키게 된다.
그런데, 상기와 같이 구성 및 구동되는 종래의 기준 전압 발생 회로는 전원 전압(Vcc)이 상승할수록 기준 전압(Vref)이 증가하게 된다. 이러한 상태로 출력되는 기준 전압(Vref)에 의해 캠셀 센스 증폭기가 구동되면 캠셀의 데이터 보존성을 저하시키게 된다. 이에 따라 소자의 신뢰성을 저하시키게 된다.
본 발명의 목적은 전원 전압이 변화되더라도 일정한 전위의 기준 전압을 출력할 수 있는 기준 전압 발생 회로를 제공하는데 있다.
본 발명의 다른 목적은 일정한 전위의 기준 전압에 의해 캠셀 센스 증폭기를 구동시켜 캠셀의 데이터 보존성을 향상시켜 소자의 오동작을 방지할 수 있는 기준 전압 발생 회로를 제공하는데 있다.
본 발명에 따른 기준 전압 발생 회로는 인에이블 바 신호에 응답하여, 제 1 노드의 전위를 하이 또는 로우로 리셋시키는 리셋 회로와, 인에이블 바 신호에 따라 전원 전압을 공급하는 스위칭 회로와, 제 2 노드의 전위에 따라 전원 전압을 분배하여 제 1 노드의 전위를 조절하는 제 1 전압 분배 회로와, 제 1 노드의 전위에 따라 전원 전압을 분배하여 제 2 노드의 전위를 조절하는 제 2 전압 분배 회로와, 제 2 노드의 전위에 따라 전원 전압을 분배하여 기준 전압을 조절하는 제 3 전압 분배 회로를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 기준 전압 발생 회로의 회로도로서, 다음과 같이 ㄷ구성된다.
전원 단자(Vcc)와 제 1 노드(Q31) 사이에 인에이블 바 신호(ENb)에 따라 구동되는 제 1 PMOS 트랜지스터(P31)가 접속된다. 제 1 노드(Q31)와 제 2 노드(Q32) 사이에 제 2 및 제 3 PMOS 트랜지스터(P32 및 P33)가 다이오드 체인으로 연결된다. 제 2 노드(Q32)와 접지 단자(Vss) 사이에 제 3 노드(Q33)의 전위에 따라 구동되는 제 1 NMOS 트랜지스터(N31)가 접속된다. 제 1 노드(Q31)와 제 3 노드(Q33) 사이에 제 2 노드(Q32)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터(P34)가 접속된다. 제 3 노드(Q33)와 접지 단자(Vss) 사이에 제 2 및 제 3 NMOS 트랜지스터(N32 및 N33)가 다이오드 체인으로 연결된다. 제 1 노드(Q31)와 제 4 노드(Q34) 사이에 제 2 노드(Q32)의 전위에 따라 구동되는 제 5 PMOS 트랜지스터(P35)가 접속되며, 제 4 노드(Q34)와 접지 단자(Vss) 사이에 제 4 노드(Q34)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N34)가 접속되는데, 제 4 노드(Q34)의 전위가 기준 전압(Vref)이 된다. 제 2 노드(Q32)와 접지 단자(Vss) 사이에 제 5 NMOS 트랜지스터(N35)가 접속되는데, 제 5 NMOS 트랜지스터(N35)는 제 1 인버터(I31), 제 1 캐패시터(C31) 및 제 2 인버터(I32)를 통해 지연된 인에이블 바 신호(ENb)에 의해 구동된다.
그럼, 상기와 같이 구성되는 본 발명에 다른 기준 전압 발생 회로의 구동 방법에 대해 설명하면 다음과 같다.
칩이 디세이블되었을 때 인에이블 바 신호(ENb)는 하이 상태로 인가되어 제 1 PMOS 트랜지스터(P31)를 턴오프시킨다. 한편, 하이 상태로 인가되는 인에이블 바 신호(ENb)는 제 1 인버터(I31), 제 1 캐패시터(C31) 및 제 2 인버터(I32)를 통해 소정 시간 지연되어 제 5 NMOS 트랜지스터(N35)를 턴온시킨다. 이에 의해 제 2 노드(Q32)의 전위를 로우 상태로 만든다. 여기에서, 제 1 인버터(I31), 제 1 캐패시터(C31), 제 2 인버터(I32), 및 제 5 NMOS 트랜지스터(N35)는 인에이블 바 신호(ENb)의 로직 상태에 따라 상기 2 노드(Q32)의 전위를 로우 또는 하이로 리셋시키는 리셋 회로로서 동작한다. 좀 더 상세하게는, 상기 제 1 인버터(I31), 제 1 캐패시터(C31), 및 제 2 인버터(I32)는 인에이블 바 신호(ENb)를 지연시켜 출력하는 지연 회로로서 동작하고, 제 5 NMOS 트랜지스터(N35)는 지연된 인에이블 바 신호(ENb)에 응답하여 온 또는 오프되는 스위칭 회로로서 동작한다.
칩이 인에이블될 때 인에이블 바 신호(ENb)가 로우 상태로 되고, 로우 상태의 인에이블 바 신호(ENb)는 제 1 인버터(I31), 제 1 캐패시터(C31) 및 제 2 인버터(I32)를 통해 소정 시간 동안 지연되어, 제 5 NMOS 트랜지스터(N35)의 게이트에 입력된다. 따라서 제 5 NMOS 트랜지스터(N35)는 초기에 턴 온 상태로 유지되고, 상기 소정 시간 이 후, 제 2 인버터(I32)로부터 수신되는 지연된 인에이블 바 신호(ENb)에 응답하여 턴 오프된다. 또, 로우 상태로 인가되는 인에이블 바 신호(ENb)에 의해 제 1 PMOS 트랜지스터(P31)가 턴온되어 제 1 노드(Q31)는 하이 상태의 전위를 유지하게 된다. 초기에, 턴 온된 제 5 NMOS 트랜지스터(N35)에 의해, 제 2 노드(Q32)의 전위는 상기 소정 시간 동안 로우 상태로 유지되므로, 제 4 PMOS 트랜지스터(P34) 및 제 3 PMOS 트랜지스터(P33)가 턴온된다. 따라서, 전원 전압(Vcc)이 제 4 PMOS 트랜지스터(P34)를 통해 인가되어 제 3 노드(Q33)는 하이 상태를 유지하게 된다. 제 3 노드(Q33)의 전위는 제 2 및 제 3 NMOS 트랜지스터(N32 및 N33)로 이루어진 다이오드 체인에 의해 분배되어 소정의 전위를 유지하게 된다. 여기에서, 제 4 PMOS 트랜지스터(P34)와, 제 2 및 제 3 NMOS 트랜지스터(N32 및 N33)는 제 2 노드(Q32)의 전위에 따라 제 3 노드(Q33)의 전위를 조절하는 전압 분배 회로로서 동작한다.또한, 초기에, 제 2 노드(Q32)가 로우 상태로 유지되기 때문에, 제 2 및 제 3 PMOS 트랜지스터(P32 및 P33)가 턴 온된다. 그 결과, 제 2 및 제 3 PMOS 트랜지스터(P32 및 P33)로 이루어진 다이오드 체인을 통해 전원 전압(Vcc)이 제 2 노드(Q32)로 인가된다. 또, 제 2 노드(Q32)의 전위는 제 3 노드(Q33)의 전위에 의해 턴온된 제 1 NMOS 트랜지스터(N31)를 통해 분배되어 소정의 전위(즉, 제 3, 제 4, 및 제5 PMOS 트랜지스터(P33, P34, P35)를 턴 온시키는 전위)를 유지하게 된다. 여기에서, 제 2 및 제 3 PMOS 트랜지스터(P32 및 P33)와 제 1 NMOS 트랜지스터(N31)는 제 3 노드(Q33)의 전위에 따라 제 2 노드(Q32)의 전위를 조절하는 전압 분배 회로로서 동작한다.이렇게 제 2 노드(Q32)의 전위와 제 3 노드(Q33)가 전위가 서로 피드백되므로, 전원 전압(Vcc)의 상승에도 두 노드의 전위는 변화없이 안정화된다. 따라서 안정한 로우 상태를 유지하는 제 2 노드(Q32)의 전위에 의해 제 5 PMOS 트랜지스터(P35)가 턴온되어 전원 전압(Vcc)이 제 4 노드(Q34)로 인가된다. 또, 제 4 노드(Q34)의 전위는 제 4 NMOS 트랜지스터(N34)의 사이즈(즉, 저항)에 의해 분배되어, 기준 전압(Vref)으로서 출력된다. 여기에서, 제 5 PMOS 트랜지스터(P35)와 제 4 NMOS 트랜지스터(N34)는 제 2 노드(Q32)의 전위에 따라 기준 전압(Vref)을 조절하는 분배 회로로서 동작한다.
도 4는 본 발명에 따른 기준 전압 발생 회로의 전원 전압에 따른 각 노드의 전압 변화를 나타낸 그래프이다. 도시된 바와 같이 전원 전압(Vcc)이 증가할수록 제 2 노드(Q32)의 전위는 상승하게 되고, 제 3 노드(Q33)의 전위는 일정한 전위를 유지하게 된다.
도 5는 종래 및 본 발명에 따른 기준 전압 발생 회로에서 출력된 기준 전압의 그래프로서, 종래의 기준 전압 발생 회로에서 출력된 기준 전압은 전원 전압이 상승함에 따라 계속적으로 상승하지만, 본 발명에 따른 기준 전압 발생 회로에서 출력된 기준 전압은 전원 전압이 상승함에도 불구하고 일정한 전압에서 그 전위를 계속적으로 유지하게 된다.
상술한 바와 같이 본 발명에 의하면 전원 전압이 상승함에도 일정한 전위의 기준 전압을 출력함으로써 캠셀 센스 증폭기를 안정적으로 동작시켜 캠셀의 데이터 보존성을 향상시켜 소자의 오동작을 방지할 수 있다.
도 1은 일반적인 캠셀 센스 증폭기의 회로도.
도 2는 종래의 기준 전압 발생 회로의 회로도.
도 3은 본 발명에 따른 기준 전압 발생 회로의 회로도.
도 4는 본 발명에 따른 기준 전압 발생 회로의 전원 전압에 따른 각 노드의 전압 변화 그래프.
도 5는 종래 및 본 발명에 따른 기준 전압 발생 회로의 출력 전압을 비교한 그래프.

Claims (7)

  1. 인에이블 바 신호에 응답하여, 제 1 노드의 전위를 하이 또는 로우로 리셋시키는 리셋 회로와,
    상기 인에이블 바 신호에 따라 전원 전압을 공급하는 스위칭 회로와,
    제 2 노드의 전위에 따라 상기 전원 전압을 분배하여 상기 제 1 노드의 전위를 조절하는 제 1 전압 분배 회로와,
    상기 제 1 노드의 전위에 따라 상기 전원 전압을 분배하여 상기 제 2 노드의 전위를 조절하는 제 2 전압 분배 회로와,
    상기 제 2 노드의 전위에 따라 상기 전원 전압을 분배하여 기준 전압을 조절하는 제 3 전압 분배 회로를 포함하여 이루어진 것을 특징으로 하는 기준 전압 발생 회로.
  2. 제 1 항에 있어서, 상기 리셋 회로는 상기 인에이블 바 신호를 소정 시간 지연시키는 지연 회로와,
    상기 지연 수단을 통해 소정 시간 지연된 상기 인에이블 바 신호에 응답하여, 온 또는 오프되고, 온될 때, 상기 제1 노드의 전위를 로우로 리셋시키는 스위칭 회로를 포함하여 이루어진 것을 특징으로 하는 기준 전압 발생 회로.
  3. 제 2 항에 있어서, 상기 스위칭 회로는 상기 제 1 노드와 접지 단자 사이에 접속된 NMOS 트랜지스터인 것을 특징으로 하는 기준 전압 발생 회로.
  4. 제 1 항에 있어서, 상기 스위칭 회로는 PMOS 트랜지스터인 것을 특징으로 하는 기준 전압 발생 회로.
  5. 제 1 항에 있어서, 상기 제 1 전압 분배 회로는 상기 스위칭 회로와 상기 제 1 노드 사이에 직렬 접속된 제 1 및 제 2 PMOS 트랜지스터와,
    상기 제1 노드와 접지 단자 사이에 접속되어 상기 제 2 노드의 전위에 따라 구동되는 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 기준 전압 발생 회로.
  6. 제 1 항에 있어서, 상기 제 2 전압 분배 회로는 상기 스위칭 회로와 상기 제 2 노드 사이에 접속되어 상기 제 1 노드의 전위에 따라 구동되는 PMOS 트랜지스터와,
    상기 제 2 노드와 접지 단자 사이에 직렬 접속된 제 1 및 제 2 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 기준 전압 발생 회로.
  7. 제 1 항에 있어서, 상기 제 3 전압 분배 회로는 상기 스위칭 회로와 출력 단자 사이에 접속되어 상기 제 1 노드의 전위에 따라 구동되는 PMOS 트랜지스터와,
    상기 PMOS 트랜지스터와 접지 단자 사이에 접속되어 상기 출력 단자의 전위에 따라 구동되는 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 기준 전압 발생 회로.
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