KR20010060579A - 연상 메모리 셀 독출 회로 - Google Patents

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Abstract

본 발명은 연상 메모리(Content Addressable Memory; CAM) 셀 독출 회로에 관한 것으로, 파워 업 리셋 신호에 의해 발생된 신호를 근간으로 하는 클럭 신호에 따라 전압을 부스팅시켜 CAM 셀의 게이트에 전원 전압 이상의 고전압을 인가하여 낮은 전원 전압에서도 정상적으로 CAM 셀을 독출할 수 있는 CAM 셀 독출 회로가 제시된다.

Description

연상 메모리 셀 독출 회로{Read circuit for content addressable memory cell}
본 발명은 연상 메모리(Content Addressable Memory: 이하 CAM이라 함) 셀 독출 회로에 관한 것으로, 특히 파워 업 리셋 신호에 의해 발생된 신호를 근간으로 하는 클럭 신호에 따라 전압을 부스팅시켜 CAM 셀의 게이트에 전원 전압 이상의 고전압을 인가하여 낮은 전원 전압에서도 정상적으로 CAM 셀을 독출할 수 있는 CAM 셀 독출 회로에 관한 것이다.
플래쉬 메모리 소자는 메인 셀 어레이의 불량된 셀을 리페어하기 위해 또는 특정 섹터를 소정의 동작으로부터 보호하기 위해 CAM 셀에 리페어하기 위한 셀의 어드레스 또는 보호하고자 하는 섹터의 어드레스를 기억시킨다. 이러한 상태에서 플래쉬 메모리 소자를 구동시키기 위한 전원이 인가되면 CAM 셀을 독출하여 CAM 셀에 기억된 어드레스에 따라 메인 셀 어레이의 특정 셀을 리페어하거나 섹터를 보호하게 된다.
그런데, CAM 셀을 독출하기 위해서는 CAM 셀의 게이트에 특정 전압 이상의 전압을 인가하여야 하지만 저전압에서 구동하는 플래쉬 메모리 소자에서는 CAM 셀의 게이트에 적정 전압 이상을 인가하기 어려워 독출 동작을 제대로 실시할 수 없었다.
따라서, 본 발명은 저전압에서 구동되는 플래쉬 메모리 소자에서도 안정적으로 CAM 셀을 독출할 수 있는 CAM 셀 독출 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 플래쉬 메모리 소자를 인에이블시키기 위해 소자를 초기화시키기 위한 파워 업 리셋 회로와, 상기 파워 업 리셋 회로의 출력 신호에 따라 소정의 펄스를 발생시키기 위한 펄스 발생기와, 상기 펄스 발생기로부터 발생된 펄스에 따라 소정의 클럭 신호를 발생시키기 위한 클럭 발생기와, 상기 클럭 발생기에서 발생된 소정의 클럭 신호에 따라 전원 전압보다 높은 부스팅 전압을 발생시켜 CAM 셀의 게이트 단자에 입력시키기 위한 부스팅 회로와, 상기 CAM 셀의 상태를 센싱하기 위한 센싱 회로를 포함하여 이루어진 것을 특징으로 한다.
도 1은 본 발명에 따른 연상 셀 독출 회로의 블럭도.
도 2는 본 발명에 따른 부스팅 회로도.
도 3은 본 발명에 따른 부스팅 회로의 동작 타이밍도.
도 4는 연상 메모리 셀 센싱 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 파워 업 리셋 회로 12 : 펄스 발생기
13 : 클럭 발생기 14 : 부스팅 회로
15 : CAM 셀 센싱 회로
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 리던던시 셀 독출 회로의 블럭도이다.
CAM 셀의 독출 동작은 플래쉬 메모리 소자를 구동시키기 위한 전원이 인가될 때 실시된다. 따라서, CAM 셀 독출 회로는 파워 업 리셋 회로(11)의 출력 신호를 근원으로 동작한다. 파워 업 리셋 회로(11)의 출력 신호는 펄스 발생기(12)로 입력되고, 펄스 발생기(12)는 이를 이용하여 소정의 펄스를 발생시킨다. 펄스 발생기(12)에서 발생된 펄스는 클럭 발생기(13)로 입력되고, 클럭 발생기(13)는 이를 이용하여 소정의 클럭을 발생시킨다. 클럭 발생기(13)에서 발생된 클럭은 부스팅 회로(14)에 입력되고, 부스팅 회로(14)는 이를 이용하여 부스팅 전압을 생성하여 CAM 셀 센싱 회로(15)의 CAM 셀의 게이트 단자에 공급한다.
도 2는 부스팅 회로를 도시한 회로도로서, 다음과 같이 구성된다.
전원 단자와 제 1 노드(Q11) 사이에 접속된 제 1 PMOS 트랜지스터(P11)는 제 4 노드(Q14)의 전위에 따라 구동된다. 제 4 노드(Q14)와 접지 단자(Vss) 사이에 접속된 제 1 NMOS 트랜지스터(N11) 및 제 4 노드(Q14)와 제 2 노드(Q12) 사이에 접속된 제 2 PMOS 트랜지스터(P12) 각각은 제 1 클럭 신호(CLK1)에 따라 구동된다. 제 2 클럭 신호 입력 단자 및 제 2 노드(Q12) 사이에는 캐패시터(C11)가 접속되는데, 소오스 및 드레인 단자는 제 2 클럭 신호 입력 단자와 접속되고, 게이트 단자는 제 2 노드(Q12)와 접속된다. 제 2 노드(Q12)와 제 3 노드(Q13) 사이에 접속된 제 3 PMOS 트랜지스터(P13)는 제 3 클럭 신호(CLK3)에 따라 구동된다. 제 3 노드(Q13)와 접지 단자(Vss) 사이에 접속된 제 2 NMOS 트랜지스터(N12)는 제 3 클럭 신호(CLK3)에 따라 구동된다. 여기서, 제 1, 제 2 및 제 3 PMOS 트랜지스터(P11, P12 및 P13) 각각의 웰은 제 2 노드(Q12)와 접속된다.
상기와 같이 구성되는 본 발명에 따른 부스팅 회로의 구동 방법을 동작 타이밍도인 도 3을 이용하여 설명하면 다음과 같다.
T1 구간에서, 제 1 및 제 3 클럭 신호(CLK1 및 CLK3)는 각각 하이 상태로 인가되고, 제 2 클럭 신호(CLK2)는 로우 상태로 인가된다. 하이 상태의 제 1 클럭 신호(CLK1)가 제 1 노드(Q11)로 인가되어 제 1 NMOS 트랜지스터(N11)를 턴온시키고, 제 2 PMOS 트랜지스터(P12)를 턴오프시킨다. 턴온된 제 1 NMOS 트랜지스터(N11)를 통해 제 4 노드(Q14)의 전하가 접지 단자로 패스되어 제 4 노드(Q14)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 4 노드(Q14)의 전위에 의해 제 1 PMOS 트랜지스터(P11)가 턴온되고, 이를 통해 전원 전압(Vcc)이 제 2 노드(Q12)로 공급되어 제 2 노드(Q12)는 전원 전압(Vcc)의 전위를 유지하게 된다. 제 2 노드(Q12)에 공급된 전원 전압(Vcc)은 제 2 클럭 신호(CLK2)가 로우 상태를 유지하고 있으므로 캐패시터(C11)에 차징된다. 한편, 제 3 클럭 신호(CLK3)는 하이 상태로 인가되므로 제 3 PMOS 트랜지스터(P13)를 턴오프시키고, 제 2 NMOS 트랜지스터(N12)를 턴온시킨다. 따라서, 제 3 노드(Q13)의 전위는 로우 상태로 된다. 제 3 노드(Q13)의 전위는 CAM 셀의 게이트 단자로 공급되는 전압이다.
T2 구간에서, 제 1 클럭 신호(CLK1)는 하이 상태로 인가되고, 제 2 및 제 3 클럭 신호(CLK2 및 CLK3) 각각은 로우 상태로 인가된다. 제 1 클럭 신호(CLK1)가 계속적으로 하이 상태로 인가되므로 전원 전압(Vcc)이 제 2 노드(Q12)로 공급된다. 한편, 제 2 클럭 신호(CLK2)는 로우 상태로 인가되므로 캐패시터(C11)의 차징 동작을 계속한다. 로우 상태로 인가되는 제 3 클럭 신호(CLK3)에 의해 제 2 NMOS 트랜지스터(N13)는 턴오프되고, 제 3 PMOS 트랜지스터(P13)는 턴온된다. 따라서, 전원 전압(Vcc)의 전위를 유지하는 제 2 노드(Q12)의 전위가 제 3 노드(Q13)으로 전달되어 CAM 셀의 게이트 단자로 공급된다. 이때, 캐패시터(C11)에 차징된 전하에 의해 제 2 노드(Q12)는 전원 전압(Vcc)의 전위를 계속적으로 유지한다.
T3 구간에서, 제 1 및 제 3 클럭 신호(CLK1 및 CLK3)는 각각 로우 상태로 인가되고, 제 2 클럭 신호(CLK2)는 하이 상태로 인가된다. 로우 상태로 인가되는 제 1 클럭 신호(CLK1)에 의해 제 1 NMOS 트랜지스터(N11)는 턴오프되고, 제 2 PMOS 트랜지스터(P12)는 턴온된다. 따라서, 턴온된 제 2 PMOS 트랜지스터(P12)를 통해 상대적으로 고전위를 유지하는 제 2 노드(Q12)의 전위가 제 1 노드(Q11)로 이동하게 된다. 이때, 제 2 클럭 신호(CLK2)는 하이 상태로 인가되므로, 캐패시터(C11)에 차징된 전하를 방출하여 제 2 노드(Q12)의 전위를 2Vcc 정도로 만든다. 이 상태에서 제 3 클럭 신호(CLK3)가 로우 상태로 인가되어 제 3 PMOS 트랜지스터(P13)를 턴온시키고, 제 2 NMOS 트랜지스터(N12)를 턴오프시켜 2Vcc의 전위를 제 3 노드(Q13)로 공급한다. 2Vcc를 유지하는 제 3 노드(Q13)의 전위는 CAM 셀의 게이트 단자로 공급된다.
상기와 같은 동작에 의해 2Vcc 정도의 고전압이 CAM 셀의 게이트 단자로 인가되는데, 각 시간에 따른 각 노드의 전위를 [표 1]에 나타내었다.
T1 T2 T3
제 1 노드 GND GND 2Vcc
제 2 노드 Vcc Vcc 2Vcc
제 3 노드 GND Vcc 2Vcc
도 4는 CAM 셀 센싱 회로도로서, 다음과 같이 구성된다.
전원 단자와 제 1 노드(Q21) 사이에 게이트 단자에 접지 전위가 인가되어 항상 턴온 상태를 유지하는 제 1 PMOS 트랜지스터(P21)가 접속된다. 제 1 노드(Q21)와 출력 단자(REDA) 사이에 버퍼 역할을 하는 제 1 및 제 2 인버터(I21 및 I22)가 접속된다. 제 1 노드(Q21)와 CAM 셀(M21)의 드레인 단자 사이에 센싱 회로를 구동시키기 위한 신호(LVCC_RST)에 따라 구동되는 제 1 NMOS 트랜지스터(N21)가 접속된다. 또한, 드레인 전원 단자(VPPD)와 CAM 셀(M21)의 드레인 단자 사이에 프로그램 신호(CWRITE)에 따라 구동되는 제 2 NMOS 트랜지스터(N22)가 접속된다. CAM 셀(M21)은 게이트 단자에 부스팅된 전압(WL)이 인가되고, 소오스 단자에 소오스 전압(RVSSA)이 인가된다.
상기와 같이 구성되는 CAM 셀 센싱 회로의 독출 동작을 수행할 때의 구동 방법을 설명하면 다음과 같다. CAM 셀의 독출 동작을 수행하기 위해서는 CAM 셀 센싱 회로 구동 신호(LVCC_RST)가 하이 상태로 인가되고, 프로그램 신호(CWRITE)가 로우 상태로 인가되며, CAM 셀의 소오스 전압(RVSSA)은 로우 상태로 인가된다.
접지 전원(Vss)이 인가되어 항상 턴온 상태를 유지하는 제 1 PMOS 트랜지스터(P21)를 통해 전원 전압(Vcc)이 인가된다. 센싱 회로 구동 신호(LVCC_RST)가 하이 상태로 인가되어 제 1 NMOS 트랜지스터(N21)를 턴온시킨다. CAM 셀(M21)의 게이트 단자에 부스팅 전압(WL)이 인가되어 CAM 셀(M21)의 상태에 따라 안정적으로 제 1 노드(Q21)의 전위가 결정된다. 즉, CAM 셀(M21)이 프로그램 상태이면 셀 전류가 적게 흘러 제 1 노드(Q21)의 전위는 하이 상태로 되고, CAM 셀(M21)이 소거된 상태이면 셀 전류가 많이 흘러 제 1 노드(Q21)의 전위는 로우 상태로 된다. 이러한 상태로 결정된 제 1 노드(Q21)의 전위는 제 1 및 제 2 인버터(I21 및 I22)를 통해 출력된다.
상술한 바와 같이 본 발명에 의하면 CAM 셀의 게이트 단자에 전원 전압 이상의 부스팅 전압을 인가하여 CAM 셀의 독출 마진을 충분히 확보할 수 있어 저전압으로 구동되는 소자에서 안정적으로 CAM 셀의 데이터를 독출할 수 있다.

Claims (8)

  1. 플래쉬 메모리 소자를 인에이블시키기 위해 소자를 초기화시키기 위한 파워 업 리셋 회로와,
    상기 파워 업 리셋 회로의 출력 신호에 따라 소정의 펄스를 발생시키기 위한 펄스 발생기와,
    상기 펄스 발생기로부터 발생된 펄스에 따라 소정의 클럭 신호를 발생시키기 위한 클럭 발생기와,
    상기 클럭 발생기에서 발생된 소정의 클럭 신호에 따라 전원 전압보다 높은 부스팅 전압을 발생시켜 CAM 셀의 게이트 단자에 입력시키기 위한 부스팅 회로와,
    상기 CAM 셀의 상태를 센싱하기 위한 센싱 회로를 포함하여 이루어진 것을 특징으로 하는 연상 메모리 셀 독출 회로.
  2. 제 1 항에 있어서, 상기 부스팅 회로는 제 1 클럭 신호에 따라 제 1 노드의 전위를 조절하기 위한 제 1 스위칭 수단과,
    상기 제 1 노드의 전위에 따라 제 2 노드에 전원 전압을 공급하기 위한 제 2 스위칭 수단과,
    상기 제 2 노드에 공급된 전원 전압을 차징하고, 제 2 클럭 신호에 따라 상기 제 2 노드의 전위를 소정 전압 이상으로 상승시키기 위한 전하 저장 수단과,
    제 3 클럭 신호에 따라 출력 노드의 전위를 초기화시키기 위한 제 3 스위칭 수단과,
    상기 제 3 클럭 신호에 따라 상기 제 2 노드의 전위를 출력 노드로 공급하기 위한 제 4 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 연상 메모리 셀 독출 회로.
  3. 제 2 항에 있어서, 상기 제 1 클럭 신호에 따라 상기 전원 전압을 소정 전위 강하시켜 상기 제 2 노드로 공급하기 위한 다이오드를 더 포함하는 것을 특징으로 하는 연상 메모리 셀 독출 회로.
  4. 제 2 항에 있어서, 상기 제 1 스위칭 수단은 상기 제 1 노드와 접지 단자 사이에 접속된 NMOS 트랜지스터인 것을 특징으로 하는 연상 메모리 셀 독출 회로.
  5. 제 2 항에 있어서, 상기 제 2 스위칭 수단은 전원 단자와 상기 제 2 노드 사이에 접속된 PMOS 트랜지스터인 것을 특징으로 하는 연상 메모리 셀 독출 회로.
  6. 제 2 항에 있어서, 상기 전하 저장 수단은 게이트 단자가 상기 제 2 노드에 접속되고, 소오스 및 드레인 단자가 상기 제 2 클럭 신호 입력 단자에 접속된 캐패시터인 것을 특징으로 하는 연상 메모리 셀 독출 회로.
  7. 제 2 항에 있어서, 상기 제 3 스위칭 수단은 상기 출력 단자와 상기 접지 단자 사이에 접속된 NMOS 트랜지스터인 것을 특징으로 하는 연상 메모리 셀 독출 회로.
  8. 제 2 항에 있어서, 상기 제 3 스위칭 수단은 상기 제 2 노드 및 상기 출력 노드 사이에 접속된 PMOS 트랜지스터인 것을 특징으로 하는 연상 메모리 셀 독출 회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100519537B1 (ko) * 2000-12-27 2005-10-05 주식회사 하이닉스반도체 기준 전압 발생 회로
KR100685617B1 (ko) * 2001-06-29 2007-02-22 주식회사 하이닉스반도체 플래쉬 메모리 소자의 코드 저장 메모리 셀 독출 회로
KR101066738B1 (ko) * 2009-12-21 2011-09-21 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 동작 방법

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