KR20010073605A - 반도체 메모리 장치의 고전압 방전회로 - Google Patents

반도체 메모리 장치의 고전압 방전회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 고전압 방전회로를 공개한다. 그 회로는 어드레스에 응답하여 워드 라인 선택신호들을 발생하기 위한 워드 라인 선택 신호 발생부, 워드 라인 선택신호들 각각에 응답하여 워드 라인 전압 인가 라인의 전압을 구동하기 위한 워드 라인 구동부, 제1상태의 게이트 전압에 응답하여 워드 라인 전압 인가 라인으로 전원전압을 출력하고 제2상태의 게이트 전압에 응답하여 워드 라인 전압 인가 라인으로 고전압을 출력하기 위한 워드 라인 전압 발생부, 소거 명령 수행시에 제2상태의 게이트 전압을 발생하고, 소거 명령이 종료되고 고전압 레벨 강하 검출신호가 발생되면 제1상태의 게이트 전압을 발생하기 위한 고전압 스위칭부, 및 소거 명령 수행시에 방전 동작을 종료하고 소거 명령이 수행되면 워드 라인 전압 인가 라인의 고전압을 방전하여 소정 레벨로 방전되면 고전압 레벨 강하 검출신호를 발생하고 방전 동작을 종료하기 위한 고전압 레벨 강하 검출 및 방전 부로 구성되어 있다. 따라서, 워드 라인 전압 인가 라인의 캐패시턴스를 고려하지 않고 회로를 설계할 수 있다. 또한, 고전압 스위칭 회로의 지연회로가 제거됨으로써 레이아웃 면적을 줄일 수 있다.

Description

반도체 메모리 장치의 고전압 방전회로{High voltage discharge circuit of a semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀에 쓰기 및 소거 동작을 수행한 후 워드 라인의 고전압을 방전시키는 반도체 메모리 장치의 고전압 방전회로에 관한 것이다.
불휘발성 반도체 메모리 장치는 메모리 셀이 플로팅 게이트 메모리 셀로 구성된다. 그런데, 이 플로팅 게이트 메모리 셀에 데이터를 쓰거나, 소거시에 이 트랜지스터의 게이트에 연결된 워드 라인으로 고전압이 인가된다. 그리고, 라이트,또는 소거 동작이 완료된 후에는 워드 라인의 고전압을 방전하기 위한 고전압 방전 동작이 필요하다.
고전압 방전 동작시에 중요한 점은 고전압 방전 시 내부 소자에 고전류를 발생시키고 이로 인해서 발생될 수 있는 핫 캐리어(hot carrier)는 스냅 백(snap back) 및 래치 업(latch up)을 유발시킬 수 있기 때문에 고전압을 방전시킬 때는 방전 전류를 제한하여야 한다.
도1은 종래의 반도체 메모리 장치의 고전압 방전 방법을 설명하기 위한 구성을 나타내는 것으로, 메모리 셀 어레이(10), 로우 디코더(12), 워드 라인 드라이버(14), 고전압 스위칭 회로(16), 고전압 조절회로(18), 승압 회로(20), 고전압 방전회로(22), 및 워드 라인 전압 발생회로(24)로 구성되어 있다.
워드 라인 드라이버(14)는 로우 디코더(12)의 출력신호들(DR1, ..., DRn) 각각에 응답하여 워드 라인 전압(Vwl)을 구동하여 워드 라인 선택신호들(WL1, ..., WLn)을 각각 발생하기 위한 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)로 구성되어 있다. 워드 라인 전압 발생회로(24)는 NOR게이트(NOR1)와 PMOS트랜지스터들(P2, P3), 및 NMOS트랜지스터(N2)로 구성되어 있다. 고전압 방전회로(22)는 NMOS트랜지스터들(N3, N4)로 구성되어 있다.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
승압회로(20)는 전원전압(VCC)을 승압한다. 고전압 조절회로(18)는 승압된 전압을 입력하여 고전압(Vhv) 및 (Ve)을 발생한다. 고전압 스위칭회로(16)는 소거 명령(E)이 종료된 후 소정 시간 후에 "로우"레벨의 게이트 신호(Vg)를 발생한다.워드 라인 전압 발생회로(24)는 스탠바이(ST) 또는 소거 명령(E)이 인가되면 PMOS트랜지스터(P3)가 온된다. PMOS트랜지스터(P2)는 스탠바이 또는 리드 명령이 인가될 때 및 소거 명령이 종료된 후에 "로우"레벨의 게이트 전압(Vg)에 응답하여 온되고, NMOS트랜지스터(N2)는 소거 명령(E)이 인가될 때 고전압의 게이트 전압(Vg)에 응답하여 온된다. 고전압 방전회로(22)는 소거 명령(E)이 종료되면 NMOS트랜지스터(N4)가 온되어 고전압을 방전하게 된다.
즉, 쓰기 및 소거 동작 수행시에는 고전압 스위칭 회로(16)로부터 출력되는 게이트 신호(Vg)가 고전압(Vhv)으로 되어 NMOS트랜지스터(N2)가 온된다. 그리고, 고전압 방전 회로(22)의 NMOS트랜지스터(N4)는 오프된다. 따라서, 고전압 조절회로(18)로부터 출력되는 고전압(Ve)이 NMOS트랜지스터(N2)를 통하여 워드 라인 전압(Vwl)으로 출력된다. 그리고, 쓰기 또는 소거 동작이 완료되면 고전압 방전 회로(22)의 NMOS트랜지스터(N4)가 온되어 고전압인 워드 라인 전압(Vwl)이 NMOS트랜지스터(N2)를 통하여 방전된다. 소거 소정 시간 후에 고전압 스위칭 회로(16)로부터 출력되는 게이트 신호(Vg)가 "로우"레벨로 되면 PMOS트랜지스터(P2)가 온되어 워드 라인 전압(Vwl)으로 전원전압이 인가된다.
도1에 나타낸 종래의 반도체 메모리 장치의 고전압 방전 방법은 쓰기 및 소거 명령이 종료되면 워드 라인에 충전된 고전압이 고전압 방전회로를 통하여 서서히 방전되게 된다. 즉, 소거 명령(E)이 종료된 후에 게이트 전압(Vg)이 고전압에서 0V로 갑작스럽게 변화되면 워드 라인에 충전된 고전압이 PMOS트랜지스터(P2)를 통하여 고전류를 발생시키고 이로 인해 발생된 핫 캐리어(hot carrier)는 스냅 백 및래치 업을 유발시킬 수 있기 때문에 이를 제거하기 위하여 고전압 방전회로에 의해서 방전 전류를 제한하면서 서서히 방전하였다.
도2는 도1에 나타낸 고전압 스위칭 회로의 실시예의 회로도로서, 지연회로(30), 인버터(I2), PMOS트랜지스터들(P4, P5), 및 NMOS트랜지스터들(N5, N6, N7, N8)로 구성되어 있다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
지연회로(30)는 하강 신호 단방향 지연회로로서, 소거 명령(E)이 종료되면 소거 명령을 수백 ns지연하여 OV의 게이트 전압(Vg)을 발생한다. 따라서, 소거 명령 종료 후에 게이트 신호(Vg)가 고전압이므로 NMOS트랜지스터(N2)를 통하여 워드 라인 전압(Vwl)을 방전하게 된다. 그리고, 수백 ns지연 후에 OV의 게이트 전압(Vg)이 발생되면 PMOS트랜지스터(P2)가 온되어 워드 라인 전압(Vwl)을 전원전압 레벨로 하게 된다.
그런데, 종래의 반도체 메모리 장치의 고전압 스위칭 회로는 지연회로(30)의 지연 시간을 워드 라인 전압(Vwl) 인가 라인에 걸리는 캐패시턴스에 따라 다르게 조절해야 한다. 즉, 워드 라인에 연결되는 메모리 셀의 수가 증가하여 캐패시턴스가 증가하게 되면 지연 시간을 길게 해주어야 한다. 또한, 설계시의 캐패시턴스 값과 실제의 캐패시턴스 값이 다를 경우에는 오동작할 우려도 있다. 반도체 메모리 장치 설계자의 입장에서 지연회로의 지연 시간을 정확하게 맞추는 것이 쉽지 않다.
또한, 상술한 바와 같은 수백 ns의 지연 시간을 가지는 지연회로(30)는 레이아웃 면적을 많이 차지하게 된다.
본 발명의 목적은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 워드 라인 전압 인가 라인의 캐패시턴스와 상관없이 설계할 수 있는 반도체 메모리 장치의 고전압 방전회로를 제공하는데 있다.
본 발명의 다른 목적은 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치의 고전압 방전회로를 제공하는데 있다.
상기 목적과 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 고전압 방전회로는 어드레스에 응답하여 워드 라인 선택신호들을 발생하기 위한 워드 라인 선택 신호 발생수단, 상기 워드 라인 선택신호들 각각에 응답하여 워드 라인 전압 인가 라인의 전압을 구동하기 위한 워드 라인 구동수단, 제1상태의 게이트 전압에 응답하여 상기 워드 라인 전압 인가 라인으로 전원전압을 출력하고 제2상태의 게이트 전압에 응답하여 상기 워드 라인 전압 인가 라인으로 고전압을 출력하기 위한 워드 라인 전압 발생수단, 소거 명령 수행시에 상기 제2상태의 게이트 전압을 발생하고, 상기 소거 명령이 종료되고 고전압 레벨 강하 검출신호가 발생되면 상기 제1상태의 게이트 전압을 발생하기 위한 고전압 스위칭 수단, 및 소거 명령 수행시에 방전 동작을 종료하고 상기 소거 명령이 수행되면 상기 워드 라인 전압 인가 라인의 고전압을 방전하여 소정 레벨로 방전되면 상기 고전압 레벨 강하 검출신호를 발생하고 상기 방전 동작을 종료하기 위한 고전압 레벨 강하 검출 및 방전 수단을 구비한 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 고전압 방전 방법을 설명하기 위한 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 고전압 스위칭 회로의 실시예의 회로도이다.
도3은 본 발명의 반도체 메모리 장치의 고전압 방전 방법을 설명하기 위한 구성을 나타내는 블록도이다.
도4는 도3에 나타낸 고전압 스위칭 회로의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 고전압 방전회로를 설명하면 다음과 같다.
도3은 본 발명의 불휘발성 반도체 메모리 장치의 고전압 방전 방법을 설명하기 위한 구성을 나타내는 것으로, 도1에 나타낸 구성의 고전압 스위칭 회로(16)를 고전압 스위칭 회로(60)로 대체하고, 고전압 방전 회로(22)를 고전압 방전 및 검출 회로(50)로 대체하여 구성되어 있다.
도3에 나타낸 고전압 방전 회로(50)는 고전압(Ve)과 접지전압사이에 직렬 연결된 n개의 NMOS다이오드들(MN1, ..., MNn)과 NMOS트랜지스터(N9), NMOS트랜지스터(N9)와 병렬 연결된 NMOS트랜지스터(N10), NMOS트랜지스터들(N9, N10)의 공통점으로부터의 신호를 반전하고 지연하기 위한 인버터들(I3, I4, I5), 및 인버터(I5)의 출력신호와 소거 명령(E)을 비논리합하기 위한 NOR게이트(NOR2)로 구성되어 있다.
도3에 나타낸 장치의 고전압 방전 동작을 설명하면 다음과 같다.
승압회로(20)는 전원전압(VCC)을 승압한다. 고전압 조절회로(18)는 승압된 전압을 입력하여 고전압(Vhv) 및 (Ve)을 발생한다. 고전압 스위칭회로(60)는 "하이"레벨의 소거 명령(E) 또는 고전압 검출신호(HD)가 인가되면 고전압(Vhv)을 게이트 전압(Vg)으로 발생하고, 소거 종료 후에 소거 명령(E) 및 고전압 검출신호(HD)가 발생되면 "로우"레벨이면 "로우"레벨의 게이트 전압(Vg)을 발생한다. 워드 라인 전압 발생회로(24)는 스탠바이(ST) 또는 소거 명령(E)이 인가되면 PMOS트랜지스터(P3)가 온되고, PMOS트랜지스터(P2)는 게이트 전압(Vg)이고전압(Vhv)이면 온되어 고전압(Ve)을 워드 라인 전압(Vwl)으로 출력하고, NMOS트랜지스터(N2)는 게이트 전압(Vg)이 "하이"레벨이면 온되어 고전압(Vhv)을 워드 라인 전압(Vwl)으로 출력한다. 고전압 방전 및 레벨 강하 검출회로(50)는 소거 명령(E)이 인가되면 NOR게이트(NOR2)의 출력신호가 "로우"레벨이 되고 고전압(Ve)에 의하여 고전압 검출신호(HD)가 "하이"레벨이 되어 방전 동작을 수행하지 않게 된다. 그리고, 소거 명령(E)이 종료되면 NOR게이트(NOR2)의 출력신호가 "하이"레벨이 되어 NMOS트랜지스터(N9)가 온됨으로써 고전압(Ve)이 NMOS트랜지스터들(MN1, ..., MNn)을 통하여 방전된다. 방전 동작이 수행되어 NMOS트랜지스터(N9)의 드레인 전압이 인버터(I3)가 감지할 수 있는 레벨로 충분히 낮아지게 되면 인버터(I3)가 "하이"레벨의 신호를 발생하고, 인버터(I4)는 "로우"레벨의 고전압 레벨 강하 검출신호(HD)를 발생한다. 그리고, 인버터(I5)는 "하이"레벨의 신호를 발생한다. 인버터(I3)가 "하이"레벨의 신호를 출력하게 되면 NMOS트랜지스터(N10)가 온되어 인버터(I3)의 출력신호를 "하이"레벨로 유지하고, NMOS트랜지스터(N9)의 드레인 전압을 0V로 고정시키게 된다. 소거 명령이 종료된 후, 고전압 레벨 강하 검출신호(HD)가 "로우"레벨이 되면 고전압 스위칭 회로(60)는 "로우"레벨의 게이트 전압(Vg)을 발생한다. 그러면, 워드 라인 전압 발생회로(24)의 NMOS트랜지스터(N2)가 오프되어 고전압 방전 동작이 종료된다. NOR게이트(NOR2)는 "하이"레벨의 인버터(I5)의 출력신호에 응답하여 "로우"레벨의 신호를 발생하고, NMOS트랜지스터(N9)를 오프한다. 고전압 방전 동작에 의해서 전압(Ve)은 NMOS트랜지스터들(MN1, ..., MNn)에 의한 문턱전압(nVt) 레벨까지 방전된다.
따라서, 본 발명의 반도체 메모리 장치의 고전압 방전회로는 소거 명령이 종료되면 고전압 방전 및 검출회로에 의해서 고전압 방전 동작을 수행하고, 고전압 레벨이 NMOS트랜지스터들(MN1, ..., MNn)에 의한 문턱전압 레벨까지 강하하면 이를 검출하여 "로우"레벨의 고전압 레벨 강하 검출신호(HD)를 발생한다. 고전압 레벨 강하 검출신호(HD)가 발생되면 고전압 방전 동작이 종료된다.
도4는 도3에 나타낸 고전압 스위칭 회로의 실시예의 회로도로서, 도2에 나타낸 고전압 스위칭 회로의 PMOS트랜지스터들(P4, P5) 및 NMOS트랜지스터들(N5, N6, N7, N8)의 구성에 NOR게이트(NOR3)와 인버터(I6)를 구비하여 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
"하이"레벨의 인버터(I6)의 출력신호에 응답하여 NMOS트랜지스터(N7)가 온되어 PMOS트랜지스터(P5)를 온함으로써 고전압(Vhv)이 게이트 전압(Vg)으로 인가된다. 그리고, 소거 종료 후 소거 명령(E) 및 고전압 레벨 강하 검출신호(HD)가 "로우"레벨이면 "하이"레벨의 NOR게이트(NOR3)의 출력신호에 응답하여 NMOS트랜지스터(N8)가 온되어 "로우"레벨의 게이트 전압(Vg)을 발생한다.
소거 동작 수행시에는 고전압 스위칭 회로(60)로부터 출력되는 게이트 전압(Vg)이 고전압(Vhv)으로 되어 NMOS트랜지스터(N2)가 온된다. 그리고, 소거 동작이 종료되고, 고전압 레벨 강하 검출신호(HD)가 "로우"레벨이 되면 "로우"레벨의 게이트 전압(Vg)이 발생된다. 그래서, PMOS트랜지스터(P2)가 온되어 전원전압이 워드 라인 전압(Vwl)으로 출력된다.
본 발명의 반도체 메모리 장치의 고전압 방전회로는 설계자가 워드 라인 전압(Vwl) 인가 라인에 걸리는 캐패시턴스의 값에 따라 고전압 스위칭 회로의 지연 시간을 조절할 필요가 없다. 따라서, 지연 회로를 제거함에 의해서 레이아웃 면적을 줄일 수 있으며, 워드 라인 전압(Vwl) 인가 라인에 걸리는 캐패시턴스의 값에 무관하게 회로를 구성할 수 있다.
또한, 본 발명의 반도체 메모리 장치의 고전압 레벨 강하 검출 및 방전회로의 NMOS트랜지스터들(MN1, ..., MNn)의 개수를 조절함에 의해서 방전 후의 고전압(Ve)의 레벨이 최소 전원전압 레벨이 되도록 설계하면 워드 라인 전압(Vwl)의 레벨의 전원전압에서 NMOS트랜지스터의 문턱전압(Vth)을 뺀 값이하로 떨어지는 것을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치의 고전압 방전회로는 워드 라인 전압 인가 라인의 캐패시턴스를 고려하지 않고 회로를 설계할 수 있다.
또한, 고전압 스위칭 회로의 지연회로가 제거됨으로써 레이아웃 면적을 줄일 수 있다.

Claims (3)

  1. 어드레스에 응답하여 워드 라인 선택신호들을 발생하기 위한 워드 라인 선택 신호 발생수단;
    상기 워드 라인 선택신호들 각각에 응답하여 워드 라인 전압 인가 라인의 전압을 구동하기 위한 워드 라인 구동수단;
    제1상태의 게이트 전압에 응답하여 상기 워드 라인 전압 인가 라인으로 전원전압을 출력하고 제2상태의 게이트 전압에 응답하여 상기 워드 라인 전압 인가 라인으로 고전압을 출력하기 위한 워드 라인 전압 발생수단;
    소거 명령 수행시에 상기 제2상태의 게이트 전압을 발생하고, 상기 소거 명령이 종료되고 고전압 레벨 강하 검출신호가 발생되면 상기 제1상태의 게이트 전압을 발생하기 위한 고전압 스위칭 수단; 및
    소거 명령 수행시에 방전 동작을 종료하고 상기 소거 명령이 수행되면 상기 워드 라인 전압 인가 라인의 고전압을 방전하여 소정 레벨로 방전되면 상기 고전압 레벨 강하 검출신호를 발생하고 상기 방전 동작을 종료하기 위한 고전압 레벨 강하 검출 및 방전 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 고전압 방전회로.
  2. 제1항에 있어서, 상기 고전압 스위칭 수단은
    상기 소거 명령과 상기 고전압 레벨 강하 검출신호를 비논리합하기 위한 제1비논리합 수단;
    상기 제1비논리합 수단의 출력신호를 반전하기 위한 제1인버터;
    전원전압과 접지전압사이에 직렬 연결되고 각각의 게이트로 상기 게이트 전압, 전원전압, 및 상기 제1비논리합 수단의 출력신호가 각각 인가되는 제1PMOS트랜지스터, 제1, 2NMOS트랜지스터들; 및
    상기 전원전압과 접지전압사이에 직렬 연결되고 각각의 게이트로 상기 제1NMOS트랜지스터의 드레인 전압, 전원전압, 및 상기 제1인버터의 출력신호가 각각 인가되는 제2PMOS트랜지스터, 제3, 4NMOS트랜지스터들을 구비한 것을 특징으로 하는 반도체 메모리 장치의 고전압 방전회로.
  3. 제1항에 있어서, 상기 고전압 레벨 강하 검출 및 방전 수단은
    상기 워드 라인 전압 발생수단으로부터 출력되는 고전압과 접지전압사이에 직렬 연결된 소정 개수의 직렬 연결된 다이오드들과 제5NMOS트랜지스터;
    상기 제5NMOS트랜지스터에 병렬 연결된 제6NMOS트랜지스터;
    상기 제6NMOS트랜지스터들의 드레인으로부터의 신호를 반전하여 상기 제6NMOS트랜지스터의 게이트로 인가하기 위한 제2인버터;
    상기 제2인버터의 출력신호를 반전하여 상기 고전압 레벨 강하 검출신호를 발생하기 위한 제3인버터;
    상기 제3인버터의 출력신호를 반전하기 위한 제4인버터; 및
    상기 소거 명령과 상기 제4인버터의 출력신호를 비논리합하여 상기 제5NMOS트랜지스터의 게이트로 인가하기 위한 제2비논리합 수단을 구비한 것을 반도체 메모리 장치의 고전압 방전회로.
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KR20210018367A (ko) 2021-01-26 2021-02-17 김용원 전동 오토바이에 설치한 모터가 장착된 항공기 공기추진기와 장착한 프로퓰러(Propullor)로 구성한 오토에어크라프트(Autoaircraft)
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KR20210072739A (ko) 2021-05-27 2021-06-17 김용원 의료용 전동보드
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KR20220056159A (ko) 2022-04-04 2022-05-04 김용원 물탱크 내의 스팀집 슈퍼히터에 전력공급한 스팀공급으로 스팀터빈을 구동하는 것과 슈퍼히터로 스팀을 공급하는 스팀청소기에 발전기들을 설치하는 것과 공기터빈의 흡입구들의 공기필터들 설치와 펠티에소자를 이용한 냉온 공기배출과 얼음제조기 시스템
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Cited By (25)

* Cited by examiner, † Cited by third party
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