JPH11260083A

JPH11260083A - 電子メモリデバイス用行復号回路および行復号段階を制御する方法

Info

Publication number: JPH11260083A
Application number: JP37435898A
Authority: JP
Inventors: Rino Micheloni; リノ・ミケローニ; Giovanni Campardo; ジョヴァンニ・カンパルド; Donato Ferrario; ドナート・フェッラリオ; Stefano Ghezzi; ステファノ・ゲッツィ
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1997-12-31
Filing date: 1998-12-28
Publication date: 1999-09-24
Also published as: EP0928003B1; US6069837A; EP0928003A2; EP0928003A3

Abstract

(57)【要約】【課題】電子メモリセルデバイス、特に低供給電圧の
用途における行復号回路を得る。【解決手段】上記行復号回路は、読み取られるメモリ
セルを含むメモリ列に印加される読み取り電圧を少なく
とも１個のブーストコンデンサを介してブーストするよ
うに適応される。当該回路は、第１供給電圧基準と第２
大地電位基準の間に電力供給され、階層構造のカスケー
ド接続されたインバータと動的に読み取り電圧レベルを
段階的に増大させる回路手段を備える。読み取り電圧レ
ベルを供給電圧＋しきい値電圧に等しい値に増大させる
第１手段と、読み取り電圧レベルを供給電圧＋２倍の前
記しきい値電圧に等しい値に増大させる第２手段を提供
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子メモリセルデ
バイス、特に供給電圧の少ない用途における行復号回路
に関する。特に、本発明は、読み取られるメモリセルを
含むメモリ行に印加される読み取り電圧をブーストコン
デンサ（Ｃｂｏｏｓｔ）を介してブーストする回路に関
し、この回路は、供給電圧基準と大地電位基準の間に電
力供給する。

【０００２】

【従来の技術】公知のように、浮遊ゲートｎチャネルＭ
ＯＳ（ＮＭＯＳ）トランジスタを基本セルとして用いる
メモリデバイスでは、ＮＭＯＳ基本セルのしきい値電圧
を変調する可能性を利用して２つの論理状態を識別す
る。

【０００３】メモリセルの初期状態は、トランジスタの
浮遊ゲートからの電荷が不在であることを特徴とするも
ので、従来、第１論理状態すなわち論理「１」を表し、
セルのプログラムされた状態は、第２論理状態すなわち
論理「０」を表す。特に、プログラムされた状態は、浮
遊ゲートにおける電子数がセルのしきい値電圧の実質的
な増大をもたらすのに十分であることを特徴とする。

【０００４】読み取り段階において、メモリセルは、メ
モリデバイスへの供給電圧に等しいゲートソース電圧に
よってバイアスを施され、ソース端子の値が大地にな
り、ドレイン端子の値は１Ｖ程度になる。

【０００５】セルがすでに書き込まれている場合、その
しきい値電圧は、供給電圧よりも大きく、これに電流は
流れない。同時に、セルがすでに消去されている場合、
そのしきい値電圧は、電流がこれを流れるようになって
いる。

【０００６】特に、ＦＬＡＳＨタイプのメモリデバイス
の例では、セルの行と列のマトリクスに編成され、当該
セルを含むメモリ列は、読み取り電圧基準に接続され、
この列を流れる電流が特別に与えられたセンス増幅器に
よって検知される。メモリ列を流れる電流を検知するこ
とによって、書込みセルと消去セルの区別が可能にな
る。

【０００７】電気的消去に続く複数のメモリセルのしき
い値電圧の値は、通常、０．５Ｖ〜２．５Ｖの範囲であ
る。メモリデバイスからの正確な読み取りを確保するた
めには、この範囲を適切な設計仕様に準拠させる必要が
ある。

【０００８】特に、この範囲の最下限は、セルを消耗さ
せないように（すなわち、セルがゼロ未満のしきい値電
圧を有する）、また、メモリセルを読み取るときに薄い
酸化物の破損を回避するように設定されており、その最
上限をこの範囲の本来の幅と結びつけ、順に製造プロセ
スに関連する。

【０００９】正常時には供給値と同一である読み取り電
圧に伴って、３Ｖを上回る供給電圧では、問題とならな
い。問題が直面するのは、供給電圧が小さい場合、すな
わち典型的には２．５Ｖ程度であり、しきい値電圧が上
記の範囲の最上限近くである消去メモリセルが不十分な
電流をドレインし、書き込みメモりセルとして読み取ら
れる場合である。

【００１０】誤り読み出しの問題に対して広く用いられ
る解決策には、読み取られるメモリセルを含むアドレス
指定されたメモリ行にブーストされた読み取り電圧を印
加する行復号回路がある。

【００１１】したがって、供給電圧より大きい読み取り
電圧は、読み取られるメモリセルに搬送され、消去セル
のしきい値電圧範囲を保持する。このブーストされた読
み取り電圧は、通常、ブースタ回路から生成される。上
記の原理に基づくブースタ回路のいくつかの実施例が、
現在利用可能である。

【００１２】１）連続ブーストこの第１の実施例では、読み取り段階が実行される毎に
適切なクロックパルスをクロック回路からブースタ回路
に搬送する。ブースタ回路に含まれるブーストコンデン
サを充電し、これによってブースタ回路からの出力読み
出し電圧が供給電圧を上回る値に増大される。ブースト
コンデンサは、次に所望のブースト値において読み取り
電圧を保持する。

【００１３】この第１の公知の実施例によって、ブース
ト読み取り電圧が一連の小増分において生成されるた
め、小規模なブーストコンデンサを使用することができ
る。しかしながら、動作が同様であるため、ブーストコ
ンデンサを初期充電するのに要する時間がかなり長く、
このためパワーアップ段階、すなわちパワーダウンから
の反転（reversion）およびスタンバイ段階からの反転
においてアクセスタイムが増大する。

【００１４】特に、スタンバイからの反転における遅延
を減少させるために、スタンバイモードにおいても主ブ
ーストコンデンサを充電したまま保持する第２のさらに
小型のブースタ回路を通常使用してもよい。しかし、第
２ブースタ回路の導入には、メモリデバイス全体がスタ
ンバイモードにおいても小電力を被るという点で欠点が
ある。メモリデバイスの現行仕様では、スタンバイモー
ドにおいて電力消費をしないことが代わりに求められ
る。

【００１５】２）大域パルスブーストこの第２実施例は、非常に大型のブーストコンデンサの
使用を提供する。実際にブーストされるのは、行復号回
路全体である。ブーストコンデンサは、読み取り段階ま
たはメモリデバイスのイネーブル段階（たとえば、スタ
ンバイ段階からの反転）においてスイッチ信号の発生時
等所定の時点で単一パルスによって充電される（ブース
ト段階）。

【００１６】この第２実施例は、不必要な消費電力をも
たらすことなくパワーアップ段階およびスタンバイ段階
からの反転におけるアクセスタイムの問題を解決するも
のである。しかしながら、大型ブーストコンデンサにそ
の駆動回路を設けることによって、メモリデバイス全体
により広いエリアが必要になる。さらに、この第２の公
知の実施例は、コンデンサブースト段階のタイミングに
関連する新たな課題を招いている。

【００１７】３）局所パルスブーストこの第３実施例では、実際に必要時にのみブースト段階
を使用し、これによって上記第１および第２実施例の利
点を保持することができる。

【００１８】この原理に基づく行復号回路１が図１に模
式的に示されており、詳細な説明が、１９９６年６月１
８日付け出願の本出願人による欧州特許出願第９６８３
０３４５．３号になされている。

【００１９】局所パルスブーストを備えた行復号回路１
は、供給電圧基準Ｖｃｃと大地電位基準ＧＮＤの間に接
続され、第１制御端子２および第２制御端子３ならびに
第１入力端子４および第２入力端子５を有する。

【００２０】特に、第１入力端子４は、行復号回路１に
接続されたメモリデバイスのｎ番目の行イネーブル信号
Ｐ１を受信し、第２入力端子５は、（ｎ＋１）番目の行
イネーブル信号Ｐ２を受信する。このイネーブル信号Ｐ
１およびＰ２は、相互に排他的である。

【００２１】第１制御端子２は、一般的なイネーブル信
号ＣＯＮＴＲＯＬを受信し、制御トランジスタＭ５のゲ
ート端子に接続され、供給電圧基準Ｖｃｃおよびブース
トされるノードＸの間に順次接続されている。第２制御
端子３は、駆動信号Ｖｇｃを受信する。

【００２２】制御トランジスタＭ５は、ＰチャネルＭＯ
Ｓ（ＰＭＯＳ）トランジスタであり、そのボディ端子が
そのドレイン端子に接続され、ｎ番目の行復号最終イン
バータ６および（ｎ＋１）番目の行復号最終インバータ
８を介して第２制御端子３に順次接続されている。

【００２３】ブーストされるノードＸは、さらにブース
トコンデンサＣｂｏｏｓｔの一端に接続され、その他端
が供給電圧基準Ｖｃｃに制限回路１０を介して接続され
ている。制限回路１０は、特に、ダイオード構成におけ
るＰＭＯＳトランジスタＭ６を備え、そのボディ端子が
そのドレイン端子およびブーストコンデンサＣｂｏｏｓ
ｔに接続されている。

【００２４】前記回路１の行復号最終インバータ６およ
び８は、ＣＭＯＳインバータであって、相補型ＮＭＯＳ
／ＰＭＯＳトランジスタの対を備えている。これらの最
終インバータの動作は、そのイネーブルＰＭＯＳトラン
ジスタＭ３およびＭ２をそれぞれＯＮ／ＯＦＦすること
によって制御される。

【００２５】ｎ番目の行復号最終インバータ６は、第１
中央接続端子Ｙ１がｎ番目の行等価インピーダンスブロ
ック１１に接続され、行復号最終インバータ７の第２中
央接続端子の別の中央接続端子が第１入力端子４に接続
されている。（ｎ＋１）番目の行復号最終インバータ８
は、同様に、第１中央接続端子Ｙ３が（ｎ＋１）番目の
行等価インピーダンスブロックに接続され、行復号最終
インバータ９の中央接続端子に接続された第２中央接続
端子Ｙ４の別の中央接続端子が第２入力端子５に順次接
続されている。

【００２６】回路１の行復号最終インバータ７および９
もまたＣＭＯＳインバータであって、相補型ＮＭＯＳ／
ＰＭＯＳトランジスタ対を備え、その動作は、そのイネ
ーブルＰＭＯＳトランジスタＭ１およびＭ４をそれぞれ
ＯＮ／ＯＦＦすることによって制御されている。

【００２７】次に、従来技術による局所パルスブースト
を有する行復号回路１の動作を理解する。

【００２８】一般的なイネーブル信号ＣＯＮＴＲＯＬ
は、制御トランジスタＭ５の「ＯＦＦ」状態を制御し、
トランジスタは、回路１の行復号最終インバータ６およ
び８を電力供給するように適応される。特に、信号ＣＯ
ＮＴＲＯＬは、ブーストパルスの到着前にＭ５をＯＦＦ
し、ブーストコンデンサＣｂｏｏｓｔにおいて格納され
た電荷を消散しないようにする。

【００２９】制限回路１０，および特にその制限トラン
ジスタＭ６が、ブーストされるノードＸからブーストコ
ンデンサＣｂｏｏｓｔの遠端部付近に形成され、ブース
トコンデンサＣｂｏｏｓｔにおける余剰電荷をいずれも
前記トランジスタＭ６から消散し、かつブーストされる
ノードＸにおける電圧が供給電圧Ｖｃｃ＋ＰＭＯＳトラ
ンジスタＭ６のしきい値電圧Ｖｔｐの合計と等しい限界
値ＬＩＭを上回ることができるようになっている。

【００３０】ブーストされるノードＸにおける電圧が上
記の限界値ＬＩＭを上回ると、すべての行復号最終イン
バータ、すなわち図１の例におけるインバータ６および
８をＯＮする必要があるため、これは、行復号回路１の
動作にとって必須の条件である。実際に、行復号回路を
正確に動作するように、選択された行のインバータのみ
が「ＯＮ」になり、他はすべて「ＯＦＦ」状態で放置さ
れる。

【００３１】図１に例示されるように、ｎ番目の行が
「大きく」（Ｐ１＝Ｖｃｃ）および（ｎ＋１）番目の行
が（Ｐ２＝０）に接地するメモリ構成を得るために、行
復号回路１は、ｎ番目の行復号最終インバータ６のイネ
ーブルトランジスタＭ３が「ＯＮ」であり、かつ（ｎ＋
１）番目の行復号最終インバータ８のイネーブルトラン
ジスタＭ２が「ＯＦＦ」であることを確保する必要があ
る。

【００３２】図１の模式図から理解されるように、イネ
ーブルトランジスタＭ２は、制御トランジスタＭ４から
駆動され、電圧Ｖｃｃを供給され、これによってＶｃｃ
においてそのゲート端子を有する。したがって、トラン
ジスタＭ２は、ブーストされるノードＸに対応するその
ソース端子が限界値ＬＩＭを下回る電圧値である限り、
「ＯＦＦ」状態で保持される。

【００３３】これによって、行復号回路１の正確な動作
の必須条件に戻される。すなわち、ブーストされるノー
ドＸにおけるブースト電圧Ｖｂｏｏｓｔは、ブーストコ
ンデンサＣｂｏｏｓｔによって与えられるように、両最
終インバータに利用される同一タイプで、供給電圧Ｖｃ
ｃ＋ＰＭＯＳトランジスタのしきい値電圧の合計に効率
よく限定され、その動作を行復号回路１の他の機能に影
響を及ぼさないように計時されるべきである。

【００３４】従来の行復号回路の利点および欠点を以下
の表にまとめる。

【００３５】

【表１】

【００３６】

【発明が解決しようとする課題】したがって、局所パル
スブーストの第３実施例は、最初の２つの実施例の利点
を保持する。すなわち、スタンバイモードからの反転に
おける遅延がほぼゼロであり、さらに前記モード中の消
費電力はない。一方、制限されたブースト電圧Ｖｂｏｏ
ｓｔに用いられるのみであることから不具合がある。

【００３７】これは、行復号回路に接続されたメモリデ
バイスが供給電圧が低いときに動作する場合に特に欠点
である。低供給電圧の使用は、集積回路の分野におい
て、用途が携帯電話等携帯機器に関連する場合に最も急
を要する低消費電力への要望があるという主な理由のた
めに、欠かすことができない。

【００３８】集積回路は、現在、携帯電話用途で利用さ
れ、２．７〜３．６Ｖの範囲の供給電圧の動作を想定し
ている。この範囲は、異なる実状態でその正確な動作を
確保するために、集積回路の検査段階においてさらに広
域である必要がある。

【００３９】さらに、現在の市場動向は、１．８Ｖまで
の動作範囲の移行が好まれている。したがって、回路全
体は、この新たな電圧範囲内の動作に再設計されるべき
である。

【００４０】最小値が２．５Ｖの供給電圧について、行
復号回路の正確な動作は、この供給電圧に等しいブース
ト電圧Ｖｂｏｏｓｔの限界値ＬＩＭ、およびＰＭＯＳト
ランジスタのしきい値電圧（たとえば、０．８Ｖに等し
い）によって確保されるが、１．８Ｖの最小値はブース
ト電圧Ｖｂｏｏｓｔの増大を要する。

【００４１】

【課題を解決するための手段】本発明の実施の形態は、
供給電圧が低い場合にも信頼可能に動作することができ
る行復号回路をこれに接続されたメモリデバイスに提供
する。したがって、この行復号回路は、従来技術の回路
の制限を克服する適切な構造および機能特性を有してい
る。

【００４２】本実施の形態は、完全に動的な行復号の構
成をなしており、ブースト電圧のレベルは段階的に増大
している。

【００４３】特に、ブースト電圧のレベルが供給電圧の
値から供給電圧＋しきい値電圧の合計に等しい第１限界
値に、次いで供給電圧＋２倍の前記しきい値電圧の合計
に等しい第２限界値まで増大する。このため、行復号回
路は、行アドレス指定の階層構造にしたがって、最後の
復号最終インバータのみならず前記インバータの最後か
ら２番目を利用する。

【００４４】本発明による回路の特徴および利点は、添
付の図面を参照した非制限的例によって本実施の形態の
説明から明らかとなろう。

【００４５】

【発明の実施の形態】図２を特に参照すると、１３で一
般的かつ模式的に示されているのが、本発明による階層
構造を有する行復号回路である。

【００４６】この階層的な行復号回路１３は、制御電圧
基準Ｖｐｃｘと大地電位基準ＧＮＤの間に接続されてお
り、入力構造１４と、第１復号最終インバータ１５およ
び第２復号最終インバータ１６を備えている。

【００４７】従来技術に関連して先に説明した行復号回
路１のように、復号最終インバータ１５および１６は、
ＣＭＯＳインバータであり、相補型ＮＭＯＳ／ＰＭＯＳ
トランジスタの対を備え、これに含まれるそれぞれのイ
ネーブルＰＭＯＳトランジスタのＯＮ／ＯＦＦによって
その動作を制御している。同様に、入力構造１４は、一
対の相補型ＮＭＯＳ／ＰＭＯＳトランジスタを備えてい
る。

【００４８】特に、入力構造１４は、第１内部回路ノー
ドＡ１を形成するゲート端子を共通に有するＰＭＯＳト
ランジスタＭ７およびＮＭＯＳトランジスタＭ８を備え
ており、階層的な行復号回路１３の大域イネーブルブロ
ック１７に順次接続されている。

【００４９】さらに、第１復号最終インバータ１５は、
第２内部回路ノードＡ２を形成するゲート端子を共通に
有するイネーブルＰＭＯＳトランジスタＭ９およびＮＭ
ＯＳトランジスタＭ１０を備えており、階層的な行復号
回路１３のイネーブル入力端子１８に順次接続されてい
る。また、第２復号最終インバータ１６は、第３内部回
路ノードＡ３を形成するゲート端子を共通に有するイネ
ーブルＰＭＯＳトランジスタＭ１１およびＮＭＯＳトラ
ンジスタＭ１２を備えており、第１復号最終インバータ
１５のトランジスタＭ９およびＭ１０の中央ノードＸｃ
に順次接続されている。

【００５０】イネーブル入力端子１８は、第１プレ復号
信号Ｐを受信する。

【００５１】大域イネーブルブロック１７は、３つの入
力を有するＮＡＮＤ型の論理ゲートＰＬを備え、制御電
圧Ｖｐｃｘを供給されるとともにその出力が論理インバ
ータＩＬに接続されている。この論理ゲートＰＬは、第
２プレ復号信号ＬＸ、第３プレ復号信号ＬＹおよび第４
プレ復号信号ＬＺを受信するが、論理インバータＩＬも
また制御電圧Ｖｐｃｘを供給され、大域イネーブル信号
ＥＮＡＢＬＥを出力する。

【００５２】入力構造１４における第１ＰＭＯＳトラン
ジスタＭ７は、そのボディ端子がそのソース端子および
第４内部回路ノードＡ４に接続され、そのドレイン端子
がトランジスタＭ９およびＭ１０の中央ノードＸｃおよ
び第３内部回路ノードＡ３に接続されている。ＮＭＯＳ
トランジスタＭ８は、そのソース端子が大地電位基準Ｇ
ＮＤに接続され、そのドレイン端子が第１復号最終イン
バータ１５のＮＭＯＳトランジスタＭ１０のソース端子
に接続されている。

【００５３】さらに、第１復号最終インバータ１５のイ
ネーブルＰＭＯＳトランジスタＭ９は、そのボディ端子
がそのソース端子および第４内部回路ノードＡ４に接続
され、そのドレイン端子がＮＭＯＳトランジスタＭ１０
のドレイン端子とともに中央ノードＸｃを形成してい
る。

【００５４】最後に、第２復号最終インバータ１６のイ
ネーブルＰＭＯＳトランジスタＭ１１は、そのボディ端
子がそのソース端子および第５内部回路ノードＡ５に接
続され、そのドレイン端子がＮＭＯＳ端子Ｍ１２のドレ
イン端子とともに第６内部回路ノードＡ６を形成し、ア
ドレス指定された行接続端子ＬＩＮＥも順次接続されて
いる。

【００５５】第２復号最終インバータ１６のＮＭＯＳト
ランジスタＭ１２もまた、駆動端子１９に接続されたソ
ース端子を有する。

【００５６】駆動端子１９は、駆動信号Ｖｇｃを受信す
る。

【００５７】階層的行復号回路１３は、第１制御トラン
ジスタＭ１３および第２制御トランジスタＭ１４をさら
に備えており、これらが制御電圧基準Ｖｐｃｘとそれぞ
れ第４内部回路ノードＡ４および第５内部回路ノードＡ
５の間に接続されている。

【００５８】特に、第１制御トランジスタＭ１３は、Ｐ
チャネルＭＯＳ（ＰＭＯＳ）トランジスタであって、そ
のボディ端子がそのドレイン端子およびブーストされる
第１ノードＢＮ０に接続され、第１ブーストコンデンサ
Ｃｂｏｏｓｔ０を介して第１ブースト制御端子２０に順
次接続されている。同様に、第２制御トランジスタＭ１
４は、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタであ
って、そのボディ端子がそのドレイン端子およびブース
トされる第２ノードＢＮ１に接続され、第２ブーストコ
ンデンサＣｂｏｏｓｔ１を介して第２ブースト制御端子
２１に順次接続されている。

【００５９】本発明において有利なこととして、前記第
１ブースト制御端子２０および第２ブースト制御端子２
１は、図２において図示されていないが、ブースト信号
ジェネレータからの第１ブースト制御信号ＭＩＮＩＢＯ
ＯＳＴおよび第２ブースト制御信号ＢＵＬＫを受信し、
前記第１ブーストコンデンサＣｂｏｏｓｔ０およびＣｂ
ｏｏｓｔ１を含む。

【００６０】さらに、第１制御トランジスタＭ１３およ
び第２制御トランジスタＭ１４は、そのゲート端子が、
第１制御信号ＣＯＮＴＲＯＬ０および第２制御信号ＣＯ
ＮＴＲＯＬ１をそれぞれ受信する第１制御端子２２およ
び第２制御端子２３に接続されている。

【００６１】図２では、ブーストされるノードＢＮ０お
よびＢＮ１に関連する寄生静電容量Ｃｐ０およびＣｐ１
もまた点線で示してある。

【００６２】ブーストされるこれらのノードＢＮ０、Ｂ
Ｎ１は、第４内部回路ノードＡ４および第５内部回路ノ
ードＡ５に接続され、これによって第１復号最終インバ
ータ１５および第２復号最終インバータ１６にそれぞれ
接続されることに留意すべきである。

【００６３】予想通り動作する階層的行復号回路１３に
とって、第２ノードＢＮ１におけるブーストされる電圧
値は、両最終インバータに用いられるものと同一型のＰ
ＭＯＳトランジスタのしきい値電圧の２倍である２倍Ｖ
ｔｐに制限すべきであり、第１ノードＢＮ０における電
圧値をＶｔｐに制限すべきである。

【００６４】したがって、図２に示されるように、制御
電圧基準Ｖｐｃｘと、ブーストされるそれぞれ第１ノー
ドＢＮ０および第２ノードＢＮ１の間の第１限界ダイオ
ードＤ１および第２限界ダイオードＤ２を備える階層的
行復号回路１３が得られる。

【００６５】さらに、第１限界ダイオードＤ１は、ブー
ストされる第１ノードＢＮ０に適切に接続されている。

【００６６】図４は、階層的行復号回路１３において使
用されるブースト制御信号ＭＩＮＩＢＯＯＳＴおよびＢ
ＵＬＫを生成するブースト信号ジェネレータ２４をでき
るだけ簡略化した実施の形態を模式図的に示している。

【００６７】特に、全般的に２４で示したこのブースト
信号ジェネレータは、第１論理連鎖２５および第２論理
連鎖２６を有し、これらは互いに同一であり、入力端子
２７と、それぞれ第１ブースト端子２８および第２ブー
スト端子２９の間に接続されている。

【００６８】入力端子２７は、入力信号ＩＮを受信し、
第１ブースト端子２８および第２ブースト端子２９が第
１ブースト制御信号ＢＯＯＳＴ０および第２ブースト制
御信号ＢＯＯＳＴ１を伝送する。

【００６９】ブースト信号ジェネレータ２４の第１論理
連鎖２５は、ＣＭＯＳインバータ３２を備え、これが大
地電位基準ＧＮＤに接続されたイネーブルＰＭＯＳトラ
ンジスタＭ１５およびＮＭＯＳトランジスタＭ１６を順
次備えている。

【００７０】トランジスタＭ１５およびＭ１６は、その
ゲート端子が共通であって、入力端子２７に論理インバ
ータ３３を介して接続されている。さらに、イネーブル
ＰＭＯＳトランジスタＭ１５は、そのソース端子および
ボディ端子が共通であって、さらにＰＭＯＳトランジス
タＭ１７の共通のドレイン端子およびボディ端子に接続
されている。このＰＭＯＳトランジスタＭ１７は、その
ソース端子が電圧基準Ｖｃｃに接続され、そのゲート端
子がトランジスタＭ１５およびＭ１６の共通のドレイン
端子に接続されている。

【００７１】第１論理連鎖２５は、さらにインバータ連
鎖３４を備えている。このインバータ連鎖３４は、図示
される特定の例では、３個の論理インバータを備えてお
り、これらがブースト信号ジェネレータ２４の入力端子
２７に論理インバータ３３を介して順次接続され、さら
にトランジスタＭ１７のドレイン端子に第１ブーストコ
ンデンサＣｂｏｏｓｔ０を介して接続されている。

【００７２】第２論理連鎖２６は、入力端子２７と第２
ブースト端子２９の間に接続され、第１論理連鎖２５と
同様の構造を有しており、特に、第２ブーストコンデン
サＣｂｏｏｓｔ１と、出力信号ＳＴＡＲＴを伝送する出
力端子３５を備えている。

【００７３】階層的行復号回路１３と併用される場合、
ブースト信号ジェネレータ２４は、ブーストされる第１
ノードＢＮ０と接続される第１ブースト端子２８と、ブ
ーストされる第２ノードＢＮ１に接続される第２ブース
ト端子２９を有する。さらに、ジェネレータ２４は、階
層的行復号回路１３において用いられる制御電圧基準Ｖ
ｐｃｘに接続されている。

【００７４】次に、階層的行復号回路１３の動作を説明
する。この階層的行復号回路１３は、特に、完全に動的
な行復号を実行するものであり、ブーストされるノード
の電圧レベルは、Ｖｃｃから（Ｖｃｃ＋Ｖｔｐ）に、次
いで（Ｖｃｃ＋２Ｖｔｐ）へと両復号最終インバータの
最後から２番目およびその最後のものを介して段階的に
増大される。Ｖｔｐは、ＰＭＯＳトランジスタのしきい
値電圧である。

【００７５】図２において示される回路は、階層型の行
アドレス指定構造を用いており、これがプレ復号信号Ｌ
Ｘ、ＬＹ、ＬＺおよびＰに対応する４レベルに編成され
る。図２の図は、１行ごとの駆動部を示しているにすぎ
ないことが理解されるはずである。

【００７６】駆動信号Ｖｇｃは、第２復号最終インバー
タ１６のＮＭＯＳトランジスタＭ１２のソース端子に印
加され、正常時には接地され、三重ウエルプロセスを用
いた、いわゆる負のゲート消去が用いられる場合、負の
値になる。

【００７７】制御電圧基準Ｖｐｃｘは、アドレス指定さ
れた行を接続端子ＬＩＮＥから読み取る段階において供
給電圧Ｖｃｃの値に対応し、そのプログラミング段階に
おいてこれより大きい値を取る。

【００７８】次に、階層的行復号回路１３による読み取
り段階をより詳細に分析していく。

【００７９】ブーストされる第１ノードＢＮ１における
電圧値は、２倍Ｖｔｐ、すなわちＰＭＯＳトランジスタ
のしきい値電圧の２倍に制限すべきであるが、ブースト
される第１ノードＢＮ０における電圧値はＶｔｐに制限
すべきである。

【００８０】まず、アドレス指定されたメモリ行におい
て生じることを理解する。

【００８１】プレ復号信号ＬＸ、ＬＹ、ＬＺおよびＰを
同時に高論理値にすることによって、メモリ行を選択す
る。この状況において、大域イネーブル信号ＥＮＡＢＬ
Ｅもまた高論理値のものであり、これによってトランジ
スタＭ９およびＭ１０を備えた第１復号最終インバータ
１５が可能になる。

【００８２】第１復号最終インバータ１５が可能になる
と同時に、ブーストされるノードＢＮ０およびＢＮ１の
ブーストをトリガする。特に、ブーストされる第１ノー
ドＢＮ０における電圧を（Ｖｃｃ＋Ｖｔｐ）値に増大さ
せると、ブーストされる第２ノードＢＮ１における電圧
は、（Ｖｃｃ＋２Ｖｔｐ）となる。

【００８３】このブースト段階において、制御信号ＣＯ
ＮＴＲＯＬ０およびＣＯＮＴＲＯＬ１は、第１信号トラ
ンジスタＭ１３および第２信号トランジスタＭ１４をそ
れぞれＯＦＦする。

【００８４】したがって、第１復号最終インバータ１５
のイネーブルＰＭＯＳトランジスタＭ９は、「ＯＦＦ」
になり、しきい値電圧はゼロ値になる。この結果、トラ
ンジスタＭ９およびＭ１０における中央ノードＸｃにお
ける電圧はゼロになり、トランジスタＭ１１がＯＮし、
これによってブーストされる第２ノードＢＮ１における
電圧は、アドレス指定された行を接続端子ＬＩＮＥを介
して通過することができる。

【００８５】したがって、このアドレス指定された行に
供給される電圧は、（Ｖｃｃ＋２Ｖｔｐ）にブーストさ
れる。

【００８６】次に、アドレス指定されない行において何
が生じるかを理解するために、以下の場合を想定する。１）ＬＸ、ＬＹおよびＬＺ＝１、Ｐ＝０大域イネーブル信号ＥＮＡＢＬＥは大きく（すなわち、
供給電圧Ｖｃｃの値と同一）、ＰＭＯＳトランジスタＭ
７およびＮＭＯＳトランジスタＭ１０は「ＯＦＦ」であ
るが、イネーブルＰＭＯＳトランジスタＭ９は「ＯＮ」
であり、電圧（Ｖｃｃ＋Ｖｔｐ）を第１復号最終インバ
ータ１５におけるトランジスタＭ９およびＭ１０の中央
ノードＸｃに転送する。

【００８７】ブーストされる第２ノードＢＮ１における
電圧値は、（Ｖｃｃ＋２Ｖｔｐ）であり、これにより第
２復号最終インバータ１６のイネーブルＰＭＯＳトラン
ジスタＭ１１は、「ＯＦＦ」になる。

【００８８】したがって、アドレス指定されていないメ
モリ行への供給電圧は、代わりに「ＯＮ」である第２復
号最終インバータ１６のＮＭＯＳトランジスタＭ１２に
よって大地電位基準ＧＮＤと同一値に保持される。

【００８９】２）ＬＸ、ＬＹおよびＬＺ＝０この場合、大域イネーブル信号ＥＮＡＢＬＥは、論理値
が低く、トランジスタＭ８をＯＦＦすることによって第
１復号最終インバータ１５のＮＭＯＳトランジスタＭ１
０を不能にする。トランジスタＭ９およびＭ１０の中央
ノードＸｃにおける電圧は、入力構造１４のＰＭＯＳト
ランジスタＭ７によって、ここで強制的に（Ｖｃｃ＋Ｖ
ｔｐ）の値になる。

【００９０】ここでも、第２復号最終インバータ１６の
イネーブルＰＭＯＳトランジスタＭ１１は、電流を全く
通さず、しきい値過電圧がゼロ値になる。ＮＭＯＳトラ
ンジスタＭ１２は、指定されていない行を接地するのに
正確なバイアスを再び確保する。

【００９１】上記に記載した動作は、読み取り段階にお
いて供給電圧Ｖｃｃと同一値の制御電圧基準Ｖｐｃｘの
例に当てはまる。供給電圧Ｖｃｃと異なる制御電圧基準
Ｖｐｃｘに関する演算の場合（たとえば、プログラム、
検証または別の段階において）、ノードＢＮ０およびＢ
Ｎ１をブーストする段階は不能になり、行復号は再び静
的になるが、これは接地ＧＮＤと制御Ｖｐｃｘ電圧値の
間で全体的に演算を行っている。特に、制御信号ＣＯＮ
ＴＯＲＯＬ０およびＣＯＮＴＲＯＬ１は、制御電圧基準
Ｖｐｃｘに対応する値をアドレス指定された行接続端子
ＬＩＮＥに行復号のために供給するように、接地にバイ
アスされる。

【００９２】本発明によると、ＢＮ０を制限する１個の
ダイオードおよびＢＮ１を制限する２個のダイオードを
提供することによって、ブーストされるノードＢＮ０お
よびＢＮ１を有利に制限する。この限界ダイオードＤ１
およびＤ２は、ブーストされる両ノードと制御電圧基準
Ｖｐｃｘの間に接続されている。これらのダイオード
は、ダイオード接続されたＰＭＯＳトランジスタによっ
て実施される。

【００９３】特に、限界ダイオードＤ１およびＤ２に用
いられるＰＭＯＳトランジスタは、行復号回路の制御ト
ランジスタに用いられるものと同一タイプである必要が
ある。これによって、そのソース端子およびゲート端子
をわたって、これに接続された限界ダイオードの電位差
と等しい電位差を有するＰＭＯＳトランジスタの電源を
確実にＯＦＦにする。

【００９４】実際、限界ダイオードＤ１およびＤ２は、
ブーストされる第１ノードＢＮ０における電圧値をＶｔ
ｐ、すなわち、両最終インバータに用いられたものと同
一タイプのＰＭＯＳトランジスタのしきい値電圧に一旦
制限し、ブーストされる第２ノードＢＮ１における電圧
を２倍Ｖｔｐに制限する。

【００９５】ブーストされるノードがダイオード構成ト
ランジスタのしきい値より大きく増大すると、後者は、
直接バイアスを施され、余分のブースト電荷からドレイ
ンされ、これによってノードに限定を与える。このプロ
セスを可能な限り高速かつ効率よく行うためには、ダイ
オード接続されたトランジスタをブーストコンデンサＣ
ｂｏｏｓｔ０およびＣｂｏｏｓｔ１の上板近くに配置す
る必要がある。含有されるＰＭＯＳトランジスタに逆バ
イアスが施される、すなわち、ブーストが開始されしき
い値が上回ると直接バイアスが単に誘発されるため、限
界ダイオードがデバイスの正常動作を妨害しないことを
確認することは重要である。

【００９６】次に、上部連鎖２５を例にとってブースト
信号ジェネレータ２４の動作を理解する。入力端子２７
において受信される入力信号ＩＮによってブーストを開
始すると、これによって信号が低から高に切り替わる。

【００９７】入力信号ＩＮが低い場合、連鎖３４の出力
が接地され、第１ブーストコンデンサＣｂｏｏｓｔ０の
一端に接地されるように引かれる。コンデンサＣｂｏｏ
ｓｔ０の他端は、入力信号ＩＮが低いことにより、イン
バータ３３の出力が大きくなるため供給電圧Ｖｃｃと同
一の値である。トランジスタＭ１６およびＭ１７がＯＮ
され、これによってコンデンサＣｂｏｏｓｔ０を供給電
圧の値と同一の電位差に予め充電する。

【００９８】入力信号ＩＮが高くなると、ＮＭＯＳトラ
ンジスタＭ１６がＯＦＦされ、ＰＭＯＳトランジスタＭ
１５がＯＮされる。同時に、インバータ連鎖３４をコン
プリメントする。

【００９９】この連鎖３４の出力ノードは、次に大きく
なり、第１ブーストコンデンサＣｂｏｏｓｔ０が、初期
電荷との電位差を保持する傾向にあって、第１ブースト
端子２８を「プッシュアップ（先入れ先出し）」する。

【０１００】第１ブースト制御信号ＢＯＯＳＴ０は、イ
ネーブルＰＭＯＳトランジスタＭ１５に戻され、現在
「ＯＮ」となり、出力電圧において電圧値をトランジス
タＭ１７のゲート端子に連絡させ、トランジスタＭ１７
を「ＯＦＦ」状態で保持し、第１ブースト制御信号ＢＯ
ＯＳＴ０の値を浮遊、すなわちブースト段階に必要な状
態にする。

【０１０１】階層的行復号回路１３の動作は、２個の連
続した復号最終インバータの内の第１のものを（Ｖｃｃ
＋Ｖｔｐ）の電圧のときではなく電圧Ｖｃｃ＋Ｖｔｐ＋
εのときに駆動することによってより信頼可能に実行す
ることができる。ここで、εは、正であり、最後の最終
インバータの望ましくないＯＮのマージンを与えるのに
十分大きい。後者は、メモリセルのゲート端子に直接作
用するインバータである。

【０１０２】このため、ＰＭＯＳトランジスタのうち最
も利用されない端子、すなわちボディ端子を使用するこ
とができる。ＭＯＳトランジスタのしきい値電圧の値を
求める関係式には、以下のものが公知である。

【０１０３】

【数１】（式中、φ_ｐは、いわゆるフラットバンド電圧であり、
Ｖ_ＳＢは、ソース端子とボディ端子の間の基準電圧であ
り、Ｖ_Ｔ０は、Ｖ_ＳＢ＝０のときのしきい値であり、γ
は、ボディ効果係数である）

【０１０４】階層的行復号回路１３を図３に示すように
変形して、ＰＭＯＳトランジスタのｎウエルを信号指定
ＢＵＬＫに接続された信号ＭＩＮＩＢＯＯＳＴがブース
トするようにした。したがって、そのしきい値がボディ
効果の寄与によって増大するため、これらのトランジス
タをさらにブーストすることができる。

【０１０５】特に、図２に示す行復号回路の構成と比較
して、入力構造１４のＰＭＯＳトランジスタＭ７および
第１復号最終インバータ１５のイネーブルＰＭＯＳトラ
ンジスタＭ９は、そのボディ端子がＢＵＬＫ線に接続さ
れており、これによってブーストされる第２ノードＢＮ
１に接続されている。

【０１０６】図３のＭＩＮＩＢＯＯＳＴ回路におけるダ
イオード接続されたＰＭＯＳトランジスタもまた、その
ｎウエルがＢＵＬＫ信号に接続されており、そのしきい
値が復号回路のＰＭＯＳトランジスタと同様に変形さ
れ、電圧より大きい値に制限することができる。

【０１０７】また、ボディ効果を使用して、そのボディ
端子を最大のブースト制御信号ＢＵＬＫに接続すること
によって、第１復号最終インバータ１５におけるイネー
ブルＰＭＯＳトランジスタＭ９のしきい値を増大させ
る。

【０１０８】図５には、（Ｆ１）を用いた動作とボディ
効果を利用した（Ｆ２）を用いない動作をブーストする
例において求められる、第１ブースト制御信号ＭＩＮＩ
ＢＯＯＳＴの電圧値の差を示すシミュレーションが示さ
れている。点ｘは、ブートストラップ段階の終了を表し
ている。

【０１０９】本明細書に開示される階層的行復号回路に
よって、ＰチャネルＭＯＳトランジスタの２個のしきい
値に制限されたアドレス指定された行接続端子ＬＩＮＥ
に局所ブースト段階を当てはめることができると結論づ
けることができる。用いられるＰＭＯＳトランジスタ
は、行復号に関わるものであり、通常、プログラミング
電圧に耐えられるように高電圧である。この局所ブース
ト段階は、行復号の部分のみに適用されるブースト段階
であって、制御電圧基準Ｖｐｃｘに接続される回路全体
に適用されるものではない。また、従来の大域ブースタ
回路において用いられるコンデンサより小型のブースト
コンデンサを使用することが可能になり、したがって、
レイアウトがより容易になる。

【０１１０】さらに、階層的行復号回路は、階層的行復
号回路は、アドレス指定時間に等しいスタンバイからの
アクセスタイムを提供する。このブースト段階は、ワン
ショット段階である。

【０１１１】また、階層的行復号回路１３は、非常に低
供給電圧で使用することができることに注目すべきであ
る。本発明の回路によって理論的に得られる供給電圧
は、特に以下のように得られる。Ｖ_ｍａｘ１＝Ｖ_ｃｃ＋２・Ｖ_ｔｐしたがって、１個のブースタ段階によって得られる最高
電圧は以下の通りである。Ｖ２＝Ｖ_ｃｃ＋Ｖ_ｃｃ・η ただしη＝Ｃｂｏｏｓｔ／
Ｃｂｏｏｓｔ＋Ｃ_ｐ以下の条件を満たすとき、２＊Ｖ_ｔｐ＞Ｖ_ｃｃ・η ２個のＰＭＯＳトランジスタしきい値に対する制限は適
用されず、本発明の行復号回路によって、局所ブースト
段階は、１個のブースタ段階によって得られる最高電圧
によって実行されることが結論づけられる。

【０１１２】明確にするために以下の数値の例を考えて
みる。Ｖ_ｃｃ＝１．８Ｖ、Ｖ_ｔｐ＝０．８Ｖそして係数
η＝０．８の場合の演算を想定すると、以下のようにな
る。Ｖ_ｍａｘ１＝１．８Ｖ＋２・０．８Ｖ＝３．４ＶＶ_ｍａｘ２＝１．８Ｖ＋１．８Ｖ・０．８Ｖ＝３．２４
Ｖ

【０１１３】したがって、供給電圧が低いとき、ブース
ト電圧は本明細書に記載された構造に制限されない。

【０１１４】上記の記載から、本発明の特定の実施の形
態を例示の目的で本明細書において説明してきたが、本
発明の精神および範囲を逸脱することなく様々な変形を
行ってもよい。したがって、本発明は、添付の請求の範
囲を例外として限定されるものではない。

【図面の簡単な説明】

【図１】従来技術による行復号回路を示す図である。

【図２】本発明による行復号回路を示す図である。

【図３】図２の回路の変形例を示す図である。

【図４】図２の回路と併用するように適応されるブー
スタ回路の例を示す図である。

【図５】本発明による行復号回路における対象となる
信号のプロットを示す図である。

【符号の説明】

１３…行復号回路、１４…入力構造、１５…第１復号最
終インバータ、１６…第２復号最終インバータ、１７…
全域イネーブルブロック、１８…イネーブル入力端子、
１９…駆動端子、２０…第１ブースト制御端子、２１…
第２ブースト制御端子、２２…第２制御端子、２３…第
１制御端子。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 ＶｉａＣ．Ｏｌｉｖｅｔｔｉ，２, 20041 ＡｇｒａｔｅＢｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者ジョヴァンニ・カンパルドイタリア国、24100 ベルガモ、ヴィア・ジ・セガンティーニ５ (72)発明者ドナート・フェッラリオイタリア国、20061 カルガーテ、ヴィア・サンタマリーア 16 (72)発明者ステファノ・ゲッツィイタリア国、24048 トレヴィオロ、ヴィア・ジ・ヴェルガ４

Claims

【特許請求の範囲】

【請求項１】読み取られるメモリセルを含むメモリ列
に印加される読み取り電圧を第１ブーストコンデンサを
介してブーストするために適応されるタイプの電子メモ
リセルデバイスのための行復号回路であって、前記回路
が、供給電圧基準と大地電位基準の間に電力供給され、階層構造のカスケード接続インバータと、動的に読み取
り電圧レベルを段階的に増大する回路手段とを備え、前
記回路手段は、供給電圧＋しきい値電圧と等しい値に読
み取り電圧レベルを増大させる第１手段と、供給電圧＋
２倍の前記しきい値電圧に等しい値に読み取り電圧レベ
ルを増大させる第２手段とを含む行復号回路。
【請求項２】前記カスケード接続されたインバータに
接続され、複数のプレ復号信号を入力する少なくとも１
個の論理ゲート（ＰＬ）を備えたイネーブルブロックか
らのイネーブル信号を受信する入力ノードを有する入力
構造をさらに備える請求項１記載の行復号回路。
【請求項３】前記カスケード接続されたインバータ
は、最後のインバータと最後から２番目のインバータを
含み、前記カスケード接続されたインバータの最後から
２番目および最後のインバータにおけるそれぞれ第１制
御トランジスタと、第２制御トランジスタと、をさらに
含み、前記第１および第２制御トランジスタがそのゲー
ト端子の制御信号をそれぞれ受信する請求項１記載の行
復号回路。
【請求項４】前記カスケード接続されたインバータ
は、最後から２番目のインバータを含み、前記第１手段
は、前記最後から２番目のインバータに接続された端子
および電圧供給基準と前記端子の間に接続された限界ダ
イオードを有する第１ブーストコンデンサを備える請求
項１記載の行復号回路。
【請求項５】前記カスケード接続されたインバータ
は、最後のインバータを含み、前記第２手段は、前記最
後のインバータに接続された端子および電圧供給基準と
前記第２ブーストコンデンサの前記端子の間に接続され
た二重限界ダイオードを有する第２ブーストコンデンサ
を備える、請求項１記載の行復号回路。
【請求項６】前記限界ダイオードは、ダイオード接続
されたＰＭＯＳトランジスタである請求項４記載の行復
号回路。
【請求項７】前記二重限界ダイオードは、互いに直列
に接続され、それぞれがダイオード構成である一対のＰ
ＭＯＳトランジスタから形成される請求項５記載の行復
号回路。
【請求項８】前記第１ブーストコンデンサは、制御信
号をブースト信号ジェネレータから受信する端子を有
し、前記ジェネレータは、入力端子とそれぞれの出力端
子の間に互いに並列に接続される第１および第２論理連
鎖を備える請求項４記載の行復号回路。
【請求項９】前記第２ブーストコンデンサは、制御信
号をブースト信号ジェネレータから受信する端子を有
し、前記ジェネレータは、入力端子とそれぞれの出力端
子の間に互いに並列に接続される第１および第２論理連
鎖を備える請求項５記載の行復号回路。
【請求項１０】電子メモリセルデバイスにおいて行復
号段階を制御する方法であって、読み出されるメモリセ
ルを含むメモリ行に印加される読み取り電圧を少なくと
も１個のブーストコンデンサを介してブーストするステ
ップと、前記ブーストされた電圧レベルを供給電圧の値
から供給電圧＋しきい値電圧に等しい第１限界値に、次
いで供給電圧＋２倍の前記しきい値電圧に等しい第２限
界値に増大させるステップとを含む行復号段階を制御す
る方法。
【請求項１１】第１および第２電圧供給基準の間に電
力供給される行復号回路であって、制御信号を受信する入力ノードと、第１ブースト電圧が
与えられるパワー端子と、出力ノードと、を有する第１
インバータと、前記第１インバータの出力ノードに接続された入力ノー
ドと、第２ブースト電圧が与えられるパワー端子と、読
み取り電圧を与える出力ノードと、を有する第２インバ
ータと、前記第１インバータのパワー端子に接続され、前記第１
ブースト電圧を第１供給電圧基準＋しきい値電圧に等し
い値に制限するような構成である第１電圧リミタと、前記第２インバータのパワー端子に接続され、前記第２
ブースト電圧を第１供給電圧基準＋２倍のしきい値電圧
に等しい値に制限するような構成である第２電圧リミタ
と、を備える行復号回路
【請求項１２】前記第１インバータのパワー端子に接
続される第１ブーストコンデンサと、前記第２インバー
タのパワー端子に接続される第２ブーストコンデンサ
と、をさらに含む請求項１１記載の行復号回路。
【請求項１３】前記第１電圧リミタは、前記第１供給
電圧基準と前記第１インバータのパワー端子の間に接続
され、しきい値がしきい値電圧に等しい限界ダイオード
を含む請求項１１記載の行復号回路。
【請求項１４】前記第２電圧リミタは、前記第１供給
電圧基準と前記第２インバータのパワー端子の間に直列
で接続される第１および第２限界ダイオードを含む請求
項１１記載の行復号回路。
【請求項１５】前記第１インバータは、プルアップト
ランジスタを含み、そのボディ端子が前記第２インバー
タのパワー端子に接続される請求項１１記載の行復号回
路。
【請求項１６】イネーブル信号を受信する制御端子
と、前記第１インバータのパワー端子に接続される第１
端子と、前記第１インバータの出力ノードに接続される
第２端子を有する第１入力トランジスタをさらに備える
請求項１１記載の行復号回路。
【請求項１７】イネーブル信号を受信する制御端子
と、前記第１インバータの基準ノードに接続される第１
端子と、前記第２電圧供給基準に接続される第２端子を
有する第２入力トランジスタをさらに備える請求項１６
記載の行復号回路。
【請求項１８】複数のプレ復号信号および前記イネー
ブル信号が生成される出力を受信する複数の入力を有す
る論理イネーブルブロックをさらに備える請求項１７記
載の行復号回路。
【請求項１９】トリガ信号に応答する入力ノードと、
パワー端子と、出力ノードとを有するブーストインバー
タと、前記ブーストインバータの出力ノードに接続される制御
ノードと、前記第１電圧供給基準に接続される第１端子
と、前記ブーストインバータのパワー端子に接続される
第２端子を有するブーストスイッチと、前記第１インバータのパワー端子と前記ブーストスイッ
チの第２端子に接続される第１ブーストコンデンサと、
をさらに備える、請求項１１記載の行復号回路。
【請求項２０】前記第１電圧供給基準と前記第１およ
び第２インバータのパワー端子の間にそれぞれ接続さ
れ、前記行復号回路が読み取り段階であるかどうかを示
す第１および第２制御信号をそれぞれ受信する第１およ
び第２制御トランジスタをさらに備える請求項１１記載
の行復号回路。