KR100481857B1 - 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치 - Google Patents

레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치 Download PDF

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Abstract

레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을 수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치가 개시된다. 본 발명의 플레쉬 메모리 장치는 다수개의 뱅크들과 글로벌 디코더들, 그리고 로컬 디코더들을 포함한다. 글로벌 디코더들은 복수개의 메모리 셀들이 배열되는 뱅크들의 로우 배열 방향으로 나누어진 매트릭스 블락들 마다에 위치하고, 독출 어드레스 신호들과 기입 어드레스 신호들에 각각 응답하여 글로벌 독출 신호와 글로벌 기입 신호를 발생한다. 로컬 디코더는 매트릭스 블락들 내 섹터들 마다에 위치하고, 독출 섹터 선택 신호에 응답하여 글로벌 독출 신호를, 그리고 기입 섹터 선택 신호에 응답하여 글로벌 기입 신호를 워드라인 인에이블 신호로 전달하고, 워드라인 인에이블 신호에 응답하여 워드라인 구동 신호를 워드라인으로 전달한다. 따라서, 본 발명의 플레쉬 메모리 장치에 의하면, 하나의 매트릭스 블락마다 하나의 글로벌 디코더를 두어 레이아웃 면적을 줄인다. 그리고 글로벌 독출 신호 및 글로벌 기입 신호와 섹터 독출 신호 및 섹터 기입 신호에 응답하여 선택되는 섹터의 워드라인을 인에이블시키기 때문에 선택된 섹터가 속하는 각 뱅크 마다 독립적으로 독출 동작과 기입 동작이 이루어진다.

Description

레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을 수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치{Flash memory device having decoder to reduce chip area and to implement independent operation of each bank}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 레이아웃 면적을 줄이고 뱅크 마다 독립된 동작을 수행하는 플레쉬 메모리 장치를 제공하는 데 있다.
일반적으로, 플레쉬 메모리 장치를 포함하여, 반도체 메모리 장치는 어드레스 신호들을 조합하여 메모리 셀들을 어드레싱한다. 메모리 셀들의 워드라인들은 로우 디코더를 통해 어드레싱되고 비트라인들은 칼럼 어드레스를 통해 어드레싱된다. 로우 디코더는 메모리 셀 어레이 블락의 구조에 따라 달리 명명될 수 있는 데, 뱅크를 이루는 메모리 블락들의 최소 블락마다 로컬 디코더를 두기도 한다.
도 1은 종래의 로컬 디코더를 포함하는 플레쉬 메모리 장치를 나타내는 도면이다. 이를 참조하면, 플레쉬 메모리 장치(100)는 다수개의 뱅크들(BANK0, BANK1, …, BANKn)로 구성된다. 뱅크들(BANK0, BANK1, …, BANKn)은 로우 방향으로 다수개의 매트릭스들(MAT0, MAT1, …, MATm)로 나누어지고, 뱅크(BANK0, BANK1, …, BANKn)와 매트릭스(MAT0, MAT1, …, MATm)가 교차되는 곳에 섹터라고 불리는 메모리 블락이 존재한다. 각 섹터들은 로컬 디코더들(LDEC)에 연결되어 섹터 내 워드라인이 선택된다. 로컬 디코더(LDEC)는 구체적으로 도 2에 도시되어 있다.
도 2를 참조하면, 로컬 디코더(LDEC, 200)는 코딩부(210), 드라이버부(220), 그리고 리셋부(230)를 포함하고, 전원 전압 레벨의 제1 전압(Vpx)과 접지 전압 레벨의 제2 전압(Vex)으로 구동된다. 코딩부(210)는 디코더 인에이블 신호(Vpgate)와 섹터 선택 신호(SS)에 인에이블되고 디코딩 신호들(Pi, Qi, Ri)에 응답하여 워드라인 인에이블 신호(WL_DRV)를 발생한다. 디코딩 신호들(Pi, Qi, Ri)은 소정의 어드레스 신호들의 조합에 의해 발생되는 신호들로서 신호 조합의 복잡함을 줄이기 위해 임의로 나누어진 신호들이다. 드라이버부(220)는 워드라인 인에이블 신호(WL_DRV)에 응답하여 선택적으로 인에이블된 워드라인 구동 신호(PWLi<0>, PWL0i<1>, …, PWLi<7>)를 워드라인(WLi<0>, WLi<1>, …, WLi<7>)으로 전달한다. 리셋부(230)는 반전된 워드라인 구동 신호(/PWLi<0>, /PWLi<1>, …, /PWLi<7>)에 응답하여 활성화되지 않는 워드라인(WLi<0>, WLi<1>, …, WLi<7>)을 접지 전압으로 리셋시킨다.
로컬 디코더(DEC)에 의해 제1 워드라인(WLi<0>)이 인에이블되는 예를 살펴보면 다음과 같다. 먼저, 디코더 인에이블 신호(Vpgate)가 하이레벨로 활성화되고 섹터 선택 신호(SS)가 하이레벨로 활성화된 상태에서 디코딩 신호들(Pi, Qi, Ri)이 하이레벨로 입력되면 워드라인 인에이블 신호(WL_DRV)는 로우레벨이 된다. 이 후, 제1 워드라인 구동 신호(PWLi<0>)가 승압 전압 레벨로 들어오면 제1 워드라인(WLi<0>)은 하이레벨로 인에이블된다. 이 때, 제2 내지 제8 워드라인 구동 신호들(PWL0i<1>, …, PWLi<7>)은 로우레벨이고 반전된 제2 내지 제8 워드라인 구동 신호(/PWLi<1>, …, /PWLi<7>)는 하이레벨이 되어 리셋부(230)에 의해 제2 내지 제8 워드라인(WLi<1>, …, WLi<7>)은 접지 전압의 제2 전압(Vex)으로 리셋된다.
그런데, 이러한 로컬 디코더(200)는 도 1에서 보여지는 것처럼 각 섹터들에 각각 연결된다. 로컬 디코더(DEC) 내 코딩부(210)는 디코딩 신호들(Pi, Qi, Ri)의 조합에 의해 그 차지하는 면적이 상당하다. 이에 따라 레이아웃상 로컬 디코더(DEC)의 면적이 플레쉬 메모리 장치(100)의 상당한 부분을 차지하게 된다. 이는 플레쉬 메모리 장치(100)가 대용량화될수록 칩 면적이 커지게 되는 문제점이 된다.
한편, 플레쉬 메모리 장치는 그 내장되는 시스템의 성능에 맞추어 다수개의 뱅크들(BANK0, BANK1, …, BANKn) 각각이 독립적으로 동작하도록 요구된다.
따라서, 레이아웃 면적을 줄일 수 있으며 뱅크 마다 독립적인 동작을 수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치가 요구된다.
본 발명의 목적은 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을 수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플래시 메모리 장치는 개별적인 독출 및 기입 신호들에 응답하여 상기 플래시 메모리 장치의 뱅크에 연결된 워드 라인들을 구동하도록 구성되는 로컬 디코더 회로와; 그리고 상기 개별적인 독출 및 기입 신호들을 통해 상기 로컬 디코더 회로에 연결되며, 어드레스에 의거하여 상기 독출 및 기입 신호들을 개별적으로 활성화시키도록 구성된 글로벌 디코더 회로를 포함한다. 상기 뱅크에서 독출 동작이 수행됨과 동시에 다른 뱅크에서 기입 동작이 수행되는 기능이 지원된다. 상기 어드레스는 상기 글로벌 디코더 회로에 제공되되, 상기 워드 라인들을 이용하여 상기 어드레스와 관련된 메모리 셀들이 액세스됨을 나타낸다. 상기 행 디코더 회로는 제 1 행 디코더 회로를 포함하고, 상기 뱅크는 제 1 뱅크를 포함하고, 상기 워드 라인들은 제 1 워드 라인들을 포함하며; 상기 제 1 뱅크와 분리된 상기 플래시 메모리 장치의 제 2 뱅크를 제 2 워드 라인들을 통해 구동하도록 구성된 제 2 로컬 디코더 회로를 더 포함하되, 상기 제 2 워드 라인들은 상기 제 1 워드 라인들과 분리되어 있고, 상기 제 2 로컬 디코더 회로는 상기 개별적인 독출 및 기입 신호들에 의해서 상기 글로벌 디코더 회로에 연결된다. 상기 글로벌 디코더 회로는 상기 개별적인 독출 및 기입 신호들을 이용하여 상기 제 1 및 제 2 로컬 디코더 회로들을 활성화시키도록 구성된다. 상기 로컬 디코더 회로 및 상기 글로벌 디코더 회로는 상기 플래시 메모리 장치 내에서 이격되어 있다. 상기 글로벌 디코더 회로는 독출 어드레스에 따라 상기 제 1 및 제 2 뱅크들에 각각 연결된 독출 신호를 활성화시키도록 구성된 제 1 디코더 회로와; 그리고 기입 어드레스에 따라 상기 제 1 및 제 2 뱅크들에 각각 연결된 쓰기 신호를 활성화시키도록 구성된 제 1 디코더 회로를 포함한다. 상기 로컬 디코더 회로는 상기 뱅크의 섹터에 연결된 복수 개의 워드 라인 드라이버들로 상기 개별적인 독출 및 기입 신호들을 전달하도록 구성된 제 1 및 제 2 회로들을 포함한다. 상기 제 1 및 제 2 회로들은 제 1 및 제 2 트랜지스터들의 토템 폴 배열을 포함하며, 상기 제 1 및 제 2 트랜지스터들은 적어도 하나의 선택 신호에 응답하여 상기 섹터와 관련된 복수 개의 워드 라인 드라이버들로 상기 개별적인 독출 및 기입 신호들 중 적어도 하나를 전달하도록 도전되되, 상기 적어도 하나의 선택 신호는 상기 로컬 디코더 회로가 상기 글로벌 디코더 회로에 제공되는 기입 또는 독출 어드레스에 대응하는 메모리 영역을 포함하는 상기 뱅크에 연결되었음을 나타낸다. 상기 제 1 및 제 2 회로들은 적어도 하나의 뱅크 선택 신호에 응답하여 상기 복수 개의 워드 라인 드라이버들로 상기 개별적인 독출 및 기입 신호들 중 적어도 하나를 전달하도록 구성된 적어도 하나의 패스 트랜지스터를 포함하되, 상기 적어도 하나의 뱅크 선택 신호는 상기 로컬 디코더 회로에 연결된 뱅크가 상기 플래시 메모리 장치에 제공되는 어드레스에 대응하는 메모리 영역을 포함함음을 나타낸다.
상기 글로벌 디코더 회로는 상기 개별적인 독출 및 기입 신호들을 제공하도록 구성된 제 1 및 제 2 낸드 로직 회로들을 포함한다. 상기 제 1 및 제 2 낸드 로직 회로들은 독출 동작을 위한 독출 어드레스 또는 기입 동작을 위한 기입 어드레스에 응답하여 각각 활성화되도록 구성된다. 상기 뱅크는 제 1 뱅크를 포함하되, 상기 제 1 뱅크는 상기 로컬 디코더 회로를 통해 상기 제 1 뱅크에 어드레싱된 기입 동작을 수행하도록 구성되며, 상기 플래시 메모리 장치는 제 2 뱅크를 더 포함하며, 상기 제 2 뱅크는 상기 기입 동작과 동시에 제 2 로컬 디코더 회로를 통해 상기 제 2 뱅크에 어드레싱된 독출 동작을 수행하도록 구성된다. 상기 뱅크는 제 1 뱅크를 포함하며, 상기 제 1 로컬 디코더 회로를 통해 상기 제 1 뱅크 내에서 기입 동작이 수행됨과 동시에 다른 로컬 디코더 회로를 통해 상기 제 1 뱅크 내에서 독출 동작이 수행되는 기능이 제공된다. 상기 뱅크의 제 1 섹터 내에서 제 1 독출 또는 기입 동작이 수행됨과 동시에 상기 뱅크의 제 2 섹터 내에서 제 2 독출 또는 기입 동작이 수행되는 기능이 제공되되, 상기 뱅크의 제 2 섹터는 다른 로컬 디코더 회로를 통해 상기 제 1 섹터와 분리된다.
본 발명의 따른 특징에 따르면, 동시 읽기-쓰기 기능을 갖는 플래시 메모리 장치는 복수 개의 뱅크들과; 상기 복수 개의 뱅크들 각각에 속하는 각 섹터에 연결된 복수 개의 워드 라인들을 구동하도록 구성된 복수 개의 로컬 디코더 회로들과; 상기 복수 개의 뱅크들 중 하나의 제 1 섹터에서 독출 동작을 인에이블시키도록 그리고 상기 독출 동작과 동시에 상기 복수 개의 뱅크들 중 다른 하나의 제 2 섹터에서 기입 동작을 인에이블시키도록 상기 복수 개의 로컬 디코더 회로들 각각으로 개별적인 기입 및 독출 신호들을 제공하도록 구성된 글로벌 디코더 회로를 포함한다. 상기 글로벌 디코더 회로는 상기 개별적인 기입 및 독출 신호들을 통해 상기 복수 개의 로컬 디코더 회로들에 연결되며, 상기 글로벌 디코더 회로에 제공된 독출 또는 기입 동작을 위한 어드레스에 따라 상기 개별적인 독출 및 기입 신호들을 활성화시킬 지의 여부를 결정하도록 구성된다. 상기 복수 개의 로컬 디코더 회로들 및 상기 글로벌 디코더 회로는 상기 플래시 메모리 장치 내에 이격되어 있다.
상기 글로벌 디코더 회로는 독출 어드레스에 따라 상기 제 1 및 제 2 뱅크 각각에 연결된 상기 독출 신호를 활성화시키도록 구성된 제 1 디코더 회로와; 그리고 기입 어드레스에 따라 상기 제 1 및 제 2 뱅크 각각에 연결된 상기 기입 신호를 활성화시키도록 구성된 제 2 디코더 회로를 포함한다. 상기 제 1 디코더 회로 및 제 2 디코더 회로는 동시에 활성화되도록 구성된다. 상기 로컬 디코더 회로는 상기 뱅크의 섹터에 연결된 복수 개의 워드 라인들로 상기 개별적인 독출 및 기입 신호들을 전달하도록 구성된 제 1 및 제 2 회로들을 포함한다. 상기 제 1 및 제 2 회로들은 제 1 및 제 2 트랜지스터들의 토템 폴 배열을 포함하며, 상기 제 1 및 제 2 트랜지스터들은 적어도 하나의 선택 신호에 응답하여 상기 섹터와 관련된 복수 개의 워드 라인 드라이버들로 상기 개별적인 독출 및 기입 신호들 중 적어도 하나를 전달하도록 도전되되, 상기 적어도 하나의 선택 신호는 상기 로컬 디코더 회로가 상기 글로벌 디코더 회로에 제공되는 기입 또는 독출 어드레스에 대응하는 메모리 영역을 포함하는 상기 뱅크에 연결되었음을 나타낸다. 상기 제 1 및 제 2 회로들은 적어도 하나의 뱅크 선택 신호에 응답하여 상기 복수 개의 워드 라인 드라이버들로 상기 개별적인 독출 및 기입 신호들 중 적어도 하나를 전달하도록 구성된 적어도 하나의 패스 트랜지스터를 포함하되, 상기 적어도 하나의 뱅크 선택 신호는 상기 로컬 디코더 회로가 연결된 뱅크가 상기 플래시 메모리 장치에 제공되는 어드레스에 대응하는 메모리 영역을 포함함음을 나타낸다. 상기 글로벌 디코더 회로는 상기 개별적인 독출 및 기입 신호들을 제공하도록 구성된 제 1 및 제 2 낸드 로직 회로들을 포함한다.
상기 제 1 및 제 2 낸드 로직 회로들은 독출 동작을 위한 독출 어드레스 또는 기입 동작을 위한 기입 어드레스에 응답하여 각각 활성화되도록 구성된다. 상기 뱅크는 제 1 뱅크를 포함하되, 상기 제 1 뱅크는 상기 로컬 디코더 회로를 통해 상기 제 1 뱅크에 어드레싱된 기입 동작을 수행하도록 구성되며, 상기 플래시 메모리 장치는 제 2 뱅크를 더 포함하며, 상기 제 2 뱅크는 상기 기입 동작과 동시에 제 2 로컬 디코더 회로를 통해 상기 제 2 뱅크에 어드레싱된 독출 동작을 수행하도록 구성된다. 상기 뱅크는 제 1 뱅크를 포함하며, 상기 제 1 로컬 디코더 회로를 통해 상기 제 1 뱅크 내에서 기입 동작이 수행됨과 동시에 다른 로컬 디코더 회로를 통해 상기 제 1 뱅크 내에서 독출 동작이 수행되는 기능이 제공된다. 상기 뱅크의 제 1 섹터 내에서 제 1 독출 또는 기입 동작이 수행됨과 동시에 상기 뱅크의 제 2 섹터 내에서 제 2 독출 또는 기입 동작이 수행되는 기능이 제공되되, 상기 뱅크의 제 2 섹터는 다른 로컬 디코더 회로를 통해 상기 제 1 섹터와 분리된다.
따라서, 본 발명의 플레쉬 메모리 장치는 어드레스 코딩 부분을 글로벌 디코더에 두고 하나의 매트릭스 블락마다 하나의 글로벌 디코더를 두어 레이아웃 면적을 줄인다. 그리고 글로벌 디코더의 출력인 글로벌 독출 신호 및 글로벌 기입 신호와 로컬 디코더의 섹터 독출 신호 및 섹터 기입 신호에 응답하여 선택되는 섹터의 워드라인을 인에이블시키기 때문에, 선택된 섹터가 속하는 각 뱅크 마다 독립적으로 독출 동작과 기입 동작이 이루어진다.
도 3은 본 발명의 일실시예에 따른 플레쉬 메모리 장치를 나타내는 도면이다. 이를 참조하면, 플레쉬 메모리 장치(300)는 다수개의 뱅크들(BANK0, BANK1, …, BANKn)과 글로벌 디코더(GDEC)들, 그리고 로컬 디코더(LDEC)들을 포함한다. 뱅크들(BANK0, BANK1, …, BANKn)은 행(row)방향으로 다수개의 매트릭스 블락들(MAT0, MAT1, …, MATm)로 나누어지고, 매트릭스 블락들(MAT0, MAT1, …, MATm)은 열(column)방향으로 섹터(sector)들로 나누어진다. 글로벌 디코더(GDEC)들은 매트릭스 블락들(MAT0, MAT1, …, MATm) 마다 배열되고, 독출 어드레스 신호들(PQRi_R)과 기입 어드레스 신호들(PQRi_W)에 각각 응답하여 글로벌 독출 신호(GWLi_R, i=0,1,…,m)와 글로벌 기입 신호(GWLi_W, i=0,1,…,m)를 발생한다. 로컬 디코더(LDEC)들은 섹터들 마다 배열되고, 독출 섹터 선택 신호(SS_R)에 응답하여 글로벌 독출 신호(GWL_R)를 워드라인 인에이블 신호(WL_DRV)로 전달하고 기입 섹터 선택 신호(SS_W)에 응답하여 글로벌 기입 신호(GWL_W)를 워드라인 인에이블 신호(WL_DRV)로 전달한다. 그리고, 로컬 디코더(LDEC)는 워드라인 인에이블 신호(WL_DRV)에 응답하여 워드라인 구동 신호(PWLi<0>, PWLi<1>, …, PWLi<7>)를 워드라인(WLi<0>, WLi<1>, …, WLi<7>)으로 전달한다.
글로벌 디코더(GDEC)는 구체적으로 도 4에 도시되어 있다. 도 4를 참조하면, 글로벌 디코더(400)는 제1 코딩부(410)와 제2 코딩부(420)를 포함한다. 제1 코딩부(410)는 독출 어드레스 신호들(Pi_R, Qi_R, Ri_R)을 입력하여 글로벌 독출 신호(GWL_R)를 출력하는 제1 낸드 게이트로 구성된다. 제2 코딩부(420)는 기입 어드레스 신호들(Pi_W, Qi_W, Ri_W)을 입력하여 글로벌 기입 신호(GWL_W)를 출력하는 제2 낸드 게이트로 구성된다. 독출 어드레스 신호들(Pi_R, Qi_R, Ri_R)은 독출하고자하는 메모리 셀의 어드레스 신호를 의미하고, 기입 어드레스 신호들(Pi_W, Qi_W, Ri_W)은 기입하고자하는 메모리 셀의 어드레스 신호를 의미한다. 글로벌 독출 신호(GWL_R)와 글로벌 기입 신호(GWL_W)는 선택되는 하나의 매트릭스 블락(MAT0, MAT1, …, MATm)으로의 독출 동작과 기입 동작을 지시한다.
본 발명의 일실시예에 따른 로컬 디코더(LDEC)가 도 5에 도시되어 있다. 도 5를 참조하면, 로컬 디코더(500)는 코딩부(510), 드라이버부(220), 그리고 리셋부(230)를 포함한다. 코딩부(510)는 제1 내지 제3 트랜지스터들(511, 512, 513)을 포함한다. 제1 트랜지스터(511)는 전원 전압의 제1 전압(Vpx)이 그 소스에, 디코더 인에이블 신호(Vpgate)가 그 게이트에, 그리고 워드라인 인에이블 신호(WL_DRV)가 그 드레인에 연결된다. 제2 트랜지스터(512)는 워드라인 인에이블 신호(WL_DRV)가 그 드레인에, 섹터 독출 신호(SS0R)가 그 게이트에, 그리고 글로벌 독출 신호(GWL_R)가 그 소스에 연결된다. 제3 트랜지스터(513)는 워드라인 인에이블 신호(WL_DRV)가 그 드레인에, 섹터 기입 신호(SS0W)가 그 게이트에, 그리고 글로벌 기입 신호(GWL_W)가 그 소스에 연결된다. 드라이버부(220)와 리셋부(230)은 앞서 설명한 도 2의 드라이버부(220)와 리셋부(230)와 동일하다. 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.
로컬 디코더(500)의 동작은 다음과 같다. 첫번째로, 독출 동작을 살펴보면, 디코더 인에이블 신호(Vpgate)가 하이레벨일 때 하이레벨의 독출 섹터 선택 신호(SS0R)에 응답하여 로우레벨의 글로벌 독출 신호(GWL_R)를 워드라인 인에이블 신호(WL_DRV)로 전달한다. 로우레벨의 워드라인 인에이블 신호(WL_DRV)는 드라이버부(220) 내 피모스 트랜지스터들을 턴온시킨다. 이 때, 제1 워드라인 구동 신호(PWLi<0>)가 하이레벨로 활성화된 상태라면 제1 워드라인(WLi<0>)이 하이레벨로 인에이블된다. 그리하여, 제1 워드라인(WLi<0>)에 연결된 메모리 셀들 중 선택되는 비트라인(미도시)과 연결되는 메모리 셀 데이터의 독출 동작이 이루어진다.
두번째로, 기입 동작을 살펴보면, 디코더 인에이블 신호(Vpgate)가 하이레벨일 때 하이레벨의 기입 섹터 선택 신호(SS0W)에 응답하여 로우레벨의 글로벌 기입 신호(GWL_W)를 워드라인 인에이블 신호(WL_DRV)로 전달한다. 로우레벨의 워드라인 인에이블 신호(WL_DRV)는 드라이버부(220) 내 피모스 트랜지스터들을 턴온시킨다. 그리고, 제1 워드라인 구동 신호(PWLi<0>)가 하이레벨로 활성화된 상태라면 제1 워드라인(WLi<0>)이 하이레벨로 인에이블되어 제1 워드라인(WLi<0>)에 연결된 메모리 셀들 중 선택되는 비트라인(미도시)과 연결되는 메모리 셀로의 데이터 기입 동작이 이루어진다.
도 6은 본 발명의 다른 실시예에 따른 로컬 디코더(LDEC)를 나타내는 도면이다. 도 6의 로컬 디코더(600)는 도 5의 로컬 디코더(500)와 비교하여 코딩부(610)의 구성이 다르다. 구체적으로, 코딩부(610)는 제1 내지 제5 트랜지스터들(611, 612, 613, 614, 615)을 포함한다. 제1 트랜지스터(611)는 전원 전압의 제1 전압(Vpx)이 그 소스에, 디코더 인에이블 신호(Vpgate)가 그 게이트에, 그리고 워드라인 인에이블 신호(WL_DRV)가 그 드레인에 연결된다. 제2 트랜지스터(612)는 워드라인 인에이블 신호(WL_DRV)가 그 드레인에, 섹터 독출 신호(SS0R)가 그 게이트에 연결된다. 제3 트랜지스터(613)는 제2 트랜지스터(612)의 소스에 그 드레인이, 글로벌 독출 신호(GWL_R)가 그 게이트에, 그리고 접지 전압(VSS)이 그 소스에 연결된다. 제4 트랜지스터(614)는 워드라인 인에이블 신호(WL_DRV)가 그 드레인에, 그리고 섹터 기입 신호(SS0W)가 그 게이트에 연결된다. 제5 트랜지스터(615)는 제4 트랜지스터(614)의 소스에 그 드레인이, 글로벌 기입 신호(GWL_W)가 그 게이트에, 그리고 접지 전압(VSS)이 그 소스에 연결된다.
로컬 디코더(600)의 동작은 도 5의 로컬 디코더(500)와 거의 동일한 데, 글로벌 독출 신호(GWL_R)와 글로벌 기입 신호(GWL_W)가 활성화되면 하이레벨로 설정된다는 점에서 차이가 있다. 즉, 독출 동작시. 디코더 인에이블 신호(Vpgate)가 하이레벨일 때 하이레벨의 독출 섹터 선택 신호(SS0R)와 하이레벨의 글로벌 독출 신호(GWL_R)에 응답하여 워드라인 인에이블 신호(WL_DRV)가 로우레벨로 활성화된다. 이 후, 선택되는 하나의 워드라인 구동(PWLi<0>, PWLi<1>, …, PWLi<7>)에 따라 하나의 워드라인(WLi<0>, WLi<1>, …, WLi<7>)이 인에이블되어 선택된 메모리 셀의 독출 동작이 이루어진다. 그리고, 기입 동작시, 디코더 인에이블 신호(Vpgate)가 하이레벨이고 하이레벨의 기입 섹터 선택 신호(SS0W)와 하이레벨의 글로벌 기입 신호(GWL_W)에 응답하여 워드라인 인에이블 신호(WL_DRV)가 로우레벨로 활성화된다. 이 후, 선택되는 하나의 워드라인 구동(PWLi<0>, PWLi<1>, …, PWLi<7>)에 따라 하나의 워드라인(WLi<0>, WLi<1>, …, WLi<7>)이 인에이블되어 선택된 메모리 셀로의 기입 동작이 이루어진다.
따라서, 본 발명의 플레쉬 메모리 장치는 워드라인 어드레싱을 위한 어드레스 신호들의 조합상 반복적이고 면적을 많이 차지하는 어드레스 코딩 부분을 글로벌 디코더에 두고 하나의 매트릭스 블락마다 하나의 글로벌 디코더(GDEC)를 두어 레이아웃 면적을 줄인다. 글로벌 디코더(GDEC)는 어드레스 신호들을 독출 어드레스 신호들(Pi_R, Qi_R, Ri_R)과 기입 어드레스 신호들(Pi_W, Qi_W, Ri_W)로 구분하고 로컬 디코더(LDEC)는 섹터 독출 신호(SS0R) 및 섹터 기입 신호(SS0W)와 글로벌 디코더(GDEC)의 출력인 글로벌 독출 신호(GWL_R) 및 글로벌 기입 신호(GWL_W)에 응답하여 워드라인을 인에이블시키기 때문에, 선택된 섹터가 속하는 각 뱅크 마다 독립적으로 독출 동작과 기입 동작이 이루어진다.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 본 발명의 플레쉬 메모리 장치에 의하면, 어드레스 코딩 부분을 글로벌 디코더에 두고 하나의 매트릭스 블락마다 하나의 글로벌 디코더를 두어 레이아웃 면적을 줄인다. 그리고 글로벌 디코더의 출력인 글로벌 독출 신호 및 글로벌 기입 신호와 로컬 디코더의 섹터 독출 신호 및 섹터 기입 신호에 응답하여 선택되는 섹터의 워드라인을 인에이블시키기 때문에, 선택된 섹터가 속하는 각 뱅크 마다 독립적으로 독출 동작과 기입 동작이 이루어진다.
도 1은 종래의 로컬 디코더를 포함하는 플레쉬 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 로컬 디코더의 구체적인 회로도를 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 플레쉬 메모리 장치를 나타내는 도면이다.
도 4는 도 3의 글로벌 디코더를 나타내는 도면이다.
도 5는 도 3의 로컬 디코더의 일실시예를 나타내는 도면이다.
도 6은 도 3의 로컬 디코더의 다른 실시예를 나타내는 도면이다.

Claims (33)

  1. 삭제
  2. 삭제
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  5. 삭제
  6. 플래시 메모리 장치에 있어서:
    개별적인 독출 및 기입 신호들 (GWL_R, GWL_W)에 응답하여 상기 플래시 메모리 장치의 뱅크에 연결된 워드 라인들을 구동하도록 구성되는 로컬 디코더 회로와; 그리고
    상기 개별적인 독출 및 기입 신호들을 통해 상기 로컬 디코더 회로에 연결되며, 어드레스에 의거하여 상기 독출 및 기입 신호들을 개별적으로 활성화시키도록 구성된 글로벌 디코더 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 뱅크에서 독출 동작이 수행됨과 동시에 다른 뱅크에서 기입 동작이 수행되는 기능이 지원되는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제 6 항에 있어서,
    상기 어드레스는 상기 글로벌 디코더 회로에 제공되되, 상기 워드 라인들을 이용하여 상기 어드레스와 관련된 메모리 셀들이 액세스됨을 나타내는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 행 디코더 회로는 제 1 행 디코더 회로를 포함하고, 상기 뱅크는 제 1 뱅크를 포함하고, 상기 워드 라인들은 제 1 워드 라인들을 포함하며;
    상기 제 1 뱅크와 분리된 상기 플래시 메모리 장치의 제 2 뱅크를 제 2 워드 라인들을 통해 구동하도록 구성된 제 2 로컬 디코더 회로를 더 포함하되, 상기 제 2 워드 라인들은 상기 제 1 워드 라인들과 분리되어 있고, 상기 제 2 로컬 디코더 회로는 상기 개별적인 독출 및 기입 신호들에 의해서 상기 글로벌 디코더 회로에 연결되는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 글로벌 디코더 회로는 상기 개별적인 독출 및 기입 신호들을 이용하여 상기 제 1 및 제 2 로컬 디코더 회로들을 활성화시키도록 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  11. 제 8 항에 있어서,
    상기 로컬 디코더 회로 및 상기 글로벌 디코더 회로는 상기 플래시 메모리 장치 내에서 이격되어 있는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제 9 항에 있어서,
    상기 글로벌 디코더 회로는
    독출 어드레스에 따라 상기 제 1 및 제 2 뱅크들에 각각 연결된 독출 신호를 활성화시키도록 구성된 제 1 디코더 회로와; 그리고
    기입 어드레스에 따라 상기 제 1 및 제 2 뱅크들에 각각 연결된 쓰기 신호를 활성화시키도록 구성된 제 1 디코더 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  13. 제 8 항에 있어서,
    상기 로컬 디코더 회로는 상기 뱅크의 섹터에 연결된 복수 개의 워드 라인 드라이버들로 상기 개별적인 독출 및 기입 신호들을 전달하도록 구성된 제 1 및 제 2 회로들을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 회로들은 제 1 및 제 2 트랜지스터들의 토템 폴 배열을 포함하며, 상기 제 1 및 제 2 트랜지스터들은 적어도 하나의 선택 신호에 응답하여 상기 섹터와 관련된 복수 개의 워드 라인 드라이버들로 상기 개별적인 독출 및 기입 신호들 중 적어도 하나를 전달하도록 도전되되, 상기 적어도 하나의 선택 신호는 상기 로컬 디코더 회로가 상기 글로벌 디코더 회로에 제공되는 기입 또는 독출 어드레스에 대응하는 메모리 영역을 포함하는 상기 뱅크에 연결되었음을 나타내는 것을 특징으로 하는 플래시 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제 1 및 제 2 회로들은 적어도 하나의 뱅크 선택 신호에 응답하여 상기 복수 개의 워드 라인 드라이버들로 상기 개별적인 독출 및 기입 신호들 중 적어도 하나를 전달하도록 구성된 적어도 하나의 패스 트랜지스터를 포함하되, 상기 적어도 하나의 뱅크 선택 신호는 상기 로컬 디코더 회로에 연결된 뱅크가 상기 플래시 메모리 장치에 제공되는 어드레스에 대응하는 메모리 영역을 포함함음을 나타내는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제 8 항에 있어서,
    상기 글로벌 디코더 회로는 상기 개별적인 독출 및 기입 신호들을 제공하도록 구성된 제 1 및 제 2 낸드 로직 회로들을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제 1 및 제 2 낸드 로직 회로들은 독출 동작을 위한 독출 어드레스 또는 기입 동작을 위한 기입 어드레스에 응답하여 각각 활성화되도록 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  18. 제 6 항에 있어서,
    상기 뱅크는 제 1 뱅크를 포함하되, 상기 제 1 뱅크는 상기 로컬 디코더 회로를 통해 상기 제 1 뱅크에 어드레싱된 기입 동작을 수행하도록 구성되며,
    상기 플래시 메모리 장치는 제 2 뱅크를 더 포함하며, 상기 제 2 뱅크는 상기 기입 동작과 동시에 제 2 로컬 디코더 회로를 통해 상기 제 2 뱅크에 어드레싱된 독출 동작을 수행하도록 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  19. 제 8 항에 있어서,
    상기 뱅크는 제 1 뱅크를 포함하며, 상기 제 1 로컬 디코더 회로를 통해 상기 제 1 뱅크 내에서 기입 동작이 수행됨과 동시에 다른 로컬 디코더 회로를 통해 상기 제 1 뱅크 내에서 독출 동작이 수행되는 기능이 제공되는 것을 특징으로 하는 플래시 메모리 장치.
  20. 제 8 항에 있어서,
    상기 뱅크의 제 1 섹터 내에서 제 1 독출 또는 기입 동작이 수행됨과 동시에 상기 뱅크의 제 2 섹터 내에서 제 2 독출 또는 기입 동작이 수행되는 기능이 제공되되, 상기 뱅크의 제 2 섹터는 다른 로컬 디코더 회로를 통해 상기 제 1 섹터와 분리되는 것을 특징으로 하는 플래시 메모리 장치.
  21. 동시 읽기-쓰기 기능을 갖는 플래시 메모리 장치에 있어서:
    복수 개의 뱅크들과;
    상기 복수 개의 뱅크들 각각에 속하는 각 섹터에 연결된 복수 개의 워드 라인들을 구동하도록 구성된 복수 개의 로컬 디코더 회로들과;
    상기 복수 개의 뱅크들 중 하나의 제 1 섹터에서 독출 동작을 인에이블시키도록 그리고 상기 독출 동작과 동시에 상기 복수 개의 뱅크들 중 다른 하나의 제 2 섹터에서 기입 동작을 인에이블시키도록 상기 복수 개의 로컬 디코더 회로들 각각으로 개별적인 기입 및 독출 신호들을 제공하도록 구성된 글로벌 디코더 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  22. 제 21 항에 있어서,
    상기 글로벌 디코더 회로는 상기 개별적인 기입 및 독출 신호들을 통해 상기 복수 개의 로컬 디코더 회로들에 연결되며, 상기 글로벌 디코더 회로에 제공된 독출 또는 기입 동작을 위한 어드레스에 따라 상기 개별적인 독출 및 기입 신호들을 활성화시킬 지의 여부를 결정하도록 구성된 것을 특징으로 하는 플래시 메모리 장치.
  23. 제 21 항에 있어서,
    상기 복수 개의 로컬 디코더 회로들 및 상기 글로벌 디코더 회로는 상기 플래시 메모리 장치 내에 이격되어 있는 것을 특징으로 하는 플래시 메모리 장치.
  24. 제 22 항에 있어서,
    상기 글로벌 디코더 회로는
    독출 어드레스에 따라 상기 제 1 및 제 2 뱅크 각각에 연결된 상기 독출 신호를 활성화시키도록 구성된 제 1 디코더 회로와; 그리고
    기입 어드레스에 따라 상기 제 1 및 제 2 뱅크 각각에 연결된 상기 기입 신호를 활성화시키도록 구성된 제 2 디코더 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  25. 제 24 항에 있어서,
    상기 제 1 디코더 회로 및 제 2 디코더 회로는 동시에 활성화되도록 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  26. 제 21 항에 있어서,
    상기 로컬 디코더 회로는 상기 뱅크의 섹터에 연결된 복수 개의 워드 라인들로 상기 개별적인 독출 및 기입 신호들을 전달하도록 구성된 제 1 및 제 2 회로들을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  27. 제 26 항에 있어서,
    상기 제 1 및 제 2 회로들은 제 1 및 제 2 트랜지스터들의 토템 폴 배열을 포함하며, 상기 제 1 및 제 2 트랜지스터들은 적어도 하나의 선택 신호에 응답하여 상기 섹터와 관련된 복수 개의 워드 라인 드라이버들로 상기 개별적인 독출 및 기입 신호들 중 적어도 하나를 전달하도록 도전되되, 상기 적어도 하나의 선택 신호는 상기 로컬 디코더 회로가 상기 글로벌 디코더 회로에 제공되는 기입 또는 독출 어드레스에 대응하는 메모리 영역을 포함하는 상기 뱅크에 연결되었음을 나타내는 것을 특징으로 하는 플래시 메모리 장치.
  28. 제 26 항에 있어서,
    상기 제 1 및 제 2 회로들은 적어도 하나의 뱅크 선택 신호에 응답하여 상기 복수 개의 워드 라인 드라이버들로 상기 개별적인 독출 및 기입 신호들 중 적어도 하나를 전달하도록 구성된 적어도 하나의 패스 트랜지스터를 포함하되, 상기 적어도 하나의 뱅크 선택 신호는 상기 로컬 디코더 회로가 연결된 뱅크가 상기 플래시 메모리 장치에 제공되는 어드레스에 대응하는 메모리 영역을 포함함음을 나타내는 것을 특징으로 하는 플래시 메모리 장치.
  29. 제 23 항에 있어서,
    상기 글로벌 디코더 회로는 상기 개별적인 독출 및 기입 신호들을 제공하도록 구성된 제 1 및 제 2 낸드 로직 회로들을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  30. 제 29 항에 있어서,
    상기 제 1 및 제 2 낸드 로직 회로들은 독출 동작을 위한 독출 어드레스 또는 기입 동작을 위한 기입 어드레스에 응답하여 각각 활성화되도록 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  31. 제 21 항에 있어서,
    상기 뱅크는 제 1 뱅크를 포함하되, 상기 제 1 뱅크는 상기 로컬 디코더 회로를 통해 상기 제 1 뱅크에 어드레싱된 기입 동작을 수행하도록 구성되며,
    상기 플래시 메모리 장치는 제 2 뱅크를 더 포함하며, 상기 제 2 뱅크는 상기 기입 동작과 동시에 제 2 로컬 디코더 회로를 통해 상기 제 2 뱅크에 어드레싱된 독출 동작을 수행하도록 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  32. 제 22 항에 있어서,
    상기 뱅크는 제 1 뱅크를 포함하며, 상기 제 1 로컬 디코더 회로를 통해 상기 제 1 뱅크 내에서 기입 동작이 수행됨과 동시에 다른 로컬 디코더 회로를 통해 상기 제 1 뱅크 내에서 독출 동작이 수행되는 기능이 제공되는 것을 특징으로 하는 플래시 메모리 장치.
  33. 제 22 항에 있어서,
    상기 뱅크의 제 1 섹터 내에서 제 1 독출 또는 기입 동작이 수행됨과 동시에 상기 뱅크의 제 2 섹터 내에서 제 2 독출 또는 기입 동작이 수행되는 기능이 제공되되, 상기 뱅크의 제 2 섹터는 다른 로컬 디코더 회로를 통해 상기 제 1 섹터와 분리되는 것을 특징으로 하는 플래시 메모리 장치.
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US10/622,278 US7079417B2 (en) 2002-08-14 2003-07-18 Read-while-write flash memory devices having local row decoder circuits activated by separate read and write signals
JP2003286360A JP4452463B2 (ja) 2002-08-14 2003-08-05 レイアウト面積を減らし、バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置
EP03017907A EP1389781A3 (en) 2002-08-14 2003-08-06 Flash memory device having local decoder circuitry
CNB031540384A CN100520974C (zh) 2002-08-14 2003-08-14 带由分离读写信号驱动逻辑行解码器电路的边读边写闪存

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8547719B2 (en) 2008-10-10 2013-10-01 Samsung Electronics Co., Ltd. Stacked memory device and method thereof

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100622349B1 (ko) * 2004-08-04 2006-09-14 삼성전자주식회사 불량 블록 관리 기능을 가지는 플레시 메모리 장치 및플레시 메모리 장치의 불량 블록 관리 방법.
KR100645046B1 (ko) 2004-10-07 2006-11-10 삼성전자주식회사 불 휘발성 메모리 장치의 행 디코더 회로
KR100664866B1 (ko) * 2005-04-26 2007-01-03 매그나칩 반도체 유한회사 어드레스 디코더 회로
US7242623B2 (en) 2005-07-12 2007-07-10 Infineon Technologies Flash Gmbh & Co. Kg Non-volatile memory cell device, programming element and method for programming data into a plurality of non-volatile memory cells
US7260019B1 (en) * 2005-10-31 2007-08-21 Spansion Llc Memory array
US20070165479A1 (en) * 2006-01-17 2007-07-19 Norbert Rehm Local wordline driver scheme to avoid fails due to floating wordline in a segmented wordline driver scheme
KR100704039B1 (ko) * 2006-01-20 2007-04-04 삼성전자주식회사 디코딩 신호가 워드라인 방향으로 버싱되는 반도체 메모리장치
KR101494333B1 (ko) * 2006-07-31 2015-02-17 쌘디스크 3디 엘엘씨 메모리 어레이 블록 선택을 위하여 두 개의 데이터 버스를 통합한 메모리 어레이용 방법과 장치
US8279704B2 (en) 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US7596050B2 (en) * 2006-07-31 2009-09-29 Sandisk 3D Llc Method for using a hierarchical bit line bias bus for block selectable memory array
US7463536B2 (en) * 2006-07-31 2008-12-09 Sandisk 3D Llc Memory array incorporating two data busses for memory array block selection
US7570523B2 (en) * 2006-07-31 2009-08-04 Sandisk 3D Llc Method for using two data busses for memory array block selection
US7633828B2 (en) * 2006-07-31 2009-12-15 Sandisk 3D Llc Hierarchical bit line bias bus for block selectable memory array
US7499366B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
KR100781980B1 (ko) * 2006-11-02 2007-12-06 삼성전자주식회사 불휘발성 메모리 장치에서의 디코더 및 그에 의한 디코딩방법
KR100915815B1 (ko) * 2007-09-13 2009-09-07 주식회사 하이닉스반도체 복수의 로우 디코더를 공유하는 제어 블록을 갖는 반도체메모리 장치
US7672163B2 (en) * 2007-09-14 2010-03-02 Sandisk Corporation Control gate line architecture
JP2009272000A (ja) * 2008-05-07 2009-11-19 Toshiba Microelectronics Corp 不揮発性半導体記憶装置およびそのテスト方法
KR101360812B1 (ko) * 2008-06-05 2014-02-11 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
TWI393141B (zh) * 2008-09-03 2013-04-11 Elan Microelectronics Corp A column decoder that can be used to speed up the read speed in a number of programmable flash memories
US20100114768A1 (en) 2008-10-31 2010-05-06 Wachovia Corporation Payment vehicle with on and off function
US10867298B1 (en) 2008-10-31 2020-12-15 Wells Fargo Bank, N.A. Payment vehicle with on and off function
US8189390B2 (en) 2009-03-05 2012-05-29 Mosaid Technologies Incorporated NAND flash architecture with multi-level row decoding
US8645637B2 (en) * 2010-11-16 2014-02-04 Micron Technology, Inc. Interruption of write memory operations to provide faster read access in a serial interface memory
US8737137B1 (en) 2013-01-22 2014-05-27 Freescale Semiconductor, Inc. Flash memory with bias voltage for word line/row driver
US11429975B1 (en) 2015-03-27 2022-08-30 Wells Fargo Bank, N.A. Token management system
US11170364B1 (en) 2015-07-31 2021-11-09 Wells Fargo Bank, N.A. Connected payment card systems and methods
US11386223B1 (en) 2016-07-01 2022-07-12 Wells Fargo Bank, N.A. Access control tower
US11886611B1 (en) 2016-07-01 2024-01-30 Wells Fargo Bank, N.A. Control tower for virtual rewards currency
US11935020B1 (en) 2016-07-01 2024-03-19 Wells Fargo Bank, N.A. Control tower for prospective transactions
US11615402B1 (en) 2016-07-01 2023-03-28 Wells Fargo Bank, N.A. Access control tower
US10992679B1 (en) 2016-07-01 2021-04-27 Wells Fargo Bank, N.A. Access control tower
US11556936B1 (en) 2017-04-25 2023-01-17 Wells Fargo Bank, N.A. System and method for card control
US11062388B1 (en) 2017-07-06 2021-07-13 Wells Fargo Bank, N.A Data control tower
US11188887B1 (en) 2017-11-20 2021-11-30 Wells Fargo Bank, N.A. Systems and methods for payment information access management
US10482968B1 (en) * 2018-11-22 2019-11-19 Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. Local x-decoder and related memory system
US10992606B1 (en) 2020-09-04 2021-04-27 Wells Fargo Bank, N.A. Synchronous interfacing with unaffiliated networked systems to alter functionality of sets of electronic assets
US11546338B1 (en) 2021-01-05 2023-01-03 Wells Fargo Bank, N.A. Digital account controls portal and protocols for federated and non-federated systems and devices
DE102021107045A1 (de) 2021-03-10 2022-09-15 Elmos Semiconductor Se Rechnersystem für eine Motorsteuerung mit einem Programmspeicher und einem Datenspeicher

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08167285A (ja) * 1994-12-07 1996-06-25 Toshiba Corp 半導体記憶装置
KR19980055723A (ko) * 1996-12-28 1998-09-25 김영환 플래쉬 메모리에서의 디코더 회로
KR19990018929A (ko) * 1997-08-28 1999-03-15 윤종용 분할된 워드 라인 구조를 갖는 플래시 메모리 장치의 행 디코더회로
KR19990057911A (ko) * 1997-12-30 1999-07-15 김영환 플래쉬 메모리 장치의 로우디코더
JP2000268561A (ja) * 1999-03-18 2000-09-29 Toshiba Microelectronics Corp 半導体記憶装置
KR20010009723A (ko) * 1999-07-13 2001-02-05 윤종용 고집적화에 적합한 행 디코딩 구조를 갖는 플래시 메모리 장치
KR20020094355A (ko) * 2001-06-11 2002-12-18 삼성전자 주식회사 계층적 섹터구조를 갖는 불휘발성 반도체 메모리 장치

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4620299A (en) 1985-03-04 1986-10-28 Motorola, Inc. Row decoder
US4661724A (en) 1985-05-06 1987-04-28 Motorola, Inc. Row decoder
JPS6366789A (ja) 1986-09-09 1988-03-25 Mitsubishi Electric Corp Ｃｍｏｓ行デコ−ダ回路
JP2525455B2 (ja) 1988-05-30 1996-08-21 富士通株式会社 半導体メモリ装置
JPH02218096A (ja) 1989-02-17 1990-08-30 Sharp Corp 半導体メモリの行選択回路
US5222040A (en) 1990-12-11 1993-06-22 Nexcom Technology, Inc. Single transistor eeprom memory cell
KR940005695B1 (ko) 1990-12-19 1994-06-22 삼성전자 주식회사 불휘발성 기억소자의 로우 디코더 회로
JPH04222998A (ja) 1990-12-25 1992-08-12 Nec Corp 半導体メモリ装置
JP2835215B2 (ja) 1991-07-25 1998-12-14 株式会社東芝 不揮発性半導体記憶装置
IT1253680B (it) 1991-08-30 1995-08-22 St Microelectronics Srl Decodificatore per rom di tipo nand
US5187394A (en) 1992-01-13 1993-02-16 Motorola, Inc. Configurable row decoder driver circuit
DE4311358C2 (de) * 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
JP3093432B2 (ja) 1992-04-08 2000-10-03 日本電気株式会社 行デコーダ
US5668485A (en) 1992-05-21 1997-09-16 Texas Instruments Incorporated Row decoder with level translator
KR960008825B1 (en) 1993-11-18 1996-07-05 Samsung Electronics Co Ltd Row redundancy circuit and method of semiconductor memory device with double row decoder
US5365479A (en) 1994-03-03 1994-11-15 National Semiconductor Corp. Row decoder and driver with switched-bias bulk regions
US5696721A (en) 1995-05-05 1997-12-09 Texas Instruments Incorporated Dynamic random access memory having row decoder with level translator for driving a word line voltage above and below an operating supply voltage range
US5615164A (en) 1995-06-07 1997-03-25 International Business Machines Corporation Latched row decoder for a random access memory
US5719818A (en) 1996-04-18 1998-02-17 Waferscale Integration Inc. Row decoder having triple transistor word line drivers
KR100228424B1 (ko) 1996-06-29 1999-11-01 김영환 반도체 메모리 장치의 엑스 디코더 회로
US5777926A (en) 1996-10-24 1998-07-07 Programmable Microelectronics Corporation Row decoder circuit for PMOS non-volatile memory cell which uses channel hot electrons for programming
KR100237624B1 (ko) 1996-10-30 2000-01-15 김영환 반도체 메모리장치의 로우 디코더
TW405121B (en) 1996-12-31 2000-09-11 Hyundai Electronics Ind Sub row decoder circuit for semiconductor memory device
KR100224779B1 (ko) 1996-12-31 1999-10-15 김영환 로오 디코더 회로
US5796656A (en) 1997-02-22 1998-08-18 Programmable Microelectronics Corporation Row decoder circuit for PMOS non-volatile memory cell which uses electron tunneling for programming and erasing
US5886923A (en) * 1997-10-27 1999-03-23 Integrated Silicon Solution Inc. Local row decoder for sector-erase fowler-nordheim tunneling based flash memory
US6055203A (en) 1997-11-19 2000-04-25 Waferscale Integration Row decoder
EP0920023B1 (en) 1997-11-26 2010-06-30 STMicroelectronics Srl Row decoder for a flash-EEPROM memory device with the possibility of selective erasing of a sub-group of rows of a sector
EP0928003B1 (en) 1997-12-31 2005-09-21 STMicroelectronics S.r.l. Row decoder circuit for an electronic memory device, particularly for low voltage applications
US5999479A (en) 1998-01-21 1999-12-07 Integrated Silicon Solution, Inc. Row decoder for nonvolatile memory having a low-voltage power supply
US6118726A (en) 1998-02-02 2000-09-12 International Business Machines Corporation Shared row decoder
US5991198A (en) 1998-04-02 1999-11-23 Nexflash Technologies, Inc. Local row decoder and associated control logic for fowler-nordheim tunneling based flash memory
US6285360B1 (en) 1998-05-08 2001-09-04 Aurora Systems, Inc. Redundant row decoder
DE19928454B4 (de) 1998-06-29 2010-01-21 Fujitsu Microelectronics Ltd. Speichervorrichtung mit Reihendecodierer
US6044020A (en) 1998-07-28 2000-03-28 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device with a row decoder circuit
KR100297725B1 (ko) 1999-04-23 2001-10-29 윤종용 반도체 메모리 장치의 로우 디코더 드라이버
US6377502B1 (en) * 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
EP1061525B1 (en) 1999-06-17 2006-03-08 STMicroelectronics S.r.l. Row decoder for a nonvolatile memory with possibility of selectively biasing word lines to positive or negative voltages
US6278297B1 (en) 1999-09-14 2001-08-21 Texas Instruments Incorporated Row decoder with switched power supply
US6772273B1 (en) * 2000-06-29 2004-08-03 Intel Corporation Block-level read while write method and apparatus
TW540053B (en) * 2000-07-13 2003-07-01 Samsung Electronics Co Ltd Row decoder of a NOR-type flash memory device
JP4503809B2 (ja) 2000-10-31 2010-07-14 株式会社東芝 半導体記憶装置
US6426914B1 (en) 2001-04-20 2002-07-30 International Business Machines Corporation Floating wordline using a dynamic row decoder and bitline VDD precharge

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08167285A (ja) * 1994-12-07 1996-06-25 Toshiba Corp 半導体記憶装置
KR19980055723A (ko) * 1996-12-28 1998-09-25 김영환 플래쉬 메모리에서의 디코더 회로
KR19990018929A (ko) * 1997-08-28 1999-03-15 윤종용 분할된 워드 라인 구조를 갖는 플래시 메모리 장치의 행 디코더회로
KR19990057911A (ko) * 1997-12-30 1999-07-15 김영환 플래쉬 메모리 장치의 로우디코더
JP2000268561A (ja) * 1999-03-18 2000-09-29 Toshiba Microelectronics Corp 半導体記憶装置
KR20010009723A (ko) * 1999-07-13 2001-02-05 윤종용 고집적화에 적합한 행 디코딩 구조를 갖는 플래시 메모리 장치
KR20020094355A (ko) * 2001-06-11 2002-12-18 삼성전자 주식회사 계층적 섹터구조를 갖는 불휘발성 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8547719B2 (en) 2008-10-10 2013-10-01 Samsung Electronics Co., Ltd. Stacked memory device and method thereof

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