KR100224779B1 - 로오 디코더 회로 - Google Patents
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Abstract
본 발명은 워드라인 드라이버단으로 입력되는 풀-업/풀-다운 신호중에서 풀- 다운 신호를 서로 공유하게하여 8개의 워드라인을 드라이브하기 위해 2쌍의 풀-업 및 풀-다운 신호가 필요하던 것을 1쌍의 풀-업 신호와 공유하는 1개의 풀-다운 신호만으로 8개의 워드라인을 드라이브하도록 함으로써, 메탈 공정시 풀-업 및 풀-다운 라인 스페이스와 폭을 증대시켜 수율을 향상시킨 로오 디코더 회로에 관한 것이다.
Description
반도체 메모리 소자에서 워드 라인을 제어하기 위해서 로오 디코더를 사용한다. 그러나 메모리 소자의 고집적화에 따라 워드라인 하나에 디코더 하나 를 래이아웃(layout)하기에는 너푸 공간이 부족하다. 따라서 현재는 대부분 로오 디코더 하나의 출력에 계층 어드라인 구동회로 몇개를 공유하고, 이를 서브 로오 디코더(pxi 발생기)에 의해 구분되게 하는 계층 워드라인 구동회로를 사용한다.
일반적으로, 계층적 워드 라인 구조는 워드 라인의 메탈 스트랩핑(Metal Strapping)에서 발생하는 어격한 메탈 디자인 루울(Metal Design Rule)을 완화 하기 위하여 사용된다. 메탈 스트랩핑은 폴리-실리콘(Poly-Silicon)으로 만들어지는 워드 라인의 저항을 감소시키기 위하여 메탈 라인을 워드 라인 피치 (Pitch)로 셀 어레이의 상부에 배열하고 폴리-실리콘의 워드 라인에 연결하는 것으로, 워드 라인의 저항을 줄여 구동 시간을 빠르게 한다. (여기에서 피치란 규칙적으로 배열된 라인들에서 라인 폭(Line Width) +스페이스(Space)를 합한 것을 지칭한다.) 이러한 메탈 스트랩핑 방법은, 메모리 소자의 집적도가 증가함에 따라 워드 라인 피치가 감소하므로 메탈 공정의 결함(Failure) 비율이 증가 하여 수율(Vield)이 감소된다. 따라서, 64M급 디램(DRAM) 제품부터는 계층적 워드 라인 구조가 필수적으로 적용되고 있다.
본 발명은 메모리 제품에 적용되는 계층적 워드 라인 구조에서 하위 워드 라인을 구동하는 서브 로오 디코더 회로를 사용하는 모든 메모리 제품에 활용이 가능하다.
계층적 워드라인 구조에 사용되는 워드라인 구동회로는 일반적으로 3개의 엔모스(NMOS)형 트랜지스터로 구성되어 있으며, 더블 부트스트래핑 (Double Bootstrapping) 과정을 통하여 워드라인을 승압된 전압 레벨인 고전위(Vpp)로 구동한다.
제1a도는 서브워드라인을 구동하기 위한 로오 디코더 회로도로써, 로오 디코더 회로에서 출력된 한쌍의 풀-업(pu0)및 풀-다운(pd0) 신호가 서로 다른 4개의 서브워드라인을 드라이브할 수 있게 구성되어 있다. 제2도는 제1도에 도시된 각 신호의 동작 타이밍도를 나타낸 것이다. 그 동작 순서는 로오 디코더 인에이블 신호((a)xdpd)가 '로직로우' 상태에서 '로직하이'로 변한 후, 로오 어드레스 신호 ax23, ax45, ax67이 '로직로우' 상태에서 '로직하이' 상태로 변하게 된다. 이렇게 되면 전위 신호인 VXg('Vcc' 전압레벨)를 게이트로 하는 전달 게이트(transfer gate)의 한쪽 노드에 '로직하이' 레벨이 전달되고 워드라인 부스팅 신호인 xi(c)가 입력되면 부트스트랩핑(bootstrapping)이 일어나서 pxi 레벨인 Vpp 값이 워드라인에 전달되어 워드라인이 엑티브(active)되게 된다. 이때, 풀-업 신호인 pd 노드는 '로직로우' 레벨을 유지하게 되고, 풀-업 신호인, pd 레벨이 프리차지(precharge) 상태인 '로직로우' 레벨로 바꿔면, pd 노드는 워드라인을 디스차지(discharge)시키기 위하여 '로직하이' 레벨을 바뀌게 된다.
제3도는 제1도에 도시된 풀-업/풀-다운 노드와 서브 워드라인 드라이브단의 인어페이스를 도시한 래이아웃도로서, A 영역을 셀 에리어(cell area), B 영역을 서브 워드라인 드라이버 회로를 나타낸 것이다. 여기서, 풀-업/풀-다운 신호 (pu/pd)가 달리는 셀 영역에서는 어느정도 메탈 공정 마진이 확보되나, 서브 워드 라인 드라이버단에서는 셀 영역보다 약 40%정도 공정 마진이 감소된다. 이것은 메탈 브리지(metal bridge)와 같은 공정상의 어려움을 갖게되는 문제점이 있었다.
따라서 본 발명에서는 워드라인 드라이버단으로 입력되는 풀-업/풀-다운 신호중에서 풀-다운 신호를 서로 공유하게하여 8개의 워드라인을 드라이브하기 위해 2쌍의 풀-업 및 풀-다운 신호가 필요하던 것을 1쌍의 풀-업 신호와 공유하는 1개의 풀-다운 신호만으로 8개의 워드라인을 드라이브하도록 함으로써, 메탈 공정시 풀업 및 풀-디은 라인 스페이스와 폭을 증대시켜 수율을 향상시킨 로오 디코더 회로를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 로오 디코더 회로에서는 로오어드레스프리디코더로부터의 출력신호에 따라 8개의 워드라인을 구동시키기 위한 1쌍의 풀-업 신호를 발생시키는 풀-업 신호 발생수단과, 상기 로오어드레스프리디코더로부터의 출력신호에 따라 나머지 워드라인을 디스에이블시키기 위한 1개의 풀-다운 신호를 발생시키는 풀-다운 신호 발생수단과, 상기 1쌍의 풀-업 신호중 어느 하나와 상기 1개의 풀-다운 신호를 공유하 여 8개의 워드라인을 선택구동하기 위한 워드라인 구동 수단을 구비하였다.
상기 목적을 달성하기 위하여, 본 발명의 다른 로오 디코더 회로는 로오어드레스프리디코더로부터의 출력신호에 따라 8개의 워드라인을 구동시키기 위한 1쌍의 풀-업 신호를 발생시키는 풀-업 신호 발생수단과, 상기 풀-업 신호를 입력하여 나머지 워드라인을 디스에이블시키기 위한 1개의 풀-다운 신호를 발생시키는 풀-다운 신호 발생수단과, 상기 1쌍의 풀-업 신호중 어느 하나와 상기 1개의 풀-다운 신호를 공유하 여 8개의 워드라인을 선택구동하기 위한 워드라인 구동 수단을 구비하였다.
제1도는 종래의 로오 디코더 회로도.
제2도는 제1도에 도시된 각 신호의 동작타이밍도.
제3도는 제1도 에 도시된 풀-업/풀-다운 노드와 서브 워드라인 드파이버단의 인터페이스를 도시한 래이아웃도.
제4도는 본 발명의 제1실시예에 의한 로오 디코더 회로도.
제5도는 본 발명의 제2실시예에 의한 로오 디코더 회로도.
제6도는 본 발명의 제3실시예에 의한 로오 디코더 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 메탈 1 12 : 메탈 1 콘택
21 : 메탈 2 22 : 메탈 2 콘택
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제4도는 본 발명의 제1실시예에 의한 로오 디코더 회로도로서, 로오어드레스프리디코더로부터의 출력신호(ax230:3)에 따라 8개의 워드라인을 구동시키기 위한 풀-업 신호(pu0:3)를 발생시키는 풀-업 신호 발생회로와, 상기 로오어드레 스프리디코더로부터의 출력신호(ax0:3)에 따라 나머지 워드라인을 디스에이블시 키기 위한, 1 개의 풀-다운 신호(pd0)를 발생시키는 풀-다운 신호 발생회로와, 상기 풀-업 신호중 어느 하나와 상기 1개의 풀-다운 신호를 공유하여 8개의 워드 라인을 선택구동하기 위한 워드라인 드라이버 회로를 구비한다. 상기 풀-다운 신호 발생회로는 어드레스 신호 ax230, ax231를 입력하여 논리연산하는 NOR 게이트로 구성된다.
제5도는 본 발명의 제2실시예에 의한 로오 디코더 회로도를 도시한 것으로, 풀-다운 신호를 발생시키는 풀-다운 신호 발생회로를 제외하고는 제1실시예의 구성과 동작이 동일하다. 상기 풀-다운 신호 발생회로는 상기 풀-업 신호의 반전신호를 각각 입력하여 논리연산하는 NAND 게이트와 인버터로 구성된다.
상기 워드라인 구동 수단은 상기 풀-업신호 입력노드와 부트스트랩 노드 사이에 접속되고 게이트로 전위 신호가 인가되는 부트스트랩 트랜지스터와, 워드라인 부스팅 신호라인과 서브 워드라인 사이에 접속되며 메이트가 상기 부트스트랩 노드에 연결된 풀-업 트랜지스터와, 상기 서브 워드라인과 접지전압 노드 사이에 접속 되며 게이트로 상기 풀-다운 신호가 인가되는 풀-다운 트랜지스터로 구성된다.
제6도느 본 발명의 제3실시예에 의한 로오 디코더 회로도로써, 로오어드레스프리디코더로부터의 출력신호에 따라 8개의 워드라인을 구동시키기 위한 1쌍의 풀-업 신호를 발생시키는 풀-업 신호 발생회로와, 상기 풀-업 신호를 입력하여 나머지 워드라인을 디스에이블시키기 위한 1개의 풀-다운 신호를 발생시키는 풀-다운 신호 발생회로와, 상기 1쌍의 풀-업 신호중 어느 하나와 상기 1개의 풀-다운 신호를 공유하여 8개의 워드라인을 선택구동하기 위한 워드라인 드라이버 회로를 구비한다.
상기 제1내지 제3실시예에 의한 본 발명의 동작은 셀 영역을 달려와 워드라인 드라이버단으로 들어가는 pu, pd중에서 pd을 공유하게 하여, 8개의 워드라인을 드라이브하기위해 2쌍의 pu, pd가 필요하던 것을 1쌍의 pu와 공유하는 하나의 pd만으로 8개의 워드라인을 드라이브하게 하였다.
이상에서 설명한 바와 같이, 본 발명에 의한 로오 디코더 회로는 워드라인 드라이버단으로 입력되는 풀-업/풀-다운 신호중에서 풀-다운 신호를 서로 공유하게하여 8개의 워드라인을 드라이브하기 위해 2쌍의 풀-업 및 풀-다운 신호가 필요하던 것을 1쌍의 풀-업 신호와 고유하는 1개의 풀-다운 신호만으로 8개의 워드라인을 드라이브하도록 함으로써, 메탈 공정시 풀-업 및 풀-다운 라인 스페이스와 폭을 증대시켜 수율을 향상시키는 효과가 있다.
아울러 본 바령의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러하 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
본 발명은 반도체 메모리 장치의 로오 디코더 회로에 관한 것으로, 특히 워드라인 드라이버단으로 입력되는 풀-업/풀-다운 신호중에서 신호를 서로 고유하게하여 8개의 워드라인을 드라이브하기 위해 2쌍의 풀-업 및 풀-다운 신호가 피요하던 것을 1쌍의 풀-업 신호와 공유하는 1개의 풀-다운 신호만으로 8개의 워드라인을 드라이브하도록 함으로써, 메탈 공정시 풀-업 및 풀-다운 라인 스페이스와 폭을 증대시켜 수율을 향상시킨 로우 디코더 회로에 관한 것이다.
Claims (6)
- 반도체 메모리 장치에 있어서, 로어어드레스프리디코더로부터의 출력신호에 따라 8개의 워드라인을 구동시키기 위한 1쌍의 풀-업 신호를 발생시키는 풀-업 신호 발생수단과, 상기 로어어드레스프리디코더로부터의 출력신호에 따라 나머지 워드라인을 디스에이블시키기 위한 1개의 풀-다운 신호를 발생시키는 풀-다운 신호 발생수단과, 상기 1쌍의 풀-업 신호중 어느 하나와 상기 1개의 풀-다운 신호를 고유하여 8개의 워드라인을 선택구동하기위한 워드라인 구동 수단을 구비하는 것을 특징으로 하는 로오 디코더 회로.
- 제1항에 있어서, 상기 풀-다운 신호 발생수단은 NOR 게이트로 구성된 것을 특징으로 하는 로오 디코더 회로.
- 제1항에 있어서, 상기 풀-다운 신호 발생수단은 NAND 게이트와 인버터로 구성된 것을 특징으로 하는 디코더 회로.
- 제1항에 있어서, 상기 워드라인 구동 수단은, 상기 풀-업신호 입력노드와 부트스트랩 노드 사이에 접속되고 게이트로 전위 신호가 인가되는 부트스트랩 트랜지스터와, 워드라인 부스팅 신호라인과 서브 워드라인 사이에 접속되며 게이트가 상기 부트스트랩 노드에 연결된 풀-업 트랜지스터와, 상기 서브 워드라인과 접지전압 노드 사이에 접속되며 게이트로 상기 풀-다운 신호가 인가되는 풀-다운 트랜지스터로 구성된 것을 특징으로 하는 로오 디코더 회로.
- 반도체 메모리 장치에 있어서, 로오어드레스프리디코더로부터의 출력신호에 따라 8개의 워드라인을 구동시 키기 위한 1쌍의 풀-업 신호를 발생시키는 풀-업 신호 발생수단과, 상기 풀-업 신호를 입력하여 나머지 워드라인을 디스에이블시키기 위한 1개 의 풀-다운 신호를 발생시키는 풀-다운 신호 발생수단과, 상기 1 쌍의 폴-업 신호중 어느 하나와 상기 1개의 풀-다운 신호를 공유하여 8개의 워드라인을 선택구동하기 위한 워드라인 구동 수단을 구비하는 것을 특징 으로 하는 로오 디코더 회로.
- 제5항에 있어서, 상기 풀-다운 신호 발생수단은 NOR 게이트로 구성된 것을 특징으로 하는 로오 디코더 회로.
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