KR0145850B1 - 승압레벨 래치회로를 구비한 반도체 메모리 장치 - Google Patents
승압레벨 래치회로를 구비한 반도체 메모리 장치Info
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
다수개의 메모리 뱅크를 가지는 반도체 메모리 장치
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 승압된 레벨을 발생시키는 워드라인 제어회로의 출력을 래치(Latch)함으로써 다수개의 메모리 뱅크를 갖는 메모리 장치에서 다수개의 로우 선택 경로를 하나의 경로로 가져갈 수 있게 하여 로우를 선택함에 있어 뱅크수에 관계없이 최소한의 일정한 로우 선택 제어회로와 제어신호 버스의 수를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 다수의 메모리 셀 어레이 블럭들로 구성된 다수의 메모리 뱅크를 구비하는 반도체 메모리 장치에 있어서, 로우 어드레서 스트로우브 신호에 응답하여 일정한 전압레벨을 출력하는 로우 어드레스 스트로우브 버퍼와, 상기 로우 어드레스 스트로우브 버퍼에 접속되어 상기 로우 어드레스 스트로우브 버퍼의 출력신호에 응답하여 승압된 워드라인 제어신호를 출력하는 제1워드라인 제어신호 발생기와, 상기 제1워드라인 제어신호 발생기에 접속되어 상기 제1워드라인 제어신호 발생기의 워드라인 제어신호에 응답하여 뱅크 선택 신호를 선택적으로 연결하는 다수의 스위칭 수단과, 상기 스위칭 수단에 대응접속되어 상기 워드라인 제어신호의 전압레벨을 래치하는 다수의 워드라인 제어신호 래치회로와, 상기 워드라인 제어신호 래치회로와 대응접속되어 래치된 워드라인 제어신호를 입력으로 하고 로우 어드레스에 의해 제어되어 프리디코딩하는 다수의 제2워드라인 제어신호 발생기와, 상기 제2워드라인 제어신호 발생기에 접속되며 로우 어드레스에 의해 제어되어 선택된 워드라인을 구동하는 다수의 워드라인 드라이버를 가짐을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.
Description
제1도는 종래 기술에 따른 워드라인 선택을 나타내는 블럭도.
제2도는 본 발명에 따른 승압레벨 래치회로를 구비한 워드라인 선택을 나타내는 블럭도.
제3도는 제2도의 승압레벨 래치회로의 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다수개의 뱅크(Bank)를 갖는 메모리 장치에서 각 뱅크의 로우(Row)를 선택할때 공통된 로우 선택 경로를 갖게 함으로써 칩(Chip) 사이즈 및 전력소비의 최소화를 이룰 수 있는 워드라인 선택 구조와 워드라인 승압레벨 래치회로에 관한 것이다.
최근, 반도체 메모리장치는 대용량화 및 고속화의 추세로 가고 있으며, 메모리의 성능을 향상시키기 위하여, 단일 메모리장치를 다수개의 메모리 뱅크(Memory Bank)로 나누어 처리하려는 추세이다.
단일 메모리 장치를 다수개의 메모리 뱅크로 처리할 경우 다수개의 뱅크를 제어할 수 있는 로우(Row)와 컬럼(Column) 선택 경로가 필요하게 된다.
제1도는 종래 기술에 따른 다수개의 뱅크를 갖는 메모리 장치의 워드라인 선택 블럭도이다. 우선 반도체 메모리 장치의 로우(Row)에 해당하는 워드라인(Word Line : W/L) 예를들면, 메모리 셀(Memory Cell)의 트랜지스터의 게이트 노드를 승압하기 위한 제1워드라인 제어신호 PIX 발생기와, 승압된 레벨을 유지하기 위한 제어신호 PIX 유지기와 로우 어드레스 DRA01에 의해 프리디코딩(Predecoding)하는 제2워드라인 제어 신호 PIXi 발생기와 로우 어드레서 DRAij에 의해 디코딩(Decoding)하는 워드라인 드라이버가 다수개의 뱅크와 동일한 수만큼 존재하며 로우 스트로우브 신호(Row Strobe Signal)에서부터 상기 제1워드라인 제어신호 PIX 발생기를 제어하기 위한 제어회로와 제어신호 버스(Control Signal Bus)도 뱅크의 수와 동일한 수가 존재한다.
종래의 기술에서는 다수개의 뱅크에 대한 로우(Row)를 선택하는 데 있어 로우(Row)를 활성화 그리고 프리차아지(Precharge)하는 경로가 종속적이어서 다수개의 뱅크와 동일한 수의 로우 선택 경로가 필요하게 되며 칩 사이즈(Chip Size)의 증가 및 전력 소비의 증가등의 문제점이 있다.
따라서, 본 발명의 목적은 승압된 레벨을 발생시키는 워드라인 제어회로의 출력을 래치(Latch)함으로써 다수개의 메모리 뱅크를 갖는 메모리 장치에서 다수개의 로우 선택 경로를 하나의 경로로 가져 갈수 있게 하여 로우를 선택함에 있어 뱅크수에 관계없이 최소한의 일정한 로우 선택 제어회로와 제어신호 버스의 수를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 다수의 메모리 셀 어레이 블럭들로 구성된 다수의 메모리 뱅크를 구비하는 반도체 메모리 장치에 있어서, 로우 어드레서 스트로우브 신호에 응답하여 일정한 전압레벨을 출력하는 로우 어드레스 스트로우브 버퍼와, 상기 로우 어드레스 스트로우브 버퍼에 접속되어 상기 로우 어드레스 스트로우브 버퍼의 출력신호에 응답하여 승압된 워드라인 제어신호를 출력하는 제1워드라인 제어신호 발생기와, 상기 제1워드라인 제어신호 발생기에 접속되어 상기 제1워드라인 제어신호 발생기의 워드라인 제어신호에 응답하여 뱅크 선택 신호를 선택적으로 연결하는 다수의 스위칭 수단과, 상기 스위칭 수단에 대응접속되어 상기 워드라인 제어신호의 전압레벨을 래치하는 다수의 워드라인 제어신호 래치회로와, 상기 워드라인 제어신호 래치회로와 대응접속되어 래치된 워드라인 제어신호를 입력으로 하고 로우 어드레스에 의해 제어되어 프리디코딩하는 다수의 제2워드라인 제어신호 발생기와, 상기 제2워드라인 제어신호 발생기에 접속되며 로우 어드레스에 의해 제어되어 선택된 워드라인을 구동하는 다수의 워드라인 드라이버를 가짐을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 제2도는 본 발명에 의한 일실시예로서의 워드라인 선택을 나타낸 블럭도이다. 제2도에서는 로우 스트로우브 신호에서 제1워드라인 제어신호 PIX 발생기까지의 제어회로 및 제어신호 버스를 뱅크수에 관계없이 하나로 구성하였으며, 뱅크 선택 정보를 갖는 스위칭 수단 예를들면, 전송게이트를 이용하여 VCC 레벨보다 높게 승압된 제어신호 PIX의 레벨을 뱅크 선택 정보에 의하여 선택적으로 받아들여, 워드라인 제어신호 PIX 래치회로를 이용하여 그 레벨을 래치(Latch)함으로써 메모리 장치의 로우(Row) 예를들면, 워드라인(W/L)을 선택할 수 있도록 한다. 전술한 바와같은 방법으로 다수개의 뱅크를 갖는 메모리 장치에서 각 뱅크의 로우(Row)를 선택하는데 있어 공통된 로우 선택 경로를 갖게 함으로써 칩 사이즈 및 전력 소비의 최소화를 이룰수 있는 효과가 있다.
제3도는 제2도의 승압된 레벨의 워드라인 제어신호 PIX의 래치회로의 회로도이다. 제3도는 VCC 레벨보다 높게 승압된 워드라인 제어신호 PIX 레벨을 래치하기 위한 회로이다. 뱅크 선택 정보에 의해 선택된 뱅크의 전송 게이트만이 턴온되어 선택된 뱅크의 워드라인 제어신호 PIX 래치회로만 제1워드라인 제어신호 PIX 발생기로부터 제어신호 PIX 레벨을 받아들이며, 상기 제어신호 PIX 레벨이 충분히 래치된 후에는 선택된 뱅크의 전송 게이트도 턴오프되어 또다른 뱅크 선택시 그 뱅크의 로우(워드라인)를 선택하기 위해 제1워드라인 제어신호 PIX를 받아들일 수 있는 상태로 된다. 제3도의 동작을 살펴보면 다음과 같다. 프리차아지 신호(Precharge signal) PREB는 로우(Row) 활성화시에 논리 하이(High)로 되어 있어 전송 게이트를 통해 제어신호 PIX가 논리 하이로 들어오면 노드 1을 논리 하이로 만들어 오실레이터(Osillator)2를 동작시켜 승압 캐패시터 3을 주기적으로 동작하게 하여 종래의 승압된 레벨을 계속 유지시킨다. 엔모오스 트랜지스터로 구성된 승압수단 4는 제어신호 PIX의 레벨을 VCC(외부전원전압) +αVT(VT : 문턱전압)로 일정하게 유지하기 위한 수단이다. 프리차아지시에는 프리차아지 신호 PREB가 논리 로우(low)로 인에이블(enable)되어 노드1을 논리 로우로 만들어 오실레이터 2를 동작하지 못하게 하고 인버터 체인 5를 거쳐서 제어신호 PIX 레벨을 논리 로우로 프리차아지 하게 한다. 전술한 바와같이 다수개의 뱅크를 갖는 메모리장치에서 각 뱅크의 워드라인 예를들면, 로우(Row)를 선택할때 공통된 로우 선택 경로를 갖게 함으로써 메모리 장치의 칩 사이즈 및 전력 소비의 최소화를 이루는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정하였지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙력된 자에게 있어 명백할 것이다.
Claims (7)
- 다수의 메모리 셀 어레이 블럭들로 구성된 다수의 메모리 뱅크를 구비하는 반도체 메모리 장치에 있어서, 로우 어드레서 스트로우브 신호에 응답하여 일정한 전압레벨을 출력하는 로우 어드레스 스트로우브 버퍼와, 상기 로우 어드레스 스트로우브 버퍼에 접속되어 상기 로우 어드레스 스트로우브 버퍼의 출력신호에 응답하여 승압된 워드라인 제어신호를 출력하는 제1워드라인 제어신호 발생기와, 상기 제1워드라인 제어신호 발생기에 접속되어 상기 제1워드라인 제어신호 발생기의 워드라인 제어신호에 응답하여 뱅크 선택 신호를 선택적으로 연결하는 다수의 스위칭 수단과, 상기 스위칭 수단에 대응접속되어 상기 워드라인 제어신호의 전압레벨을 래치하여 승압시키는 다수의 워드라인 제어신호 래치회로와, 상기 워드라인 제어신호 래치회로와 대응접속되어 래치된 워드라인 제어신호를 입력으로 하고 로우 어드레스에 의해 제어되어 프리디코딩하는 다수의 제2워드라인 제어신호 발생기와, 상기 제2워드라인 제어신호 발생기에 접속되며 로우 어드레스에 의해 제어되어 선택된 워드라인을 구동하는 다수의 워드라인 드라이버를 구비하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 스위칭 수단은 전송게이트로 구성함을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제1워드라인 제어신호 발생기는 상기 스위칭 수단을 선택적으로 연결시킴을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 워드라인 제어신호 래치회로는 상기 제1워드라인 제어신호의 전압레벨을 외부전원전압과 모오스 트랜지스터들의 문턱전압을 합한 만큼의 승압함을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서, 상기 모오스 트랜지스터들은 엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 워드라인 드라이버는 선택된 상기 스위칭 수단에 의해 선택되어짐을 특징으로 하는 반도체 메모리 장치.
- 제1항 내지 제4항에 있어서, 상기 메모리 뱅크는 선택된 상기 워드라인 드라이버에 의해 선택됨을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950020507A KR0145850B1 (ko) | 1995-07-12 | 1995-07-12 | 승압레벨 래치회로를 구비한 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950020507A KR0145850B1 (ko) | 1995-07-12 | 1995-07-12 | 승압레벨 래치회로를 구비한 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
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| KR970008183A KR970008183A (ko) | 1997-02-24 |
| KR0145850B1 true KR0145850B1 (ko) | 1998-11-02 |
Family
ID=19420450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950020507A KR0145850B1 (ko) | 1995-07-12 | 1995-07-12 | 승압레벨 래치회로를 구비한 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0145850B1 (ko) |
-
1995
- 1995-07-12 KR KR1019950020507A patent/KR0145850B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008183A (ko) | 1997-02-24 |
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