KR960008280B1 - 저 전력이 이루어지는 로우 디코더 회로 - Google Patents

Abstract

내용 없음.

Description

저 전력이 이루어지는 로우 디코더 회로

제1도는 종래의 기술에 의한 로우 디코더 회로도.

제2도는 하나의 어드레스 입력에 대하여 메모리 셀 어레이의 대응을 보여주는 개략도.

제3도는 본 발명에 의한 로우 디코더 회로의 일실시 예를 도시한 도면.

제4도는 제3도의 제어신호()발생회로의 실시예시도.

제5도는 제3도 및 제4도의 동작을 설명하기 위한 타이밍도이다.

본 발명은 반도체 메모리 장치의 로우 디코더 회로에 관한 것으로, 특히 로우 어드레스(row address)의 입력에 대하여 소정의 선택되어질 메모리 블록의 로우 디코더(row decoder)만의 구동이 이루어지는 로우 디코더 회로에 관한 것이다.

반도체 메모리 장치가 고집적 및 대용량화되어 감에 따라 칩의 고속 동작이 요구되고 있다. 그러나 칩의 고집적화로 인하여 동작 전원 전압은 낮아지게 되고 이에 따라 칩내에는 낮은 레벨의 전압을 소망하는 레벨의 전압으로 승압하는 전압 승압 회로(bootstrap circuit)를 구비하는 것이 제시되었고, 이로부터 칩 동작속도의 고속화의 욕구를 충족하게 되었다.

특히 메모리 셀에 저장되어 있는 데이터를 리드(read) 또는 데이터를 상기 메모리 셀에 라이트(write)할 시에 상기 메모리 셀의 액세스(access) 트랜지스터의 개폐 동작을 제어하는 워드라인(word line)의 전압레벨 및 그 구동에 관한 문제는 상당히 중요한 것으로, 이는 이 기술 분야에 잘 알려진 사항이다. 이 기술분야에서 이미 잘 알려져 있는 바와 같이 다이나믹 램(dynamic RAM)의 경우, 메모리 셀은 하나의 액세스 트랜지스터와 하나의 스토리지 캐패시터(storage capacitor)로 이루어지는데, 상기 스토리지 캐패시터에 소정의 데이터를 저장하게 된다. 그리고 상기 스토리지 캐패시터에 저장된 데이터는 상기 액세스 트랜지스터의 채널을 통해서 비트라인으로 전달된다. 이때 상기 메모리셀 내의 스토리지 캐패시터에 저장된 데이터가 상기 액세스 트랜지스터의 채널을 통하여 비트라인으로 전달되는 속도 및 전달될 시의 전압 레벨의 상태는 상기 액세스 트랜지스터의 게이트에 인가되는 워드라인의 전압 레벨에 의하여 결정된다.

그러나, 고집적 반도체 메모리 장치와 같이 낮은 전원 전압을 사용하는 경우에는 상기 액세스 트랜지스터의 게이트에 인가되는 워드라인의 전압 레벨이 상기 스토리지 캐패시터에 저장되어 있는 데이터를 충분히 비트라인으로 전달할 수 있을 정도가 되지 못하여 동작 속도의 저하 등과 같은 여러가지 문제가 발생된다. 상기와 같은 동작 속도의 저하의 문제를 해결하기 위하여 종래에는 칩내에 구비되는 전압승압회로로부터 출력되는 승압전압을 이용하여 동작 전원전압의 레벨보다 더 높은 전압을 워드라인에 공급하여 액세스 트랜지스터를 고속으로 개폐시킨다. 이와 같은 동작의 제어는 로우 디코더 회로에 의해 이루어진다. 이와 관련하여 종래에 제시된 로우 디코더 회로의 일 예를 제1도에 도시하였다.

제1도는 종래의 기술에 의한 로우 디코더 회로도이다. 상기 제1도에 도시된 로우 디코더 회로의 구성은, 크게 점선 블록으로 구성되는 로우 디코더와 상기 점선 블록을 제외한 부분으로 구성되는 워드라인 드라이버로 이루어져 있다. 본 명세서 상에서는 설명의 용이성을 위하여, 로우 디코더와 워드라인 드라이버를 포함하여 로우 디코더 회로라 총칭한다. 제1도의 구성상의 특징은 로우 어드레스를 디코딩 하여 자가승압(self-boosting)을 이용하여 해당 워드라인을 구동시키는 것이다. 이러한 구성에서 DRAij, DRAkl, DRAmn은 소정의 프리 디코더(도시되지 않음)으로부터 출력되는 디코딩된 로우 어드레스로서, 이들을 게이트에 각각 입력하는 트랜지스터들은 레이-아웃의 용이성을 위하여 엔모오스(NMOS)트랜지스터로 각각 구현된다. 또한 제1도의 구성과 같은 로우 디코더 회로는 칩의 집적도에 따라 칩내에 무수히 많이 존재하게 되며, 제1도의 구성은 그중 일부분임을 유의하여야 한다. 제1도의 구성상에 따른 동작 특성을 설명하면 다음과 같다.

로우 어드레스 스트로브 신호가 프리차아지(precharge)상태인 전원전압 VCC 레벨의 하이(high)상태에서는 로우 디코더 내의 피모오스 트랜지스터(1)의 게이트로 입력되는 ΦDPX신호가 접지전압 VSS레벨의 로우(low)상태로 입력된다. 이때 디코딩된 로우 어드레스인 DRAij, DRAkl, DRAmn들은 각각 로우상태로 되어 노드(5)는 하이로 프리차아지 된다. 한편 소정 데이터의 액세스 동작을 위하여 로우 어드레스 스트로브 신호가 액티브(active)상태인 로우로 천이(transition)하면, 이로부터 칩내의 다수개의 로우 디코더 회로중에서 DRAij, DRAkl, DRAmn가 각각 하이로 입력되는 소정의 선택된 로우 디코더 회로만이 구동되고, 그 나머지는 프리차아지 상태를 유지하게 된다. 그래서 선택된 로우 디코더의 노드(5)가 로우로 되고, 인버터(6)를 거쳐서 노드(9)가 전원전압 레벨의 하이로 충전된다. 그리고 나서 워드라인신호 ΦXi가 하이로 입력되면, 이는 풀엎용 트랜지스터(10)의 채널을 통과할 시에 자가승압이 일어나 워드라인신호 ΦXi가 워드라인 WLi에 실리게 된다.

한편, 제1도의 구성을 가지는 로우 디코더 회로는 그 구성에 있어서 필연적으로 수반되는 문제가 발생하는데 이는 다음과 같다. 즉, 디코딩된 로우 어드레스 신호들인 DRAij, DRAkl, DRAmn의 입력으로부터 알 수 있듯이, 소정의 선택된 블록이 아닌 다른 블록에서도 로우 디코더의 구동이 이루어지는 현상이 발생된다. 즉, 이에 대한 이해를 돕기 위하여 제2도에 로우 어드레스의 입력으로부터 구동되는 어레이 블록을 보여주는 개략도를 도시하였다.

제2도와 같이 어드레스 맵핑(mapping)을 실시하는 것은 근자에 와서의 고집적 반도체 메모리 장치에서는 통상적으로 적용되는 기술로서, 제2도는 예를 들어 16M(mega ; 2²⁰)급 반도체 메모리 장치의 메모리 셀 어레이 배열도를 도시한 것이다. 즉, 상기 제2도는 2K(K=2¹⁰)리프레쉬(refresh)동작시 2k(K=2¹⁰)개의 워드라인을 동시에 선택하는 구조를 보여준다.(제2도는 어드레스 맵핑의 일 예에 불과하며, 이외에도 칩의 집적도 및 디바이스 특성에 따라 여러가지 다른 실시의 바람직한 어드레스 맵핑 기술이 있을 수 있음은 충분히 예측되는 사실이다.)

제2도의 구성에서 로우 어드레스 RA8∼RA11에 의하여 임의의 블록이 선택되면(제2도의 구성은 로우 어드레스 RA8∼RA10에 의해 선택되는 것을 도시하고 있음) 각 어레이 블록은 512개의 워드라인으로 구성되어 있으므로, 로우 어드레스 RA0∼RA8까지의 어드레스 조합에 의하여 하나의 워드라인만 선택된다. 이로부터 통상적으로 각 블록에 해당되는 워드라인신호 ΦXi를 발생하는 워드라인신호 발생회로(도시되지 않음)가 RA0, RA1의 로우 어드레스를 이용하여 4개의 워드라인 신호 ΦXi를 디코딩 출력하고 나머지 7개의 로우 어드레스가 제1도의 점선 블록 내의 엔모오스 트랜지스터로 디코딩 입력되어 소정의 선택된 워드라인만 구동되게 한다. 이러한 방식에서 선택되지 않은 블럭은 워드라인신호 발생회로의 자체내에 블럭선택정보(예를 들면 로우 어드레스 RA0, RA1)를 두어 상기 워드라인신호 ΦXi가 인에이블되지 않게 하여 선택되지 않은 워드라인의 선택을 방지하는 방법을 채택하고 있다.

그러나 제1도에서 노드(5)는 해당되는 디코딩된 로우 어드레스인 DRAij, DRAkl, DRAmn만 입력되면 바로 방전되는 구성으로 되어 있기 때문에, 선택되지 않은 모든 블럭 중에서 하이상태의 프리디코딩된 로우 어드레스 DRAij, DRAkl, DRAmn이 입력되는 각각의 로우 디코더의 노드(5)는 모두 방전됨을 알 수 있다. 이는 워드라인의 인에이블이 이루어지지 않는 불필요한 부분의 로우 디코더 회로를 구동시키므로서 피크 전류 및 전력 소비를 증대시키는 요인으로 작용한다. 특히 저 전원전압을 채용하는 고집적 반도체 메모리 장치의 경우 그 부담이 더욱 가중되는 것은 자명한 사실이다.

따라서 본 발명의 목적은 반도체 메모리 장치의 전력 소비를 최대한 억제하는 로우 디코더 회로를 제공함에 있다.

본 발명의 다른 목적은 자체내의 전류 소비가 최소화되는 로우 디코더 회로를 제공함에 있다.

본 발명의 또 다른 목적은 다수개의 로우 디코더 회로를 가지는 반도체 메모리 장치에 있어서 소정의 로우 어드레스의 입력에 대하여 소정의 선택된 하나만 인에이블되는 로우 디코더 회로를 제공함에 있다.

본 발명의 또 다른 목적은 다수개의 로우 디코더 회로를 가지는 반도체 메모리 장치에 있어서 소정의 블럭선택정보를 가지는 로우 어드레스가 지정하는 블럭에 존재하는 하나의 로우 디코더만 구동되어 전류 소비를 최대한 억제하는 로우 디코더 회로를 제공함에 있다.

상기와 같은 목적들을 달성하기 위한 본 발명은, 입력단을 통해 소정의 디코딩된 로우 어드레스를 입력하는 로우 디코더 회로를 적어도 하나 이상 가지는 반도체 메모리 장치에 있어서, 상기 로우 디코더 회로는, 상기 입력단에 블럭선택정보를 가지는 소정의 제어신호에 의해 동작되는 구동수단을 적어도 구비하고 상기 구동수단에 의해서 출력 동작이 이루어짐을 특징으로 한다.

또한, 상기에서 블럭선택정보를 가지는 제어신호는 블럭선택에 관련된 로우 어드레스들의 입력과 워드라인 리세트 신호의 조합에 의해 이루어지는 로직 구성에 의하여 용이하게 발생시킬 수 있는 신호임을 특징으로 한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면과 함께 상세히 설명될 것이다.

제3도는 본 발명에 의한 로우 디코더 회로의 일실시예를 도시한 도면이다. 이의 구성은, 래치 형태의 구조를 가지고 인에이블 신호의 입력에 의해 동작되며 디코딩된 로우 어드레스 DRAij, DRAkl, DRAmn들의 활성화에 응답하여 출력노드(30)를 소정의 레벨로 차이지하는 입력단(100)과, 상기 입력단(100)에 연결되고 소정의 블럭선택신호()의 제어에 따라 상기 입력단(100)의 동작을 인에이블시키는 구동수단(200)과, 상기 입력단(100)의 출력노드(30)에 연결되고 상기 블럭선택신호()의 제어에 따라 상기 입력단(100)의 출력노드(30)를 프리차아지하는 프리차아지 수단(300)과, 상기 입력단(100)의 출력노드(30)에 연결되어 소정의 승압전압 VPP를 워드라인으로 공급하는 출력단(400)으로 이루어진다.

상기 제3도와 같은 로우 디코더는 칩의 집적도에 따라 칩내에 무수히 많이 존재하게 되며, 제3도는 그 중 일 예를 나타내는 것임은 충분히 예측되어지는 사실이다. 상기의 구성에서 래치형태로 이루어지는 입력단(100)은 공지의 기술이며, 본 발명의 핵심은 디코딩된 로우 어드레스인 DRAij, DRAkl, DRAmn가 입력되고 서로 직렬 연결되는 풀다운용 트랜지스터(23,24,25)에 블럭선택신호()의 제어를 받는 구동 트랜지스터(26)를 구비하여 제3도의 로우 디코더가 상기 블럭선택신호()가 인에이블신호로 입력될 시에만 구동되는 것임을 특히 유의하여야 할 것이다. 한편, 프리차아지 트랜지스터(31)는 블럭선택신호()의 제어에 따라 입력단(100)의 출력노드(30)를 프리차아지시켜 소정의 선택 동작이 이루어지지 않는 로우 디코더의 출력을 프리차아지 시킨다.

제3도의 구성에서 블럭선택신호()는 제4도와 같은 실시예에서 도시된 바와 같이 메모리 어레이 블럭을 선택하기 위한 로우 어드레스와 워드라인 리세트 신호()를 이용하여 용이하게 발생시킬 수 있다. 즉, 블럭선택신호() 발생회로는 소정의 블럭선택에 관련된 로우 어드레스인 RA8, RA9, RA10[이는 소정의 선택된 메모리 셀이 속하는 가장 넓은 단위로서의 블럭을 선택하는 어드레스들로서, 이 분야에서는 이들을 MSB(Most significant bits)라 통칭하며, 예를 들어 로우 어드레스가 RA0-RA8까지 있다고 가정할 시에는 이때의 MSB는 RA7, RA8등이 될 수 있음은 잘 알려져 있는 사실이다.]을 입력하는 낸드게이트(41)와, 워드라인 리세트 동작을 수행하는 워드라인 리세트 신호()와 상기 낸드게이트(41)의 출력 신호를 각각 입력하는 노아 게이트(42)와, 상기 노아 게이트(42)의 출력단에 접속되어 블럭선택신호인()를 출력하는 인버터(43)로 이루어진다. 이러한 구성에서 블럭선택신호() 발생회로는 제3도 및 제4도의 동작 타이밍도인 제5도에 도시된 바와 같이, 블럭선택에 관련된 로우 어드레스인 RA8, RA9, RA10들의 조합에 따른 낸드게이트(41)의 출력과 워드라인 리세트 신호()가 각각 로우로 입력될 시에 블럭선택신호()를 로우레벨로 인에이블되며, 이는 어레이 블럭 각각마다 위치하여 해당되는 블럭이 선택된 경우에만 인에이블시킨다.

상기 제3도 및 제4도의 구성에 따른 본 발명에 의한 로우 디코더의 동작 특성을 동작 타이밍도인 제5도를 참조하여 상세히 설명하면 다음과 같다.

소정의 블럭이 선택되지 않는 경우에나 로우 어드레스 스트로브 신호인가 프리차아지 동안에는 블럭선택신호()가 하이로 됨에 따라 제3도의 입력단(100)내의 노드(22)는 하이로, 출력노드(30)은 로우로 각각 프리차아지 된다. 그러다가 소정의 블럭선택을 위하여 로우 어드레스 스트로브 신호가 로우로 액티브 되면 워드라인 리세트 신호()가 제5도와 같이 로우로 인에이블되고, 또한 소정의 로우 어드레스 DRA들이 입력되고, 입력된 로우 어드레스들의 조합에 의하여 디코딩된 로우 어드레스인 DRAij, DRAkl, DRAmn가 생성된다. 그러면 이로부터 블럭선택신호()가 로우로 된다. 상기와 같은 동작에 의해 다수의 로우 디코더들중 디코딩된 로우 어드레스 DRAij, DRAkl, DRAmn가 모두 하이로 입력되는 로우 디코더내의 입력단(100)의 노드 22가 로우로 방전되고, 해당 로우 디코더내 입력단의 출력노드(30)가 하이로 충전되어 출력단(400)으로부터 출력되는 출력신호()가 로우로 인에이블되어 해당 워드라인이 선택된다. 이때 상기와 같은 블럭선택신호()가 블럭선택정보를 갖기 때문에 선택되지 않은 블럭의 로우 디코더는 DRAij, DRAkl, DRAmn 신호들의 입력에 상관없이 전해 동작을 하지 않게 된다. 그래서 불필요한 전류의 소비가 방지된다.

상기와 같은 동작에 의해 불필요한 전류 소비의 방지는 제1도와 같은 종래 기술에 비하여의 비율로 감소되게 된다. 즉, 예를 들어 본 발명에 의해 하나의 칩내에 존재하는 어레이 블럭의 수가 64개이고, 이로부터 액티브되는 블럭의 수가 4개인 경우 피크 전류는으로 감소되는 바, 저 전력 소비가 이루어진다.

제3도 및 제4도에 도시된 본 발명에 의한 로우 디코더 회로는 상술한 본 발명의 사상에 입각하여 실현한 최적의 실시예이지만, 본 발명의 핵심은 블럭선택 정보를 가지는 블럭선택신호()가 입력되는 구동수단을 가지는 바, 이를 적용하는 로우 디코더는 제3도에 개시된 로우 디코더에 한정되지 않고 보다 바람직한 구성을 위하여 다른 구성을 가지는 로우 디코더에도 용이하게 적용할 수 있음은 명백한 사실이며, 본 발명의 범주는 이들을 모두 포함하는 것임도 아울러 명백한 사실이다.

상술한 바와 같이 본 발명은 블럭선택정보에 의해 제어되는 구동수단을 가지는 로우 디코더를 실현하므로서, 소정의 블럭선택이 이루어지는 경우에 그 블럭에 연결되는 로우 디코더만이 구동되어 전류 소비를 최대한 억제할 수 있고, 결과적으로 고집적 반도체 메모리 장치의 저 전력화에 기여하는 효과가 있다.

Claims (5)

1. 소정의 로우 어드레스를 입력하여 디코딩된 로우 어드레스를 출력하는 프리 디코더를 가지는 반도체 메모리 장치에 있어서, 상기 디코딩된 로우 어드레스를 각각의 게이트를 통해 받는 서로 직렬 연결된 다수의 트랜지스터를 적어도 포함하는 래치회로와, 상기 직렬 연결되는 다수의 트랜지스터와 접지전압 사이에 형성되고 소정의 블럭선택신호의 제어를 받는 구동수단을 각각 적어도 포함하는 로우 디코더 회로를 구비하여, 액티브 동작시 소정의 선택된 메모리 셀 블럭과 결속된 로우 디코더만이 활성화됨을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 로우 디코더 회로는 상기 구동수단의 개폐 동작에 의해 동작이 이루어짐을 특징으로 하는 반도체 메모리 장치.
3. 제1항 또는 제4항에 있어서, 상기 구동수단은 블럭선택신호를 게이트로 입력하는 엔(N)모오스 트랜지스터로 이루어짐을 특징으로 하는 반도체 메모리 장치.
4. 소정의 로우 어드레스를 입력하여 디코딩된 로우 어드레스를 출력하는 프리 디코더를 가지는 반도체 메모리 장치에 있어서, 래치 형태의 구조를 가지고 인에이블 신호의 입력에 의해 동작되며 디코딩된 로우 어드레스들의 활성화에 응답하는 다수의 트랜지스터들로 구성되어 출력노드를 소정의 레벨로 차아지하는 래치회로와, 상기 래치회로내 다수의 트랜지스터와 접지사이에 연결되고 소정의 블럭선택신호의 제어에 따라 상기 래치회로의 동작을 인에이블시키는 구동수단과, 상기 래치회로의 출력노드에 연결되고 상기 블럭선택 신호의 제어에 따라 상기 래치회로의 출력노드를 프리차아지하는 프리차아지 수단과, 상기 래치회로의 출력노드에 연결되어 소정의 승압전압을 워드라인으로 공급하는 출력단으로 이루어지는 로우 디코더 회로를 구비하여 액티브 동작시 소정의 선택된 메모리 셀 블럭과 결속된 로우 디코더만이 활성화됨을 특징으로 하는 반도체 메모리 장치.
5. 제4항에 있어서, 상기 블럭선택신호는 로우 어드레스와 워드라인 리세트 신호의 조합에 의하여 발생되는 신호임을 특징으로 하는 반도체 메모리 장치.