KR100510483B1 - 반도체 메모리장치의 워드라인 드라이버 - Google Patents

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KR100510483B1 KR10-2002-0001461A KR20020001461A KR100510483B1 KR 100510483 B1 KR100510483 B1 KR 100510483B1 KR 20020001461 A KR20020001461 A KR 20020001461A KR 100510483 B1 KR100510483 B1 KR 100510483B1
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Abstract

네가티브로 바이어스된 워드라인 구조를 적용하는 메모리장치는 프리차지 작동을 하는 동안 워드라인 방전전류를 네가티브 전원으로 흐르게 하므로 전압의 변동을 감소시키고 네가티브 전원의 소비전류를 감소시킨다. 프리차지 작동을 하는 동안 주 워드라인, 서브워드라인, 워드라인 인에이블 신호, 또는 다른 형태의 워드라인은 네가티브 전원에 접속된다. 상기 워드라인은 상기 프리차지 작동을 하는 동안 제2전원장치에 접속되고, 워드라인은 워드라인 방전전류의 대부분이 상기 제2전원장치로 흐른 후 상기 제2전원장치로부터 분리된다. 네가티브 전원은 상기 워드라인을 방전하고 상기 워드라인은 네가티브 바이어스로 유지한다.

Description

반도체 메모리장치의 워드라인 드라이버{Word line driver for a semiconductor memory device}
본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 워드라인 드라이버 회로들에 관한 것이다.
도 1은 전형적인 DRAM메모리장치의 메모리 셀을 나타낸다. 상기 메모리 셀의 리프레쉬 시간은 두 개의 주요한 누설전류, 즉 접합 누설전류(junction leakage current; I1)와 서브-쓰레쉬홀드 전류(sub-threshold current; I2)에 의하여 감소된다. 접합 누설전류(I1)는 트랜지스터(M1)의 접합경계(junction boundary)의 결함들에 의하여 발생된다. 서브-쓰레쉬홀드 전류(I2)는 트랜지스터(M1)를 통하여 흐르는 서브-쓰레쉬홀드전류에 의하여 발생되는 채널누설전류다.
접합 누설전류(I1)는 채널의 이온 농도를 감소시킴으로서 감소시킬 수 있으나, 이것은 서브-쓰레쉬홀드 전류(I2)를 증가시키는 원인이 된다. 유사하게 서브-쓰레쉬홀드 전류(I2)는 트랜지스터(M1)의 문턱전압을 증가시킴으로써 감소시킬 수 있으나, 이것은 접합 누설전류(I1)를 증가시키는 원인이 된다.
네가티브로 바이어스된 워드라인 구조는 접합 누설전류(I1)와 서브-쓰레쉬홀드 전류(I2)를 동시에 감소시키기 위하여 고안되었다. 네가티브 워드라인 구조를 적용하는 메모리장치는 선택되지 않은 메모리 셀들의 워드라인들로 네가티브 전압(VBB, 전형적으로 -0.4볼트 내지 -0.5볼트)을 공급한다.
그러나 네가티브로 바이어스된 워드라인 구조들은 여러 가지 문제점들을 발생한다. 첫째, 프라차지 작동을 하는 동안 워드라인이 승압전압(VPP) 또는 전원전압(Vdd)으로부터 네가티브 전압원(VBB)으로 방전될 때 발생된 높은 방전전류를 처리하기 위한 큰 용량의 네가티브 전압원(negative voltage source)을 필요로 한다. 이러한 방전전류들은 VBB의 전압변동을 일으키기 쉽다.
워드라인 제어회로를 작동시키기 위하여 요구되는 전류는 부가적인 네가티브 전압원을 요구한다. 즉, 네가티브 전압원은 메모리 장치에서 많은 면적을 차지하기 쉽다.
둘째, 종래의 네가티브로 바이어스된 워드라인 구조는 워드라인마다 하나의 네가티브 워드라인 드라이버가 필요하므로 전형적으로 칩 면적에서 불리한 복잡한 구조를 요구한다. 더욱이, 워드라인 드라이버 피치에 네가티브 전압 변환기를 구현하기는 어렵다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 프리차지 작동을 하는 동안 워드라인 방전전류를 네가티브 전압원으로 흐르게 하는 네가티브 워드라인 드라이버의 구조를 제공하는 것이다.
상기 기술적인 과제를 달성하기 위한 워드라인 방전방법은 로우 어드레스 또는 상기 워드라인의 전압에 응답하여 상기 워드라인을 제1전원에 접속하는 단계; 및 상기 워드라인의 전류를 제2전원으로 방전하는 단계를 구비한다.
또한, 상기 기술적 과제를 달성하기 위한 반도체 메모리장치는 워드라인 및 상기 워드라인에 접속되며 프리차지 작동을 하는 동안 상기 워드라인을 제1전원에 접속시키는 워드라인 드라이버회로를 구비하며, 상기 워드라인 드라이버 회로는 상기 프리차지 작동을 하는 동안 상기 워드라인의 전류를 제2전원으로 방전한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 종래의 주 워드라인 드라이버 구조를 이용한 DRAM장치의 코어구조를 나타낸다. 도 2에 도시된 코어 구조는 메모리 셀 어레이들(ARRAY; 12), 감지증폭기 블락들(SAs; 14)과 주 로우 디코더들(main row decoders; 16)을 구비한다. 각각의 메모리셀 어레이(12)내에는 개별 메모리 셀들(MC)이 있다. 각각의 메모리 셀(MC)은 주(main) 워드라인(WL)과 비트라인(BL/BLB)의 교점에 위치하는 셀 트랜지스터와 셀 커패시터를 갖는다.
선택되지 않는 메모리 셀들의 워드라인들은 접지전압(VSS)레벨을 갖는다. 메모리 셀(MC)이 억세스(예컨대 독출 작동을 하는 동안)될 때 대응되는 워드라인은 전형적으로 셀 트랜지스터를 턴-온시킬 수 있는 승압전압(VPP)으로 구동되고 감지증폭기 블락(14)의 감지증폭기는 비트라인(BL/BLB)을 통하여 셀 커패시터의 상태를 감지한다.
주 워드라인들(WL)각각은 다수개의 메모리 셀들과 접속되어 있으므로 워드라인들은 큰 용량성 부하들(capacitive loads)을 갖는다. 따라서 주 로우 디코더들(16)은 도 3에 도시된 바와 같은 워드라인 드라이버들을 갖는다. 도 3의 워드라인 드라이버는 PMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)를 쌓아올린 (stacked)구조의 단순한 푸시-풀 단(push-pull stage)이다.
종래의 메모리장치에서 NMOS 트랜지스터(M2)의 소스는 접지전원(VSS)에 접속된다. 프리차지 작동(메모리 셀의 억세스가 종료된 후)을 하는 동안, 워드라인(WL)이 방전될 때 큰 전류가 NMOS트랜지스터(M2)를 통하여 접지전원(VSS)으로 흐른다.
네가티브 워드라인 구조를 갖는 메모리장치에서, 트랜지스터(M2)의 소스가 네가티브 전압원(VBB)에 접속되면, 워드라인은 셀 트랜지스터들의 누설전류를 감소시키기 위하여 네가티브 전압원(VBB)을 유지한다.
그러나 이것은 프라차지 작동을 하는 동안 큰 방전전류를 네가티브 전압원 (VBB)으로 흐르게 하므로 네가티브 전압원(VBB)의 전압변동 및 다른 문제점들을 발생시킨다.
도 4는 본 발명에 따른 메모리장치의 제1실시예를 나타낸다. 도 4에 도시된 드라이버 회로는 프리차지 작동 후에 워드라인을 네가티브 전압원(VBB)으로 유지하게 구성되었다. 그러나 워드라인 방전전류의 대부분은 접지전원(VSS)으로 흐르기 때문에 네가티브 전압원(VBB)의 필요성은 감소된다.
도4의 구동회로는 전원유지회로(또는 유지회로; 20)와 변형구동부(22)를 구비한다. 유지회로(20)는 워드라인(WL)과 네가티브 전압원(VBB)사이에 접속되는 채널(channel)을 갖는 NMOS트랜지스터(M4)를 구비하며, NMOS트랜지스터(M4)는 인버터 (INV1)의 출력단에 접속되는 게이트와 네가티브 전압원(VBB)에 접속되는 기판(substrate)을 갖는다. 인버터(INV1)는 네가티브 전압원(VBB)를 기준전압으로 사용하고, 입력단은 워드라인(WL)에 접속된다. 변형구동부(22)를 보면, 다이오드 접속된 NMOS트랜지스터(M3)는 NMOS트랜지스터(M2)와 직렬로 접속된다.
트랜지스터(M2)와 트랜지스터(M3)의 기판은 네가티브 전압원(VBB)에 접속된다. 유지회로(20)는 디코더 영역의 공간을 줄이기 위하여 주 로우 디코더가 위치하는 곳의 반대편의 셀 어레이의 측면에 위치하는 것이 바람직하다.
도 4를 참조하여 본발명의 따른 프리차지 작동이 설명된다. 억세스 작동이 끝나면, 트랜지스터(M1)가 온(on)되므로 워드라인(WL)은 VPP로 된다. 인버터(INV1)의 출력은 로우(low), 트랜지스터들(M2와 M4)은 오프(off), 그리고 다이오드 접속된 트랜지스터(M3)는 전류를 도통시키지 않는다.
로우 어드레스(ROW ADDRESSES)의 변화에 응답하여 워드라인이 비활성화되면, 트랜지스터(M1)는 턴-오프, M2는 턴-온, 그리고 M2와 M3을 통하여 방전전류는 워드라인으로부터 VSS로 흐른다.
즉, 어드레스의 변화에 응답하여 워드라인(WL)이 M2와 M3을 VSS로 접속되므로 워드라인 방전전류는 VSS로 흐른다. 워드라인의 전압이 INV1의 스위칭 포인트보다 낮아질 때 워드라인은 워드라인의 전압감소에 응답하여 M4를 통하여 VBB와 접속되므로 INV1의 출력은 하이(high)로 되고, M4는 턴-온되고 워드라인은 VBB로 풀다운된다.
워드라인의 전압이 인버터(INV1)를 스위칭할수 있도록 충분히 감소할 때까지 워드라인으로부터의 대부분의 방전전류는 이미 VSS로 흘렀기 때문에 워드라인을 VBB로 유지하기 위한 요구되는 전류는 매우 작다. 유지회로(20)가 인에이블 될 때, 다이오드 접속된 트랜지스터(M3)는 M2를 통하여 VSS로부터 흘러나오는 전류를 방지한다. 즉, 실질적으로 워드라인 방전전류가 VSS로 흐른 후 M3은 워드라인전압에 응답하여 워드라인을 VSS로부터 분리된다.
유지회로가 인에이블될 때 M2와 M3을 통하여 흐르는 전류를 방지하기 위하여 M2와 M3의 기판도 VBB에 접속된다. 도 4에 도시된 배열은 대부분의 워드라인 방전전류가 VSS로 흐르기 때문에 네가티브 전원의 전류소비를 감소시키는 장점이 있다.
또한, 워드라인 제어회로를 구동시키기 위한 VBB전류를 감소시키는 장점이 있다. 그리고 워드라인 구동회로를 워드라인 피치(pitch)내에 구현할 수 있는 장점이 있다.
도 5는 본 발명에 따른 메모리장치의 제2실시예를 나타낸다. 도 5의 구동회로는 유지회로가 제거되고 큰 NMOS 풀-다운 트랜지스터(M2)를 갖는 변형 구동부 (24)를 구비한다는 점에서 도 4의 구동회로와 다르다. M2의 소스는 VBB에 접속되고, M2와 M3의 게이트는 로우 디코더의 출력단에 접속된다. M4의 채널은 M2의 드레인과 VSS사이에 접속되고 M4의 게이트는 워드라인(WL)에 접속된다. M2, M3과 M4의 기판은 모두 VBB에 접속된다.
그러므로 M3이 턴-온되면 트랜지스터(M4)는 워드라인 전압에 응답하여 워드라인이 VSS에 접속되므로 워드라인 방전전류는 VSS로 흐른다. 트랜지스터(M2)는 로우 어드레스 정보에 응답하여 워드라인을 VBB로 접속한다. 억세스 작동이 끝날 때 워드라인은 VPP로 되고 트랜지스터(M4)는 온(on)되나, 로우 디코더에 의하여 트랜지스터(M2)와 트랜지스터(M3)이 턴온프되므로 트랜지스터(M4)를 통하여 전류는 흐르지 않는다. 프리차지 작동이 시작될 때 트랜지스터(M2)와 트랜지스터(M3)은 턴온되나 트랜지스터(M2)보다 훨씬 큰 트랜지스터(M4)때문에 대부분의 워드라인 방전전류는 트랜지스터(M4)를 통하여 VSS로 흐른다.
워드라인의 전압이 트랜지스터(M3)의 문턱전압에 도달할 때, 워드라인(WL)은 VBB로 풀-다운되므로 워드라인 방전전류의 나머지는 트랜지스터(M1)과 트랜지스터 (M2)를 통하여 흐른다. 도 5의 배열은 비록 디코더 영역에 M4를 위한 영역이 필요하지만 유지회로가 제거되는 된다는 장점과 도 4의 배열의 장점과 동일한 장점을 갖는다.
도 6은 본 발명에 따른 메모리장치의 제3실시예를 나타낸다. 도6에 도시된 구동회로의 구조와 작동은 도 5에 도시된 구동회로의 구조와 작동과 유사하나, 트랜지스터(M3)는 M2와 직렬로 접속되는 것이 아니고 트랜지스터(M4)와 직렬로 접속된다.
주 워드라인 구조를 갖는 메모리장치에 관하여 상술한 본 발명의 원칙들은 예컨대 서브-워드라인 구조를 갖는 메모리장치들을 포함하는 다른 종류의 메모리장치들로 확장될 수 있다. 도 7은 종래의 서브-워드라인 드라이버 구조를 이용한 DRAM장치의 코어구조를 나타낸다. 이러한 종류의 메모리장치는 미국특허 5416748, 5596542, 5764585, 5781498과 5986966에 기재되어 있다. 편의를 위하여 요약하면다음과 같다.
도7에 도시된 코어구조는 감지증폭기 블락들(SAs), 셀 어레이들(ARRAY), 서브-워드라인 블락들(32)과 컨졍션(conjunction)회로를 포함한다. 각각의 메모리 셀 어레이(30)는 개별 메모리셀 들(MC)을 구비하며, 서브-워드라인(WL)과 비트라인 (BL/BLB)의 교점에 위치하는 각각의 메모리 셀(MC)은 하나의 셀 트랜지스터와 셀 커패시터를 갖는다.
서브-워드라인들은 서브-워드라인 블락들(32) 내에 위치하는 서브워드라인 구동회로들(36)에 의하여 구동된다. 워드라인 드라이버들(36)각각은 주 로우 디코더(38)로부터 출력되는 각각의 워드라인 인에이블 신호와 아래에서 설명되는 반도체장치 전반에 분포된 워드라인의 일종인 PX라인에 의하여 제어된다.
주 로우 디코더(38)는 상위 7개의 어드레스 비트들(ADDRESS(2-8))에 응답하여 워드라인 인에이블 신호들(WEI<0:63>)을 발생한다. 상위 7개의 어드레스 비트들은 디코더(38)의 외부에 있는 드라이버들(39)에 의하여 버퍼링된다. 그러나 드라이버들(39)은 주 로우 디코더(38)의 내부에 있을 수 있다.
도 7의 워드라인 인에이블 신호들이 메모리 셀들의 셀 트랜지스터들에 직접 공급되지 않고 서브-워드라인 드라이버들(36)로 공급된다는 것을 제외하고, 도7의 워드라인 인에이블 신호들은 도 2의 주 워드라인들과 동일하게 작동한다.
그러나 PXI 발생기들/디코더들(42)은 하위 2개의 어드레스 비트들 (ADDRESS(0-1))에 응답하여 남아있는 워드라인들PXI<0:3>을 구동한다. 그러한 PX신호들은 반도체장치에 전반적으로 분포된 워드라인 드라이버회로에 의하여 반도체장치에 전반적으로 분포된다. PXI라인들은 컨졍션회로(34)내에 전형적으로 위치하는 PXID 발생회로들(40)을 구동한다. PXID발생회로들은 서브-워드라인 드라이버들(36)을 구동하는 상보적인 신호선들인 PXID/PXIB선들을 구동한다.
서브-워드라인들 전부는 VSS로 프리차지된다. 메모리 셀이 억세스될 때 대응되는 워드 라인 인에이블 신호들(WEI)과 PXID/B신호들은 활성화된다. 대응되는 서브워드라인 드라이버(SWD)는 대응되는 서브워드라인을 VPP로 구동한다. 억세스 작동이 완전히 끝난 후에 서브-워드라인은 서브워드라인을 VSS로 프리차지한다. PX선들과 워드라인 드라이버 회로를 반도체장치에 분포시킴으로 인하여 메모리장치는 더 고속으로 작동할 수 있다.
도 8은 종래의 전형적인 NMOS 서브-워드라인 드라이버 회로를 나타낸다. NMOS 서브-워드라인 드라이버 회로의 구조와 작동은 도8 및 도9를 참조하여 설명된다. 액티브(ACTIVE) 작동 전에, 도 9에 도시된 모든 신호선들은 액티브 로우 신호인 PXIB를 제외하고 VSS이다. 액티브(ACTIVE) 작동이 시작되면, 우선 WEI는 VPP로 구동된다. 따라서 노드(N1)는 VPP-Vth(펌핑 효율이 100%라고 가정했을 때)로 스위치된다. 여기서 Vth는 M4의 문턱전압이다. M4의 게이트와 소스의 전압이 Vth이므로, 노드(N1)는 플로팅 상태로 남는다.
잠시 후에 PXID가 VPP로 구동되면, M1의 드레인과 게이트 사이의 커패시턴스 때문에 노드(N1)는 2VPP-Vth(다시, 펌핑효율이 100%라고 가정했을 때)로 승압 (boosted)된다. 그러면, PXID는 M1을 통하여 충분한 전류를 워드라인(WL)에 공급하므로 워드라인(WL)은 VPP에 도달한다.
프리차지 작동을 하는 동안 타이밍 시이퀀스(sequence)는 역전되고 워드라인 (WL)은 방전된다. M1의 채널의 폭/길이의 비가 M2의 채널의 폭/길이의 비보다 상당히 크기 때문에 대부분의 워드라인 전류는 M1을 통하여 흐른다.
도 10은 종래의 CMOS 서브-워드라인 드라이버의 개략적인 회로도이다. 서브-워드라인 드라이버의 구조와 작동은 도 10과 도 11을 참조하여 설명된다. CMOS구조에서 WEIB(WEI의 상보신호)는 워드라인 인에이블신호로 사용된다. 액티브 작동 전에 도 11의 모든 신호선들은 비활성화 상태에 있다. 액티브 작동이 시작되면, WEIB는 VPP로부터 VSS로 천이하는 동시에 PXID는 VSS로부터 VPP로 천이한다. M5를 통하여 PXID가 서브-워드라인(WL)을 VPP로 충전하기 때문에 PXID는 VSS로부터 VPP로 천이한다.
프리차지 작동을 하는 동안 타이밍 시이퀀스는 역전되고, 워드라인(WL)은 VSS로 방전된다. 프라차지 작동 초기동안 M5의 채널 폭/길이의 비가 M7의 채널의 폭/길이의 비에 비하여 상당히 크므로 대부분의 워드라인은 M5를 통하여 방전전류를 흘린다.
서브-워드라인 전압이 M5의 문턱전압에 도달하면, 트랜지스터(M5)는 턴-오프되고 남아있던 방전전류는 M6과 M7을 통하여 흐른다. 도 10에 도시된 CMOS로 구현된 서브-워드 라인 드라이버 회로는 도 8에 도시된 회로보다 더 간단하다. 그러나 PMOS트랜지스터(M5)는 반도체 칩에서 분리된 웰(well)을 필요로 하므로 여분의 면적을 차지한다.
도 12는 종래의 PXID 발생기의 개략적인 회로도이다. 도 12의 PXID 발생기는 도 7, 도 8 및 도 10의 서브 워드 라인 드라이브 회로를 구동하기 위한 전형적인 상보적인 신호들(PXID와 PXIB)을 발생시킨다. PXID의 전압스윙은 전형적으로 VSS로부터 VPP까지고 PXIB의 전압 스윙은 전형적으로 VSS로부터 Vdd까지다. 인버터(INV3)는 서브 워드 라인들을 위한 대부분의 충전전류와 방전전류를 공급하므로 일반적으로 큰 트랜지스터로 만들어진다.
도 13은 도 7에 도시된 워드라인 인에이블 신호들(WEI)을 구동하는데 사용된 종래의 드라이버 회로(39)의 개략적인 회로도이다. 도 8 및 도 10에 도시된 서브-워드 라인 드라이버 회로들도 도 7에 도시된 워드라인 인에이블 신호들(WEI)을 구동하는데 사용된 종래의 드라이버 회로(39)의 개략적인 회로도이다.
도 14는 종래의 NMOS 서브-워드라인 드라이버회로, PXID 발생기와 WEI드라이버의 배치도이다. 도 9에 도시된 타이밍 시이퀀스는 서브-워드 라인(WL)을 인에이블 디스에이블 시키기 위하여 도 14에 적용된다. 도 14에 도시된 회로가 네가티브로 바이어스된 워드라인 구조를 적용하기 위하여 VBB를 기준으로 한다면, 네가티브 전압 발생기로부터 과도한 전류가 소비된다.
과도한 전류들은 (i) 프리차지 작동을 하는 동안의 워드라인 방전전류, (ⅱ)PXI 발생기들(42)와 PXID 발생기들(40)을 위한 구동전류, (ⅲ) WEI드라이버들 (39)을 위한 구동전류이다. 이러한 고 전류 요소들은 VBB 공급전압, 워드라인 '로우' 레벨의 변동을 발생하고 셀 리프레쉬 특성들을 감쇄시킨다.
도 15는 종래의 CMOS 서브-워드라인 드라이버회로, PXID 발생기와 WEI드라이버의 배치도이다. 도 11에 도시된 타이밍 시이퀀스는 서브-워드 라인(WL)을 인에이블/디스에이블 시키기 위하여 도 15의 배치도에 적용된다. 도 15에 도시된 배치도에 네가티브로 바이어스된 워드라인 구조를 적용하는 것은 도 14에 관하여 기술한 동일한 문제점을 발생시킨다.
도 16은 본 발명에 따른 메모리장치의 제4실시예를 나타낸다. 도 16에 도시된 배치도는 도 14에 도시된 NMOS 서브-워드 라인드라이버 구조와 많은 관점에서 유사하나 다음과 같은 변형이 있다.
PXID 발생기의 인버터(INV3)의 공통 전원단자는 NMOS 트랜지스터(M5)를 통하여 VSS와 접속된다. M5의 게이트는 PXID선에 접속된다. 드레인이 PXID에 접속되고 게이트가 PXIB에 접속된 M6의 소오스가 VBB에 접속되는 것과 마찬가지로 M7의 소스는 VBB에 접속된다.
WEI드라이버(39)의 구동단의 변형구동부(46)는 도 4에 도시된 변형 구동부(22)와 동일한 구조를 갖는다. 도 4에 도시된 유지회로(20)와 동일한 유지회로(44)는 워드 라인 인에이블 신호(WEI)에 접속된다. 도 16을 참조하여 본 발명에 따른 프리차지 작동이 설명된다. 도 6에 도시된 타이밍 시이퀀스는 도 16의 회로에 적용된다. 프리차지 작동이 시작되면, PXI가 '로우'(즉 VSS)로 되면, 노드(N2)와 PXIB는 '하이'로 된다.
프리차지 작동의 초기동안 PXID는 서브-워드라인(WL)의 큰 용량성부하 때문에 VPP를 유지한다. PXID가 서서히 방전되므로 M5는 턴-온되고 워드 라인 방전전류의 대부분은 PXID의 전압레벨이 M5의 문턱전압에 도달할 때까지 M5 및 M8을 통하여 VSS로 흐른다. 그러므로 서브-워드라인은 VSS와 접속된 후 워드라인의 전압에 응답하여 VSS로부터 분리된다.
PXID가 M5의 문턱전압이하로 감소하면, 트랜지스터(M5)는 턴-오프되고 서브-워드 라인(WL)은 트랜지스터들(M6과 M7)을 통하여 VBB로 더욱 방전된다. WL의 전압이 VBB에 도달하면, M6과 M7은 워드라인과 PXID선들을 VBB로 유지한다. 즉, 워드라인 방전전류의 대부분은 VBB로부터 VSS로 흐른다.
PXID가 '로우'로 된 직후 WEI가 M3의 문턱전압에 이를 때까지 로우 어드레스 디코더는 M2와 M3을 통하여 WEI를 방전한다. WEI의 전압이 인버터(INV1)의 출력을 하이로 천이시키기 위하여 충분히 감소되면, 트랜지스터(M4)는 턴-온되고 WL을 VBB로 더욱 방전시킨다. 그러면, 유지회로(44)는 PXID를 통하여 원하지 않는 전류가 흘러나오는 것을 방지하기 위하여 WL을 VBB로 유지한다. 즉, 워드라인 인에이블 신호(WEI)로부터 방전전류는 역시 VSS로 흐른다.
바람직한 실시예에 따르면, 유지회로(44)는 WEI드라이버들이 위치하는 어레이(30)의 반대편에 배치된다. 상기 배치방법은 구현하기 쉽다. 이 방법을 사용하지 않으면 작은 WEI 라인 피치 때문에 로우 디코더 영역에 유지회로들을 구현하기가 어렵다. 도 16에 도시된 바와 같이, PXIB가 VBB로 다운될 경우 발생할 수 있는 VBB 전류 소비를 제거하기 위하여 인버터(INV2)의 신호 스윙은 VSS로부터 Vdd까지인 것이 바람직하다.
바람직한 실시예에 따르면, M6과 M7을 통하여 흐르는 서브-쓰레쉬 홀드 전류를 감소시키기 위하여 트랜지스터(M6과 M7)의 문턱전압들은 증가된다. 이것은 셀 억세스 트랜지스터들을 제조하는데 사용되는 셀 문턱전압 구현 공정을 사용하여 M6과 M7을 제조하는 것으로 실현될 수 있다. 즉, 부가적인 방법들을 사용하지 않고 최소한 칩 면적을 가지고 본 발명은 네가티브 전원으로부터 발생되는 전류 소모를 더욱 감소시킬 수 있다.
트랜지스터(M6)는 인버터들(INV2, INV3, INV4)이 위치하는 컨졍션 영역의 면적을 줄이기 위하여 도 16의 오른쪽의 컨졍션 영역에 위치한다. 도 16에 도시된 듀얼 PXID선들이 도 14에 도시된 배열대로 이미 배선되어 있으므로 이러한 배치는 편리하다. 즉, 본 발명의 장점은 본 발명에 따라 기존의 메모리 장치의 디자인을 쉽게 변형할 수 있다는 것이다.
상술한 바와 같이 도 16에 도시된 실시예는 워드라인 방전전류의 대부분이 VSS로 흐르기 때문에 네가티브 전원의 소비전류는 감소하는 이점이 있다. 그리고 도 16에 도시된 실시예는 서브-워드라인 제어회로에서 요구되는 VBB 전류를 최소화시킬 수 있는 이점이 있으며, 또한, 프리차지 작동을 위한 타이밍 시이??스는 변하지 않아도 되는 이점이 있다.
도 17은 본 발명에 따른 메모리장치의 제5실시예를 나타낸다. 도 17에 도시된 배치도는 다이오드 결합된 트랜지스터(M3)가 구동단으로부터 제거되었다는 것을 제외하고 도 16에 도시된 NMOS 서브-워드라인 드라이버 구조와 유사하다. 트랜지스터(M2)는 셀 문턱전압 주입법으로 만들어지고 M2의 소스는 직접 VBB에 접속된다. 유지회로는 제거되었다.
프리차지 작동을 하는 동안, WEI가 로우 로직 레벨로 천이하면, WEI는 M2를 통하여 VBB로 직접 방전된다. 트랜지스터(M2)가 셀 문턱전압을 조절하기 위한 이온주입법(cell Vth implantation)으로 만들어졌기 때문에 로우 어드레스 디코더는 M2를 통하여 서브-쓰레쉬 홀드 전류를 흘리지 않고 여전히 VSS를 기준으로 할 수 있다.
비록 도 17에 도시된 배치도가 노말 워드라인 방전전류를 VBB로 흘리지만, WEI의 용량성 부하는 상대적으로 낮다. 그리고 도 17의 실시예는 유지회로를 필요로 하지 않는 다는 이점이 있다.
도 18은 본 발명에 따른 메모리장치의 제6실시예를 나타낸다. 도 18에 도시된 배치도는 도 15에 도시된 것과 같은 CMOS서브-워드 라인 드라이버를 구비한다. 그러나 PXID 발생기(40)는 워드라인 방전전류의 대부분이 VSS로 흐른 후에 본 발명에 따른 VSS로부터 인버터(INV3)를 분리하기 위한 트랜지스터(M5)를 구비한다.
트랜지스터(M6)는 PXIB에 응답하여 PXID 선을 VBB로 접속시키기 위하여 부가되었다. 또한, 트랜지스터들(M6과 M7과 M9)은 셀 문턱전압을 조절하기 위한 이온주입법으로 구현된다. 도 11에 도시된 타이밍 시이퀀스는 도 18의 실시예에도 적용된다.
PXID 발생기는 도 16의 회로와 동일한 방법으로 서브-워드라인 방전전류를 VSS로 흐르게 한다. 그러나 도 18의 실시예의 더 큰 이점은 워드라인 인에이블 신호(WEIB)가 M2를 통하여 VSS로 방전되므로 VBB의 전류소모는 감소된다. 트랜지스터들(M6, M7, M9)이 셀 문턱전압을 조절하기 위한 이온주입법(cell Vth implantation)으로 만들어졌기 때문에 워드라인 인에이블 신호(WEIB)는 VSS를 기준으로 할 수 있다. 즉 유지회로를 제거할 수 있다.
도 18의 실시예는 적은 VBB 전류와 최소의 칩 면적을 가지고 네가티브로 바이어스된 서브-워드 라인 구조를 쉽게 그리고 치밀하게 제공한다.
도 19는 본 발명에 따른 메모리장치의 제7실시예를 나타낸다. 도 19에 도시된 배치도는 도 18의 실시예와 유사하다. 그러나 트랜지스터(M6)는 어레이의 왼쪽편에 위치하는 PXID 발생기를 구비하는 컨졍션 영역으로 이동됐다. 이것은 서브-워드 라인 드라이버(32)에 배선된 듀얼 PXID선들을 제거한다.
또 다른 변형으로, 도 16의 유지회로와 변형 WEI 드라이버가 도 18과 도 19의 실시예의 어느 하나와 함께 사용된다면, 트랜지스터들(M6, M7, M9)은 셀 문턱전압을 조절하기 위한 이온주입법을 사용하지 않고 구현될 수 있다.
바람직한 실시예를 통하여 본 발명의 원칙들이 설명되고 도시되었으므로 이러한 원칙들로부터 본 발명의 변형이 명백하다. 실시예들은 DRAM 메모리 장치들에 관하여 기술하였으나 본 발명은 DRAM 워드 라인 드라이버들에 국한되지 않는다. 실시예들은 네가티브로 바이어스된 워드라인 구조들을 기술하고 있으나, 네가티브 바이어스는 액티브 모드로 작동하는 동안 워드라인에 공급되는 전위의 극성과 반대 전위의 극성을 의미하는 것을 이해할 것이다.
본 발명에 따른 프리차지 작동들을 하는 동안 워드라인들은 어드레스의 변화 또는 워드라인들의 특정한 전압에 응답하여 다양한 전원장치들에 접속된다. 그러나 이러한 접속 작동들은 다른 자극들에 응답하여 수행될 수 있다. 더욱이 워드라인 방전전류는 전원장치로부터 VBB로 흐른다고 기술되었다. 그러나 전원장치는 VSS와 같은 전원 및 워드라인으로부터 방전전류를 다른 곳으로 전환하여 흐르게 하는 적당한 전류 싱크(current sink)를 포함한다.
상술한 바와 같이 본 발명에 따른 워드라인 방전방법과 반도체 메모리장치는 프리차지 작동을 하는 동안 워드라인 방전전류를 네가티브 전원으로 흐르게 하므로 전압의 변동을 감소시키고 네가티브 전원의 소비전류를 감소시키는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 DRAM 메모리장치의 메모리 셀을 나타낸다.
도 2는 종래의 주 워드라인 드라이버 구조를 이용한 DRAM장치의 코어구조를 나타낸다.
도 3은 종래의 워드라인 드라이버의 개략적인 회로도이다.
도 4는 본 발명에 따른 메모리장치의 제1실시예를 나타낸다.
도 5는 본 발명에 따른 메모리장치의 제2실시예를 나타낸다.
도 6은 본 발명에 따른 메모리장치의 제3실시예를 나타낸다.
도 7은 종래의 서브-워드라인 드라이버 구조를 이용한 DRAM장치의 코어구조를 나타낸다.
도 8은 종래의 NMOS 서브-워드라인 드라이버의 개략적인 회로도이다.
도 9는 도 8의 NMOS형의 서브-워드라인 드라이버의 한 주기의 작동을 나타내는 타이밍도이다.
도 10은 종래의 CMOS 서브-워드라인 드라이버의 개략적인 회로도이다.
도 11은 도 10의 CMOS형의 서브-워드라인 드라이버의 한 주기의 작동을 나타내는 타이밍도이다.
도 12는 종래의 PXID 발생기의 개략적인 회로도이다.
도 13은 종래의 WEI 발생기의 개략적인 회로도이다.
도 14는 종래의 NMOS 서브-워드라인 드라이버회로, PXID 발생기와 WEI드라이버의 배치도이다.
도 15는 종래의 CMOS 서브-워드라인 드라이버회로, PXID 발생기와 WEI드라이버의 배치도이다.
도 16은 본 발명에 따른 메모리장치의 제4실시예를 나타낸다.
도 17은 본 발명에 따른 메모리장치의 제5실시예를 나타낸다.
도 18은 본 발명에 따른 메모리장치의 제6실시예를 나타낸다.
도 19는 본 발명에 따른 메모리장치의 제7실시예를 나타낸다.

Claims (30)

  1. 워드라인을 방전하는 방법에 있어서,
    상기 워드라인의 전압 또는 로우 어드레스에 응답하여 상기 워드라인을 제1전원에 접속하는 단계; 및
    상기 로우 어드레스의 변화에 응답하여 상기 워드 라인이 비활성화되는 경우, 상기 워드라인의 전류를 제2전원으로 방전하는 단계를 구비하는 워드라인 방전방법.
  2. 제 1항에 있어서, 상기 워드라인의 전류를 상기 제2전원으로 방전하는 단계는,
    상기 로우 어드레스에 응답하여 상기 워드라인을 상기 제2전원에 접속하는 단계; 및
    상기 워드라인의 전류가 상기 제2전원으로 방전된 후, 상기 워드라인을 상기 제2전원으로부터 분리하는 단계를 구비하는 워드라인 방전방법.
  3. 제2항에 있어서, 상기 워드라인을 상기 제2전원으로부터 분리하는 단계는 상기 워드라인의 전압이 다이오드의 문턱전압에 도달할 때, 상기 다이오드를 턴-오프하는 워드라인 방전방법.
  4. 제1항에 있어서, 상기 워드라인은 워드라인 인에이블신호와 PX신호에 응답하여 서브-워드라인 드라이버에 의하여 구동되는 서브-워드라인인 워드라인 방전방법.
  5. 제 4항에 있어서, 상기 워드라인 방전방법은 상기 워드라인 인에이블 신호의 전압에 응답하여 워드라인 인에이블 신호선을 상기 제1전원에 접속하는 단계를 더 구비하는 워드라인 방전방법.
  6. 제5항에 있어서, 상기 워드라인 인에이블 신호는 셀 억세스 트랜지스터들을 제조하기 위하여 사용된 셀 문턱전압을 조절하기 위한 이온주입 공정과 동일한 공정으로 제조된 트랜지스터를 통하여 상기 제1전원에 접속되는 워드라인 방전방법.
  7. 제5항에 있어서, 상기 워드라인 방전방법은 상기 로우 어드레스에 응답하여 상기 워드라인 인에이블 신호를 상기 제2전원으로 방전하는 단계를 더 구비하는 워드라인 방전방법.
  8. 제4항에 있어서, 상기 워드라인의 전류를 상기 제2전원으로 방전하는 단계는,
    상기 제2전원을 기준전압으로 하는 인버터와 상기 PX신호를 구동하는 단계; 및
    상기 워드라인의 전류를 상기 제2전원으로 방전한 후 상기 인버터를 상기 제2전원으로부터 분리하는 단계를 구비하는 워드라인 방전방법.
  9. 제4항에 있어서, 상기 워드라인 방전방법은 상기 로우 어드레스 정보에 응답하여 PX신호선을 상기 제2전원으로 접속하는 단계를 더 구비하는 워드라인 방전방법.
  10. 워드라인을 방전하는 방법에 있어서,
    상기 워드라인을 제1전원에 접속하는 단계; 및
    로우 어드레스의 변화에 응답하여 상기 워드 라인이 비활성화되는 경우, 상기 로우 어드레스 또는 상기 워드라인의 전압에 응답하여 상기 워드라인의 전류를 제2전원으로 방전하는 단계를 구비하는 워드라인 방전방법.
  11. 제10항에 있어서, 상기 제1전원은 기판 전원이고, 상기 제2전원은 접지전원인 워드라인 방전방법.
  12. 제10항에 있어서, 상기 제1전원은 네가티브 전원이고, 상기 제2전원은 접지전원인 워드라인 방전방법.
  13. 상부 로우 어드레스에 의하여 디코딩된 워드라인 인에이블 신호와 하부 로우 어드레스에 의하여 디코딩된 PX신호를 구동하는 서브 워드라인 드라이버에 접속된 서브-워드 라인을 방전하는 방법에 있어서,
    상기 서브 워드라인을 제1전원에 접속하는 단계;
    상기 하부 로우 어드레스의 변화에 응답하여 상기 서브 워드라인을 비활성화하는 경우, 상기 서브워드라인의 전류를 제2전원으로 방전하는 단계; 및
    상기 워드라인 인에이블 신호 라인을 상기 제1전원에 접속하는 단계를 구비하는 워드라인 방전방법.
  14. 제13항에 있어서, 상기 서브워드라인의 전류를 상기 제2전원으로 방전하는 단계는,
    상기 하부 로우 어드레스에 응답하여 상기 PX신호를 상기 제2전원으로 접속하는 단계; 및
    상기 서브워드라인의 전류를 상기 제2전원으로 방전한 후 상기 PX신호를 상기 제2전원으로부터 분리하는 단계를 구비하는 워드라인 방전방법.
  15. 제13항에 있어서, 상기 워드라인 인에이블 신호의 전압에 응답하여 상기 워드라인 인에이블 신호선을 상기 제2전원으로 방전하는 단계를 더 구비하는 워드라인 방전방법.
  16. 반도체 메모리장치에 있어서,
    워드라인; 및
    프리차지 작동을 하는 동안 상기 워드라인을 제1전원에 접속하며, 상기 워드라인에 접속되는 워드라인 드라이버 회로를 구비하며,
    상기 드라이버 회로는 상기 프리차지 작동을 하는 동안 로우 어드레스의 변화에 응답하여 상기 워드 라인을 비활성화하기 위해, 상기 워드라인의 전류를 제2전원으로 방전하는 반도체 메모리장치.
  17. 제16항에 있어서, 상기 워드라인은 주 워드라인이고, 상기 워드라인 드라이버회로는 상기 프리차지 작동을 하는 동안 상기 주 워드라인에 접속되며, 상기 워드라인의 전류를 상기 제2전원으로 방전하는 구동단을 구비하는 반도체 메모리장치.
  18. 제17항에 있어서, 상기 워드라인 드라이버 회로는 상기 주 워드라인에 접속된 전원유지회로를 더 구비하는 반도체 메모리장치.
  19. 제18항에 있어서, 상기 전원유지회로는 로우 디코더의 반대편의 메모리 어레이의 외곽에 위치하는 반도체 메모리장치.
  20. 제18항에 있어서, 상기 전원유지회로는,
    상기 주 워드라인과 상기 제1전원사이에 접속되는 제1트랜지스터; 및
    상기 제1트랜지스터와 주 워드라인사이에 접속되는 인버터를 구비하고,
    상기 구동단은,
    상기 제2전원에 접속되는 제2트랜지스터; 및
    상기 제2트랜지스터와 상기 주 워드라인사이에 접속되는 다이오드를 구비하는 반도체 메모리장치.
  21. 제17항에 있어서, 상기 구동단은,
    상기 주 워드라인과 상기 제1전원사이에 접속되도록 배치되는 제1트랜지스터; 및
    상기 워드라인의 전류를 상기 제2전원으로 방전하도록 배치되는 제2트랜지스터를 구비하는 반도체 메모리장치.
  22. 반도체 메모리장치에 있어서,
    다수개의 워드라인들; 및
    프리차지 작동을 하는 동안 상기 워드라인들에 접속되며, 상기 워드라인들을 제1전원에 접속하는 다수개의 워드라인 드라이버 회로들을 구비하며,
    상기 다수개의 워드라인 드라이버 회로들은 각 워드라인에 대하여 프리차지 작동을 하는 동안 대응되는 워드라인의 전압 또는 로우 어드레스에 응답하여 상기 워드라인의 류를 제2전원으로 방전하는 반도체 메모리장치.
  23. 제22항에 있어서, 상기 제1전원은 기판전원이고, 상기 제2전원은 접지전원인 반도체 메모리장치.
  24. 제22항에 있어서, 상기 제1전원은 네가티브 전원이고, 상기 제2전원은 접지전원인 반도체 메모리장치.
  25. 반도체 메모리장치에 있어서,
    다수개의 서브워드라인들;
    상기 서브워드라인들에 접속되고 프리차지 작동을 하는 동안 다수개의 워드라인 인에이블 신호들과 다수개의 PX신호들에 응답하여 상기 서브 워드라인들을 제1전원에 접속하는 다수개의 워드라인 회로들;
    상기 다수개의 서브 워드라인 드라이버들과 접속되고 하부 로우 어드레스에 응답하여 상기 다수개의 PX신호들을 발생시키는 다수개의 PX신호발생기들; 및
    상기 다수개의 서브워드라인 드라이버들과 접속되고 상부 로우 어드레스에 응답하여 상기 다수개의 워드라인 인에이블 신호들을 발생시키는 로우 디코더를 구비하며,
    상기 다수개의 PX 신호발생기들은 각 워드라인에 대하여 프리차지 작동을 하는 동안 상기 하부 로우 어드레스에 응답하여 상기 서브워드의 전류를 제2전원로 방전하는 반도체 메모리장치.
  26. 제25항에 있어서, 상기 로우 디코더는 각 워드라인에 대하여 프리차지 작동을 하는 동안 상기 상부 로우 어드레스에 응답하여 워드라인 인에이블 신호선을 상기 제2전원으로 방전하는 반도체 메모리장치.
  27. 제26항에 있어서, 상기 반도체 메모리장치는 상기 워드라인 인에이블 신호선들에 접속되고 각 워드 라인 인에이블 신호의 전압에 응답하여 상기 워드라인 인에이블 신호선들을 상기 제1전원으로 접속하는 다수개의 전원유지회로들을 더 구비하는 반도체 메모리장치.
  28. 제25항에 있어서, 상기 로우 디코더는 각 워드라인에 대하여 프리차지 작동을 하는 동안 상기 상부 로우 어드레스에 응답하여 상기 워드라인 인에이블 신호선들을 상기 제1전원으로 접속하는 반도체 메모리장치.
  29. 반도체 메모리장치에 있어서,
    다수개의 서브워드라인들;
    상기 서브워드라인들에 접속되고 프리차지 작동을 하는 동안 다수의 워드라인 인에이블 신호들과 다수의 PX신호들에 응답하여 상기 워드라인들을 제1전원로 접속하는 다수개의 서브워드라인 드라이버들;
    상기 다수개의 서브워드라인 드라이버들에 접속되고 하부 로우 어드레스에 응답하여 상기 다수의 PX신호들을 발생시키는 다수개의 PX신호 발생기들;
    상기 다수개의 서브워드라인 드라이버들에 접속되고 상부 로우 어드레스에 응답하여 상기 다수의 워드라인 인에이블 신호들을 발생하는 로우 디코더; 및
    상기 다수의 워드라인 신호들에 접속되고 각 워드라인 인에이블 신호의 전압에 응답하여 상기 워드라인 인에이블 신호들을 상기 제1전원에 접속시키는 다수개의 전원유지회로들을 구비하며,
    상기 로우 디코더는 각 워드라인에 대하여 프라차지 작동을 하는 동안 상기 상부 어드레스에 응답하여 상기 워드라인 인에이블 신호선을 제2전원으로 방전하는 반도체 메모리장치.
  30. 제29항에 있어서, 상기 로우 디코더는 상기 상부 어드레스에 응답하여 각 워드라인 인에이블 신호선을 상기 제2전원에 접속하고, 각 워드라인 인에이블 신호의 전압에 응답하여 각 워드라인 인에이블 신호선을 상기 제2전원으로부터 분리하는 반도체 메모리장치.
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