KR0170903B1 - 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 계층적 워드 라인 구조를 갖는 반도체 메모리 장치에 있어서, 하위 워드 라인을 구동시키기 위한 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다. 본 발명의 하위 워드 라인 구동 회로는 2개의 NMOS트랜지스터만으로 구성되어 하위 워드 라인을 구동시킴으로써, 기가비트(Gigabit)급의 초고집적 메모리 제품에 적용하게 될 경우 전체 메모리 소자의 면적을 감소시킬 수 있다. 또한 부스트랩핑 과정에서 요구되는 구동 신호 사이의 딜레이에 의한 시간 손해가 없으므로 동작 속도가 빠르며, 소자의 신뢰성 측면에서도 유리한 효과가 있다.

Description

하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치
제1도는 종래의 하위 워드 라인 구동 회로의 상세회로도.
제2도는 제1도에 도시된 하위 워드 라인 구동 회로의 동작 타이밍도.
제3도는 본 발명의 제1실시예에 의한 하위 워드 라인 회로의 상세 회로도.
제4도는 제3도에 도시된 하위 워드 라인 구동 회로의 동작 타이밍도.
제5도는 제3도에 도시된 하위 워드 라인 구동 회로를 전체 셀 어레이에 적용한 제1실시예도.
제6도는 제3도에 도시된 하위 워드 라인 구동 회로를 전체 셀 어레이에 적용한 제2실시예도.
제7도는 본 발명의 제2실시예에 의한 하위 워드 라인 구동 회로의 상세 회로도.
제8도는 제7도에 도시된 하위 워드 라인 구동 회로의 동작 타이밍도.
제9도는 제7도에 도시된 하위 워드 라인 구동 회로를 전체 셀 어레이에 적용한 제3실시예도.
* 도면의 주요부분에 대한 부호의 설명
100 : px 발생기 200 : 로오 디코더
300 : 레벨 변환기 400 : 서브 셀 블럭
MN1∼MN3 : NMOS형 트랜지스터
MWL(Main Word Line) : 상위 워드 라인
SWL(Sub Word Line) : 하위 워드 라인
pxi : 하위 워드 라인 구동 회로를 선택적으로 동작시키기 위한 신호로서, 일부의 로오 어드레스를 입력으로 받는 px 발생기에 의하여 생성됨.
Vpp : 승압된 전압 레벨로 메모리 칩 내부에서, 차아지 펌핑(Charge pumping) 회로를 포함한 Vpp 발생기에 의하여 발생된다. 메모리 칩 내부의 전원전압에 비하여 전압 레벨이 높다(Vpp ＞ Vcc).
VppH(Vpp High) : 본 발명의 하위 워드 라인 구동 회로에 사용되는 제1승압 전압.
VppL(Vpp Low): 본 발명의 하위 워드 라인 구동 회로에 사용되는 제2승압 전압.(VppH ＞ VppL).
Vx : 종래의 하위 워드 라인 구동 회로에서, 스위치용 트랜지스터(MN3)의 게이트에 인가되는 DC 전압. 대개의 경우 Vx=Vcc이다.
본 발명은 계층적 워드 라인 구조를 갖는 반도체 메모리 장치에 관한 것으로, 특히 래이아웃(Layout) 면적이 작으면서도 고속 동작이 가능한 하위 워드 라인 구동 회로 및 이를 이용한 반드체 메모리 장치에 관한 것이다.
일반적으로, 계층적 워드 라인 구조는 워드 라인의 메탈 스트랩핑(Metal Strapping)에서 발생하는 엄격한 메탈 디자인 루울(Metal Design Rule)을 완하하기 위하여 사용된다. 메탈 스트랩핑은 폴리-실리콘(Poly-Silicon)으로 만들어지는 워드 라인의 저항을 감소시키기 위하여 메탈 라인을 워드 라인 피치(Pitch)로 셀 어레이의 상부에 배열하고 폴리-실리콘의 워드 라인에 연결하는 것으로, 워드 라인의 저항을 줄여 구동 시간을 빠르게 한다. (여기에서 피치란 규칙적으로 배열된 라인들에서 라인 폭(Line Width) + 스페이스(Space)를 합한 것을 지칭한다). 이러한 메탈 스트랩핑 방법은, 메모리 소자의 집적도가 증가함에 따라 위드 라인 피치가 감소하므로 메탈 공정의 결함(Failure) 비율이 증가하여 수율(Yield)이 감소된다. 따라서, 64M급 디램(DRAM) 제품부터는 계층적 워드 라인 구조가 필수적으로 적용되고 있다.
본 발명은 메모리 제품에 적용되는 계층적 워드 라인 구조엣 하위 워드 라인을 구동하는 부분에 사용된다.
계층적 워드라인 구조에 사용되는 종래의 하위 워드 라인 구동회로는 일반적으로 3개의 엔모스(NMOS)형 트랜지스터로 구성되어 있으며, 더블 부트스트래핑(Double Bootstrapping) 과정을 통하여 하위 워드라인을 승압된 전압 레벨인 고전위(Vpp)로 구동된다. 이러한 더블 부트스트래핑은 상당히 높은 전압이 걸리는 노드(Node)가 있어 소자의 신뢰성에 문제를 발생시키며, 구동 신호간에 요구되는 지연(Delay)에 의하여 구동시간이 길어지는 문제점이 있다. 또한, 하위 워드 라인 구동 회로의 래이아웃 면적은 전체 메모리 소자의 면적에 끼치는 영향이 크므로 가능한 적은 면적의 레이아웃이 요구된다.
제1도는 종래의 하위 워드 라인 구동 회로의 상세회로도로서, 진위 상위 워드 라인(MWL) 및 노드(N1) 사이에 접속되며 게이트로 전위 신호(Vx)가 인가되는 NMOS트랜지스터(MN3)와, 동작 신호(px)를 입력하는 노드(N2) 및 하위 워드 라인(SWL) 사이에 접속되며 게이트가 상기 노드(N1)에 연결된 NMOS트랜지스터(MN1)와, 상기 하위 워드 라인(SWL) 및 접지전압(Vss) 사이에 접속되며 게이트가 보수 상위 워드 라인(/MWL)에 연결된 NMOS트랜지스터(MN2)로 구성되어 있다.
상위 풀-업 트랜지스터(MN1)는 하위 워드 라인(SWL)을 Vpp 레벨로 풀-업시키고, 상기 풀-다운 트랜지스터(MN2)는 '0V'(그라운드)로 풀-다운시키는 역할을 수행한다. 그리고, 상기 NMOS트랜지스터(MN3)는 노드(N1)를 프리차지하고 부트스트랩핑된 후에 전위가 그대로 유지되도록 하는 스위치 역할을 한다. 즉, 대개의 경우 Vx=Vcc가 되며 노드(N1)를 Vx-Vt(Vt는 문턱전압)으로 프리차지하고 난후, 소정시간(Td) 지연후 px가 'Vpp'로 활성화됨에 따라 노드(N1)는 Vpp+Vt 이상의 전압으로 부트스트랩핑되므로 px의 전압 'Vpp'가 풀-업 트랜지스터(MN1)를 통하여 하위 워드 라인에 그대로 전달된다.
제2도는 제1도에 도시된 하위 워드 라인을 구동하기 위하여 적용되는 타이밍도이다.
종래의 하위 워드 라인 구동 회로는 Td 딜레이(Dealy)만큼의 시간 손해가 있고, 높은 전압으로 올라가는 노드(N1)에 의하여 풀-업 트랜지스터(MN1)의 신뢰성에 나쁜 영향을 주게 된다.
따라서 본 발명의 목적은 2개의 NMOS트랜지스터만을 사용하여 하위 워드 라인을 구동시킴으로써, 래이아웃 면적을 감소시킨 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치를 제공하는데 있다.
본 발명은 다른 목적은 부트스트랩핑 과정에서 요구되는 구동 신호 사이의 딜레이에 의한 시간 손해를 제거함으로써, 동작 속도를 향상시킨 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치를 제공하는데 있다.
상기한 목적을 달성하기 위하여, 본 발명의 하위 워드 라인 구동 회로는 pxi 및 하위 워드 라인 사이에 접속되며 게이트가 상위 워드 라인에 연결된 풀-업 드라이버 수단과, 상기 하위 워드 라인 및 접지 전압 사이에 접속되며 게이트가 상위 워드 라인 바에 연결된 풀-다운 드라이버 수단을 구비하였다.
상기 목적을 달성하기 위하여, 본 발명의 다른 하위 워드 라인 구동회로에서는 상위 워드 라인 및 하위 워드 라인 사이에 접속되며 게이트가 pxi 전위에 연결된 풀-업 드라이버 수단과, 상기 하위 워드 라인 및 접지 전압 사이에 접속되며 게이트가 /pxi 전위에 연결된 풀-다운 드라이버 수단을 구비하였다.
상기 목적을 달성하기 위하여 본 발명의 하위 워드 라인 구동 회로를 이용한 반도체 메모리 장치에서는 각 셀 어레이를 컬럼 방향으로 n개의 하위 셀 블럭으로 나누고, 각 하위 셀 블럭의 하위 워드 라인을 2m개씩 나누어 각 하위 워드 라인 그룹마다 2m개의 하위 워드 라인 구동 회로가 있고, 상위 워드 라인과 상위 워드 라인 바가 로오 방향으로 있는 계층적 워드 라인 구조에 대하여, 일부분의 로오 어드레스를 입력으로 받아 상기 하위 워드 라인과 상위 워드 라인 바를 출력하는 로오 디코더 수단과, 나머지 m개의 로오 어드레스를 입력으로 받아 2m개의 pxi를 생성하는 px 발생 수단과, 상기 상위 워드 라인 및 상위 워드 라인 바의 전위 신호에 의해 상기 하위 워드 라인을 구동하기 위한 다수의 하위 워드 라인 구동 수단을 구비하였다.
상기 목적을 달성하기 위하여, 본 발명의 다른 하위 비트 라인 구동회로를 이용한 반도체 메모리 장치에서는 각 셀 어레이를 컬럼 방향으로 n개의 하위 셀 블럭으로 나누고, 각 하위 셀 블럭의 하위 워드 라인을 2m개씩 나누어 각 하위 워드 라인 그룹마다 2m개이 하위 워드 라인 구동 회로가 있고, 상위 워드 라인이 로오 방향으로 있는 계층적 워드 라인 구조에 대하여, 일부분의 로오 어드레스를 입력으로 받아 상기 상위 워드 라인을 출력하는 로오 디코더 수단과, 나머지 m개의 로오 어드레스를 입력으로 받아 pxi 및 /pxi를 2m개씩 생성하는 px발생 수단과, 상기 pxi 및 /pxi 전위 신호에 의해 상기 하위 워드 라인을 구동하기 위한 다수의 하위 워드 라인 구동 수단을 구비하였다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 더 상세히 설명하기로 한다.
제3도는 본 발명의 제1실시예에 의한 하위 워드 라인 구동 회로의 상세회로도로서, px전위를 입력하는 노트(N2) 및 하위 워트 라인(SWL) 사이에 접속되며 게이트가 진위 상위 워드 라인(MWL)에 연결된 NMOS트랜지스터(MN1), 상기 하위 워드 라인(SWL) 및 접지전압(Vss)사이에 접속되며 게이트가 보수 상위 워드 라인(/MWL)에 연결된 NMOS트랜지스터(MN2)로 구성된다.
상기 하위 워드 라인 구동 회로는 2개의 NMOS형 트랜지스터(MN1,MN2)로 구성되며, 풀-업 트랜지스터(MN1)는 'VppL' 전압 레벨을 하위 워드 라인에 전달하는 풀-업 역할을 수행하고, 풀-다운 트랜지스터(MN2)는 하위 워드 라인을 '0V'(그라운드)로 풀-다운시키는 역할을 수행한다.
제4도는 제3도에 도시된 하위 워드 라인을 구동하기 위하여 적용되는 타이밍도이다. 종래의 하위 워드 라인 구동회로와는 달리 진위 상위 워드 라인(MWL)및 보수 상위 워드 라인(/MWL)과 px신호 사이에 시간지연이 없다. 본 발명의 회로를 동작시키기 위해서는 'VppH' 및 'VppL'의 승압된 전압레벨이 필요하다. 'VppL'은 하위 워드 라인의 활성화를 위하여 필요한 전압레벨이고, 'VppH'는 풀-업 트랜지스터(MN1)의 게이트에 인가되어 px의 'VppH'전압이 하위 워드 라인에 그대로 전달되게 하기 위한 전압이다.(VppH ＞ VppL + Vt)
제5도는 제3도에 도시된 하위 워드 라인 구동 회로를 전체 셀 어레이에 적용한 제1실시예도로서, 4개 씩의 하위 워드 라인(SWL)이 각 그룹으로 나누어져 있고, 폴리-실리콘(Poly-Silicon)으로 형성된 4개의 하위 워드 라인 그룹 위로 2개의 진위 상위 워드 라인(MWL) 및 보수 상위 워드 라인(/MWL) 메탈 라인(Metal Line)이 지나가므로, 종래의 메탈 스트랩핑 방법에 비하여 메탈 피치(Pitch)를 2배로 증가시킨다. 로오 디코더(200)는 일부분의 로오 어드레스를 입력으로 받아 어드레스 신호에 해당하는 진위 상위 워드 라인(MWL)을 활성화한다. 로오 어드레스에 따라 선택된 진위 상위 워드 라인(MWL)은 레벨 변환기(300)를 거쳐 '0V'에서 'VppH'로 구동되며, px 발생기(100)는 2개의 로오 어드레스를 입력으로 받아 해당하는 어드레스의 pxi(i는 정수, 0≤i≤3)만을 '0V'에서 'VppH'로 구동한다. 각 서브 셀 블럭 i(1≤i≤n)(400) 양족에는 하위 워드라인 구동회로가 위치한다.
제6도는 제3도에 도시된 하위 워드 라인 구동 회로를 전체 셀 어레이에 적용한 제2실시예도로서, 8개 씩의 하위 워드 라인(SWL)이 각 그룹으로 나뉘어져 있고, 폴리-실리콘으로 형성된 8개의 하위 워드 라인 그룹 위로 2개의 진위 상위 라인(MWL) 및 보수 상위 워드 라인(/MWL) 메탈 라인이 지나가므로 메탈 피치를 종래의 메탈 스트랩핑 방법에 비하여 4배로 증가시킨다. 로오 디코더는 일부분의 로오 어드레스를 입력으로 받아 어드레스 신호에 해당하는 진위 상위 워드 라인(MWL)을 활성화한다.
로오 어드레스에 따라 선택된 진위 상위 워드 라인(MWL)은 레벨 변환기(300)를 거쳐 '0V'에서 'VppH'로 구동되며, px 발생기(100)는 3개의 로오 어드레스를 입력으로 받아 해당하는 어드레스의 pxi(i는 정수, 0≤i≤7)만을 '0V'에서 'VppL'로 구동한다. 각 서브 셀 블럭 i(1≤i≤n) 양쪽에는 하위 워드 라인 구동 회로가 위치한다.
제7도는 본 발명의 제2실시예에 의한 하위 워드 라인 구동 회로의 상세회로도로서, 진위 상위 라인(MWL) 및 하위 워드 라인(SWL) 사이에 접속되며 게이트가 진위 pxi전위 라인에 연결된 NMOS트랜지스터(MN1)와, 상기 하위 워드 라인(SWL) 및 접지전압(Vss) 사이에 접속되며 게이트가 보수 /pxi전위 라인에 연결된 NMOS트랜지스터(MN2)로 구성된다. 상기 회로는 제1실시예의 회로와는 달리 보수 상위 워드 라인(/MWL) 신호가 없으며, 진위 상위 워드 라인(MWL)과 2개의 pxi 신호 및 /pxi 신호로 하위 워드 라인이 구동된다.
제8도는 제7도에 도시된 하위 워드 라인을 구동하기 위하여 적용되는 타이밍도이다. 본 회로는 제1실시예와 마찬가지로 2개의 NMOS트랜지스터(MN1,MN2)로 구성되며, 풀-업 트랜지스터(MN1)는 pxi신호에 의하여 온(on)/오프(off)되며 진위 상위 워드 라인(MWL)의 'VppL' 전압을 하위 워드 라인에 전달하는 풀-업의 역할을 수행한다. 반면 풀-다운 트랜지스터(MN2)는 /pxi신호에 의하여 온/오프되며, 하위 워드 라인을 '0V'(그라운드)로 풀-다운시키는 역할을 수행한다. pxi 신호는 활성화되는 경우 '0V'에서 'VppH' 전압 레벨로 되고, 진위 상위 워드 라인(MWL)은 '0V'에서 'VppL' 전압 레벨이 된다.
제9도는 제7도에 도시된 하위 워드 라인 구동 회로를 전체 셀 어레이에 적용한 제3실시예이다. 4개씩의 하위 워드 라인이 각 그룹으로 나뉘어져 있고, 폴리-실리콘으로 형성된 4개의 하위 워드 라인 그룹 위로 1개의 진위 상위 워드 라인(MWL) 메탈라인이 지나가므로, 종래의 메탈스트랩핑 방법에 비하여 메탈 피치를 4배로 증가시킨다. 로오 디코더는 일부분의 로오 어드레스를 입력으로 받아 어드레스 신호에 해당하는 진위 상위 워드 라인(MWL)을 활성화한다.
로오 어드레스에 따라 선택된 진위 상위 워드 라인(MWL)은 레벨 변환기(300)를 거쳐 '0V'에서 'VppL'로 구동되며, px 발생기(100)는 2개의 로오 어드레스를 입력받아 해당하는 어드레스의 pxi 및/pxi(i는 정수, 0≤i≤3)만을 구동한다. 이때, pxi는 '0V'에서 'VppH'로, /pxi는 'Vcc'에서 '0V'로 된다. 각 서브 셀 블럭 i(1≤i≤n) 양쪽에는 하위 워드 라인 구동 회로가 위치한다.
이상에서 설명한 바와 같이, 본 발명의 하위 워드 라인 구동 회로를 기가비트(Gigabit)급의 초고집적 메모리 제품에 구현하게 되면, 2개의 NMOS트랜지스터만으로 구성하여 하위 워드 라인을 구동시킴으로써 전체 메모리 소자의 면적을 감소시킬 수 있다. 또한 부스트랩핑 과정에서 요구되는 구동 신호 사이의 딜레이에 의한 시간 손해가 없으므로 동작 속도가 빠르며, 소자의 신뢰성 측면에서도 유리한 효과가 있다.

Claims (21)

  1. 계층적 워드 라인 구조를 갖는 반도체 메모리 장치에 있어서, 워드 라인 부스팅 신호 및 하위 워드 라인 사이에 접속되며 게이트가 상위 워드 라인에 연결되 풀-업 드라이버 수단과, 상기 하위 워드 라인 및 접지 전압 사이에 접속되며 게이트가 상위 워드 라인 바에 연결된 풀-다운 드라이버 수단을 구비하는 것을 특징으로 하는 하위 워드 라인 구동 회로.
  2. 제1항에 있어서, 상기 풀-업 드라이버 수단및 풀-다운 드라이버 수단은 MOS트랜지스터로 구성된 것을 특징으로 하는 하위 워드 라인 구동 회로.
  3. 제2항에 있어서, 상기 MOS트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 하위 워드 라인 구동 회로.
  4. 제1항 또는 제2항에 있어서, 상기 풀-업 드라이버 수단은 다른 트랜지스터의 문턱전압과 비교하여 더 작은 문턱전압을 갖는 트랜지스터로 이루어짐을 특징으로 하는 하위 워드 라인 구동 회로.
  5. 계층적 워드 라인 구조를 갖는 반도체 메모리 장치에 있어서, 상위 워드 라인 및 하위 워드 라인 사이에 접속되며 게이트가 pxi 전위에 연결된 풀-업 드라이버 수단과, 상위 하위 워드 라인 및 접지 전압 사이에 접속되며 게이트가 /pxi 전위에 연결된 풀-다운 드라이버 수단을 구비하는 것을 특징으로 하는 하위 워드 라인 구동 회로.
  6. 다수의 로오와 컬럼으로 구성된 셀 어레이와, 각각의 로오와 컬럼을 어드레스에 따라 선택하기 위한 로오 디코더와 컬럼 디코더를 구비하는 반도체 메모리 장치에 있어서, 상기 각 셀 어레이를 컬럼 방향으로 n개의 하위 셀 블럭으로 나누고, 각 하위 셀 블럭의 하위 워드 라인을 2m개씩 나누어 각 하위 워드 라인 그룹마다 2m개의 하위 워드 라인 구동 회로가 있고, 상위 워드 라인과 상위 워드 라인 바가 로오 방향으로 있는 계층적 워드 라인 구조에 대하여, 일부분의 로오 어드레스를 입력으로 받아 상기 상위 워드 라인과 상위 워드 라인 바를 출력하는 로오 디코더 수단과, 나머지 m개의 로오 어드레스를 입력으로 받아 2m개의 워드라인 부스팅 신호를 생성하는 워드 라인 부스팅 신호 발생 수단과, 상기 상위 워드 라인 및 상위 워드 라인 바의 전위 신호에 의해 상기 하위 워드 라인을 구동하기 위한 다수의 하위 워드 라인 구동 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 영문 n 및 m은 자연수인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 상위 워드 라인은 '그라운드(Ground)' 전위와 '고전위_하이(VppH)' 전위의 논리 레벨로 구동되고, 상기 워드 라인 부스팅 신호는 '그라운드' 전위와 '고전위_로우(VppL)'전위의 논리 레벨로 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서 상기 2m개씩의 워드 라인 부스팅 신호 pxi 및 /pxi 들은 상기 다수의 하위 워드 라인 구동 수단에 의해 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서, 상기 하위 워드 라인 구동 수단은, 상기 워드 라인 부스팅 신호 및 하위 워드 라인 사이에 접속되며 게이트가 상기 상위 워드 라인에 연결된 풀-업 드라이버 수단과, 상기 하위 워드 라인 및 접지 전압 사이에 접속되며 게이트가 상기 상위 워드 라인 바에 연결된 풀-다운 드라이버 수단으로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 풀-업 드라이버 수단및 풀-다운 드라이버 수단은 MOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 MOS트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항 또는 제12항에 있어서, 상기 풀-업 드라이버 수단은 다른 트랜지스터와 비교하여 문턱 전압이 낮은 트랜지스터를 사용하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 다수의 로오와 컬럼으로 구성된 셀 어레이와, 각각의 로오와 칼럼을 어드레스에 따라 선택하기 위한 로오 디코더와 컬럼 디코더를 구비하는 반도체 메모리 장치에 있어서, 상기 각 셀 어레이를 컬럼 방향으로 n개의 하위 셀 블럭으로 나누고, 각 하위 셀 블럭의 하위 워드 라인을 2m개씩 나누어 각 하위 워드 라인 그룹마다 2m개의 하위 워드 라인 구동 회로가 있고, 상위 워드 라인이 로오 방향으로 있는 계층적 워드 라인 구조에 대하여, 일부분의 로오 어드레스를 입력으로 받아 상기 상위 워드 라인을 출력하는 로오 디코더 수단과, 나머지 m개의 로오 어드레스를 입력으로 받아 워드 라인 부스팅 신호 pxi 및 /pxi를 2m개씩 생성하는 워드라인 부스팅 신호 발생 수단과, 상기 워드 라인 부스팅 신호 pxi 및 /pxi 전위 신호에 의해 상기 하위 워드 라인을 구동하기 위한 다수의 하위 워드 라인 구동 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 영문 n 및 m은 자연수인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 상위 워드 라인은 '그라운드(Ground)'전위와 '고전위_로우(VppL)' 전위의 논리 레벨로 구동되고, 상기 워드 라인 부스팅 신호 pxi는 '그라운드' 전위와 '고전위_하이(VppH)' 전위의 논리 레벨로 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제14항에 있어서, 상기 2m개씩의워드 라인 부스팅 신호 pxi 및 /pxi 들은 상기 다수의 하위 워드 라인 구동 수단에 의해 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제14항에 있어서, 상위 하위 워드 라인 구동 수단은, 상기 상위 워드 라인 및 하위 워드 라인 사이에 접속되며 게이트가 상기 워드 라인 부스팅 신호 pxi 전위에 연결된 풀-업 드라이버 수단과, 상기 하위 워드 라인 및 접지 전압 사이에 접속되며 게이트가 상기 워드 라인 부스팅 신호 /pxi 전위에 연결된 풀-다운 드라이버 수단으로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 풀-업 드리이버 수단 및 풀-다운 드라이버 수단은 MOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 MOS트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  21. 제19항 또는 제20항에 있어서, 상기 풀-업 드라이버 수단은 다른 트랜지스터의 문턱 전압과 비교하여 낮은 트랜지스터를 사용하는 것을 특징으로 하는 반도체 메모리 장치.
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