JP2564695B2

JP2564695B2 - 半導体記憶装置

Info

Publication number: JP2564695B2
Application number: JP2244585A
Authority: JP
Inventors: 敏也内田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-09-14
Filing date: 1990-09-14
Publication date: 1996-12-18
Anticipated expiration: 2011-12-18
Also published as: EP0475852A2; DE69128676T2; KR960001332B1; EP0475852B1; DE69128676D1; JPH04123385A; EP0475852A3; US5227996A

Description

【発明の詳細な説明】［概要］ワード線を駆動するワード・ドライバを有する半導体
記憶装置に関し、ソース−ドレイン間耐圧及び素子間耐圧の低下を防止
しつつ、信頼性が高く、集積度の優れた半導体記憶装置
を提供することを目的とし、第１のワード線と、前記第１のワード線と平行に設け
られた第２のワード線と、前記第１のワード線及び第２
のワード線に対し直交する方向に設けられたワード線活
性化信号供給線と、前記第１のワード線及び第２のワー
ド線に対し直交する方向に沿って形成された素子分離領
域と、前記素子分離領域に隣接して設けられ、前記ワー
ド線活性化信号供給線に接続された第１の不純物領域
と、デコーダに接続された第１のゲート電極と、前記第
１のワード線に接続された第２の不純物領域とを有し、
前記第１のワード線を活性化する第１のドライバと、前
記素子分離領域の前記第１のドライバの反対側に設けら
れ、前記ワード線活性化信号供給線に接続された第３の
不純物領域と、前記デコーダに接続された第２のゲート
電極と、前記第２のワード線に接続された第４の不純物
領域とを有し、前記第２のワード線を活性化する第２の
ドライバとを備えたように構成する。

［産業上の利用分野］本発明は、ワード線を駆動するワード・ドライバを有
する半導体記憶装置に関する。

［従来の技術］近年、半導体記憶装置の高集積化が望まれ、ダイナミ
ックRAM等の半導体記憶装置を構成する単位素子の微細
化が進められている。単位素子、例えばダイナミックメ
モリセルの微細化の手段としては、ゲート長、ゲート酸
化膜厚、素子間分離幅等の短縮があげられる。

これらゲート長やゲート酸化膜厚等を微細化すると、
素子に印加する電圧もスケーリング則に従い比例して低
下させる必要がある。

しかし、半導体記憶装置のワード・デコーダのように
高い電圧を入力することが必要な回路においては、十分
な耐圧を持たせる必要があり、そのためゲート長や素子
間分離幅等の微細化に制限が生じている。

一方、セルの微細化にはワード線の間隔も狭くする必
要がある。従って、例えばワード線を選択するワード・
デコーダのワード・ドライバ列の単位回路の幅も、ワー
ド線の間隔に応じて短縮する必要がある。

従来の半導体記憶装置のワード・ドライバを第９図乃
至第11図を用いて説明する。第９図は、従来の半導体記
憶装置のワード・ドライバの平面図、第10図及び11図
は、それぞれ従来の半導体記憶装置のワード・ドライバ
のＡ−Ａ断面図、Ｂ−Ｂ断面図である。

第９図は、ワード・デコーダに対してプリ・デコード
されたワード線活性化信号を用いるため、２つの昇圧信
号線100及び200が設けられたワード・ドライバを示して
いる。ワード・ドライバは、ｎチャネルMOSトランジス
タで構成されている。

セル・アレー（図示せず）に信号を出力するためのワ
ード線50〜60が平行に形成されている。昇圧信号線100
及び200が、ワード線50〜60に対し直角に形成されてい
る。

二つの昇圧信号線100及び200に挟まれた領域に、ワー
ド線50〜60と平行に素子間分離領域７、７′、７″が形
成されている。素子間分離領域７、７′、７″で分離さ
れ、ワード線50〜60に対し平行に設けられた素子領域
８、８′、９、９′内に、ワード・ドライバ１〜６が形
成されている。各ワード・ドライバ１〜６は、それぞれ
ゲート電極を挟んでソース領域及びドレイン領域が形成
されたMOSFETで構成されている。

素子領域８、８′内には、ドライバ２、ドライバ３、
ドライバ６が形成されている。ドライバ２は、昇圧信号
線100のワード線活性化信号を入力するドレイン領域32
と、ゲート電極80、及びワード線50とワード線コンタク
ト12により接続されたソース領域20で構成され、ドライ
バ３は、昇圧信号線100のワード線活性化信号を入力す
るドレイン領域32と、ゲート電極82、及びワード線54と
ワード線コンタクト10により接続されたソース領域21で
構成され、ドライバ６は、昇圧信号線100のワード線活
性化信号を入力するドレイン領域36と、ゲート電極84、
及びワード線58とワード線コンタクト13により接続され
たソース領域22で構成されている。昇圧信号線100に接
続されているドレイン領域32は、ドライバ２及びドライ
バ３で共通に使用されている（第10図、第11図参照）。

素子領域９、９′内には、ドライバ１、ドライバ４、
ドライバ５が形成されている。ドライバ１は、昇圧信号
線200のワード線活性化信号を入力するドレイン領域38
と、ゲート電極86、及びワード線52とワード線コンタク
ト14により接続されたソース領域23で構成さえ、ドライ
バ４は、昇圧信号線200のワード線活性化信号を入力す
るドレイン領域42と、ゲート電極88、及びワード線56と
ワード線コンタクト11により接続されたソース領域24で
構成され、ドライバ５は、昇圧信号線200のワード線活
性化信号を入力するドレイン領域42と、ゲート電極90、
及びワード線60とワード線コンタクト15により接続され
たソース領域25で構成されている（第11図参照）。

昇圧信号線200に接続されているドレイン領域42は、
ドライバ４及びドライバ５で共通に使用されている。

各ワード線50〜60は昇圧信号線100上方のセル・アレ
ー（図示せず）に接続されている。

第９図中、昇圧信号線200下方にデコーダ（図示せ
ず）が設けられている。

ドライバ１のゲート電極86とドライバ２のゲート電極
80は、デコーダからの信号線70に共通接続されている。
ドライバ３のゲート電極82とドライバ４のゲート電極88
は、、デコーダからの信号線72に共通接続されている。
ドライバ５のゲート電極90とドライバ６のゲート電極84
は、デコーダからの信号線74に共通接続されている。

以上のようにドライバ回路を構成することにより、１
つのデコーダでワード線２本を制御することができる。
この１デコーダで使用されるドライバが占有する幅を１
デコーダ・ピッチとする。従って、１デコーダ・ピッチ
を短縮できれば素子の微細化が可能である。

［発明が解決しようとする課題］昇圧信号線100及び200の電圧に対し、素子間の耐圧を
確保するには、例えばドライバ３及びドライバ４の出力
であるワード線54、56間に素子分離領域７を設ける必要
がある。この素子分離領域７の１デコーダ・ピッチ方向
の幅は、素子間の耐圧を確保できる程度に大きく取る必
要がある。このためドライバ３及びドライバ４のゲート
長が、昇圧信号線100及び200の電圧に対して十分に大き
く取れないことになり、ドライバ３及びドライバ４のソ
ース−ドレイン間耐圧が低下するという問題を生じる。

逆に、ドライバ３及びドライバ４のゲート長を昇圧信
号線100及び200の電圧に対して十分大きくとると、素子
分離領域７の１デコーダ・ピッチ方向の幅が昇圧信号線
100及び200の電圧に対して十分に確保できないことにな
り、素子間耐圧が低下する。このことは、素子の信頼性
上大きな問題となり微細化が進むにつれてさらに深刻と
なる。

本発明の目的は、ソース−ドレイン間耐圧及び素子間
耐圧の低下を防止しつつ、信頼性が高く、集積度の優れ
た半導体記憶装置を抵抗することにある。

［課題を解決するための手段］上記目的は、第１のワード線と、前記第１のワード線
と平行に設けられた第２のワード線と、前記第１のワー
ド線及び第２のワード線に対し直交する方向に設けられ
たワード線活性化信号供給線と、前記第１のワード線及
び第のワード線に対し直交する方向に沿って形成された
素子分離領域と、前記素子分離領域に隣接して設けら
れ、前記ワード線活性化信号供給線に接続された第の不
純物領域と、デコーダに接続された第１のゲート電極
と、前記第１のワード線に接続された第２の不純物領域
とを有し、前記第１のワード線を活性化する第１のドラ
イバと、前記素子分離領域の前記第１のドライバの反対
側に設けられ、前記ワード線活性化信号供給線に接続さ
れた第３の不順物領域と、前記デコーダに接続された第
２のゲート電極と、前記第２のワード線に接続された第
４の不純物領域とを有し、前記第２のワード線を活性化
する第２のドライバとを備えたことを特徴とする半導体
記憶装置によって達成される。

［作用］本発明によればソース−ドレイン間耐圧及び素子間耐
圧の低下を防止しつつ、信頼性が高く、集積度の優れた
半導体記憶装置を実現できる。

［実施例］本発明の第１の実施例による半導体記憶装置を第１図
乃至第５図を用いて説明する。

第１図は本発明の第１の実施例による半導体記憶装置
のワード・ドライバの平面図、第２図は本発明の第１の
実施例による半導体記憶装置のワード・ドライバのＡ−
Ａ断面図、第３図は本発明の第１の実施例による半導体
記憶装置のワード・ドライバのＢ−Ｂ断面図である。

本実施例のワード・ドライバは、ワード・デコーダに
対してプリ・デコードされたワード線活性化信号を用い
るため２つの昇圧信号線100及び200を設けたワード・ド
ライバである。

セル・アレー（図示せず）に信号を出力するためのワ
ード線50〜60がそれぞれに平行に形成されている。ワー
ド線50〜60に対し直角に昇圧信号線100及び200が形成さ
れている。

二つの昇圧信号線100及び200のほぼ中間に、ワード線
50〜60に対し直交する方向に素子間分離領域７が形成さ
れている。素子間分離領域７と昇圧信号線100の間に素
子領域８が形成されている。素子間分離領域７と昇圧信
号線200の間に素子領域９が形成されている。

素子領域８内には、ドライバ２、ドライバ２′、ドラ
イバ３、ドライバ３′、ドライバ６、ドライバ６′が形
成されている。

ドライバ２は、昇圧信号線100のワード線活性化信号
を入力するドレイン領域30と、ゲート電極80、及びワー
ド線50とワード線コンタクト12により接続されたソース
領域20で構成され、ドライバ２′は、昇圧信号線100の
ワード線活性化信号を入力するドレイン領域32と、ゲー
ト電極81、及びワード線50とワード線コンタクト12によ
り接続されたソース領域20で構成され、ドライバ２とソ
ース領域20を共通にする一組のドランジスタを構成して
いる。

ドライバ３は、昇圧信号線100のワード線活性化信号
を入力するドレイン領域32と、ゲート電極82、及びワー
ド線54とワード線コンタクト10により接続されたソース
領域21で構成され、ドライバ３′は、昇圧信号線100の
ワード線活性化信号を入力するドレイン領域34と、ゲー
ト電極83、及びワード線54とワード線コンタクト10によ
り接続されたソース領域21で構成され、ドライバ３とソ
ース領域21を共通にする一組のトランジスタを構成して
いる。

ドライバ６は、昇圧信号線100のワード線活性化信号
を入力するドレイン領域34と、ゲート電極84、及びワー
ド線58とワード線コンタクト13により接続されたソース
領域22で構成され、ドライバ６′は、昇圧信号線100の
ワード線活性化信号を入力するドレイン領域36と、ゲー
ト電極85、及びワード線58とワード線コンタクト13によ
り接続されたソース領域22で構成され、ドライバ６とソ
ース領域22を共通にする一組のトランジスタを構成して
いる。

昇圧信号線100に接続されているドレイン領域32は、
ドライバ２′及び、ドライバ３で共通に使用され、ドレ
イン領域３は、ドライバ３′及びドライバ６で共通に使
用されている（第２図、第３図参照）。

素子領域９内には、ドライバ１、ドライバ１′、ドラ
イバ４、ドライバ４′、ドライバ５、ドライバ５′が形
成されている。

ドライバ１は、昇圧信号線200のワード線活性化信号
を入力するドレイン領域38と、ゲート電極86、及びワー
ド線52とワード線コンタクト14により接続されたソース
領域23で構成され、ドライバ１′は、昇圧信号線200の
ワード線活性化信号を入力するドレイン領域40と、ゲー
ト電極87、及びワード線52とワード線コンタクト14によ
り接続されたソース領域23で構成され、ドライバ１とソ
ース領域23を共通にする一組のトランジスタを構成して
いる。

ドライバ４は、昇圧信号線200のワード線活性化信号
を入力するドレイン領域40と、ゲート電極88、及びワー
ド線56とワード線コンタクト11により接続されたソース
領域24で構成され、ドライバ４′は、昇圧信号線200の
ワード線活性化信号を入力するドレイン領域42と、ゲー
ト電極89、及びワード線56とワード線コンタクト11によ
り接続されたソース領域24で構成され、ドライバ４とソ
ース領域24を共通にする一組のトランジスタを構成して
いる。

ドライバ５は、昇圧信号線200のワード線活性化信号
を入力するドレイン領域42と、ゲート電極90、及びワー
ド線60とワード線コンタクト15により接続されたソース
領域25で構成され、ドライバ５′は、昇圧信号線200の
ワード線活性化信号を入力するドレイン領域44と、ゲー
ト電極91、及びワード線60とワード線コンタクト15によ
り接続されたソース領域25で構成され、ドライバ５とソ
ース領域25を共通にする一組のトランジスタを構成して
いる。

昇圧信号線200に接続されているドレイン領域40は、
ドライバ１′及びドライバ４で共通に使用され、ドレイ
ン領域42は、ドライバ４′及びドライバ５で共通に使用
されている（第２図、第３図参照）。

各ワード線は昇圧信号線100上方のセル・アレー（図
示せず）に接続されている。

第１図中、昇圧信号線200下方にデコーダ（図示せ
ず）が設けられている。

ドライバ２のゲート電極80とドライバ１のゲート電極
86とが接続され、ドライバ２′のゲート電極81とドライ
バ１′のゲート電極87とが接続され、これら２本のゲー
ト電極はデコーダからの信号線70に共通接続されてい
る。

ドライバ３のゲート電極82とドライバ４のゲート電極
88とが接続され、ドライバ３′のゲート電極83とドライ
バ４′のゲート電極89とが接続され、これら２本のゲー
ト電極はデコーダからの信号線72に共通接続されてい
る。

ドライバ６のゲート電極84とドライバ５のゲート電極
90とが接続され、ドライバ６′のゲート電極85とドライ
バ５′のゲート電極91とが接続され、これら２本のゲー
ト電極はデコーダからの信号線74に共通接続されてい
る。

本実施例は1/2プリデコードであるので、例えば一組
のワード線54と56を制御するために必要な１デコーダ・
ピッチは、ドレイン領域32とドレイン領域34間又は及び
ドレイン領域40とドレイン領域42間の長さとなる。

第４図の等価回路を用いて、本実施例の半導体記憶装
置の動作を説明する。

本等価回路は、ドライバ回路にｎチャネルMOSトラン
ジスタを用いて構成したワード・ドライバ及びデコーダ
回路である。本等価回路は、１デコーダで２本のワード
線を制御する1/2プリデコードであり、例として一組の
ワード線54と56を制御するために必要な１デコーダ・ピ
ッチ内の回路を説明する。

昇圧信号線100のワード線活性化信号を入力するｎチ
ャネルトランジスタQ3にワード線54が接続され、昇圧信
号線200のワード線活性化信号を入力するｎチャネルト
ランジスタQ4にワード線56が接続されている。ｎチャネ
ルトランジスタQ3がドライバ３及びドライバ３′に対応
し、ｎチャネルトランジスタQ4がドライバ４及びドライ
バ４′に対応している。

ｎチャネルトランジスタQ3のゲート電極は、ｎチャネ
ルトランジスタQ4のゲート電極と接続され、デコーダ部
（図中破線内）のカットゲート310を介してインバータ3
00に接続されている。ｎチャネルトランジスタ305のゲ
ート電極は、ｎチャネルトランジスタ306のゲート電極
と接続され、デコーダ部のインバータ301を介してイン
バータ300に接続されている。

インバータ300は、ｎチャネルトランジスタ303及びｐ
チャネルトランジスタ307に接続されている。

ｎチャネルトランジスタ303のゲート電極にはプリ・
デコーダ（図示せず）からの信号A0が入力され、ｎチャ
ネルトランジスタ303と直列に接続されたｎチャネルト
ランジスタ304のゲート電極にはプリ・デコーダからの
信号A1が入力される。ｐチャネルトランジスタ307のゲ
ート電極にはリセット信号/Rが入力される。

インバータ300のｎチャネルトランジスタ303側にｐチ
ャネルトランジスタ308のドレインが接続され、インバ
ータ300のカットゲート310側がｐチャネルトランジスタ
308のゲート電極に接続されている。

アクセスすべきメモリ・セルのメモリ・アドレス下位
３ビットより上位のビットはデコーダ手前のプリデコー
ダ（図示せず）でデコードされている。デコーダ部の入
力A0、A1は、メモリ・アドレスの下位２ビット目及び３
ビット目に対応している。ｎチャネルトランジスタQ3、
Q4を駆動するための昇圧信号線100及び200のワード線活
性化信号は、メモリ・アドレスの最下位ビットに対応し
ている。

入力信号A0、A1の両方にＨレベル信号が入力されたと
きのみ、ワード線54とワード線56の組が選択され、昇圧
信号線100又は昇圧信号線200のワード線活性化信号のど
ちらか一方がＨレベルになることにより、ワード線54又
はワード線56のどちらか一方が選択される。

すなわち、入力信号A0、A1の両方がＨレベルになる
と、ｎチャネルトランジスタQ3及びｎチャネルトランジ
スタQ4のゲート電極はＨレベルになり、ｎチャネルトラ
ンジスタ305及びｎチャネルトランジスタ306のゲート電
極はＬレベルになる。このとき昇圧信号線100のワード
線活性化信号がＨレベルになるとｎチャネルトランジス
タQ3がオンしているのでワード線54がＨレベルに選択さ
れる。昇圧信号線100と200はメモリ・アドレスの最下位
ビットに対応しているので昇圧信号線100のワード線活
性化信号がＨレベルの場合は昇圧信号線200はＬレベル
となり、ｎチャネルトランジスタQ4はオンしているが、
ワード線56はＬレベルとなる。昇圧信号線100のワード
線活性化信号がＬレベルの場合は、昇圧信号線200のワ
ード線活性化信号はＨレベルとなり、ｎチャネルトラン
ジスタQ4を介してワード線56が選択される。このように
して、目的のメモリ・セルが選択される。

本実施例におけるドライバはｐチャネルMOSトランジ
スタを用いて構成することもできる。ドライバにｐチャ
ネルMOSトランジスタを用いた場合の等価回路を第５図
を用いて説明する。

本等価回路は、ドライバ３、３′、４、４′にｐチャ
ネルMOSトランジスタを用いて構成したワード・ドライ
バ及びデコーダ回路である。

昇圧信号線100のワード線活性化信号が入力されるｐ
チャネルトランジスタQ3にワード線54が接続され、昇圧
信号線200のワード線活性化信号が入力されるｐチャネ
ルトランジスタQ4にワード線56が接続されている。ｐチ
ャネルトランジスタQ3がドライバ３及びドライバ３′に
対応し、ｐチャネルトランジスタQ4がドライバ４及びド
ライバ４′に対応している。

ｐチャネルトランジスタQ3及びｎチャネルトランジス
タ305のゲート電極は、ｐチャネルトランジスタQ4及び
ｎチャネルトランジスタ306のゲート電極と接続され、
レベルシフタ部のCMOS回路に接続されている。レベルシ
フタ部のCMOS回路は、ｎチャネルトランジスタ401及び
ｐチャネルトランジスタ403で構成され、ｐチャネルト
ランジスタQ3、Q4のワード線活性化信号と同一の電圧を
ゲート電極に供給する。ｐチャネルトランジスタ403と
ｐチャネルトランジスタ402は昇圧電源400と接続されて
いる。ｐチャネルトランジスタ402及びCMOS回路は310を
介してデコーダ部のインバータ300に接続されている。

本実施例によれば、１デコーダ・ピッチ中にワード線
と平行に存在していた素子間分離領域を無くすことがで
き、また従来１デコーダ内で、ワード線と直交する方向
に２個存在していたワード線コンタクトを１つにするこ
とができる。従って、デコーダ・ピッチ方向の幅に余裕
ができ、ワード・ドライバのゲート長を必要十分なだけ
確保することができる。

また、ワード線に対し直角方向に素子間分離領域を形
成するので、素子間分離領域の幅を広く形成しても、デ
コーダ・ピッチの幅が広がることもない。

本発明の第２の実施例による半導体記憶装置を第６図
を用いて説明する。

本実施例は、第１の実施例における各ドライバのゲー
ト電極の形状を変更したことに特徴を有する。

すなわち、対となってトランジスタを構成しているド
ライバ１〜６及び１′〜６′の各ゲート電極80〜91の終
端を各々接続し、各ゲート電極80〜91で各ソース領域20
〜25のワード線コンタクト10〜15の周囲を取り囲むよう
な形状にしたものである。

こうすることにより、２つの昇圧信号線100と200の間
隔についても、より短縮することができる。

本発明の第３の実施例による半導体記憶装置を第７図
及び第８図を用いて説明する。

第７図は本発明の第３の実施例による半導体記憶装置
のワード・ドライバの平面図、第８図は本発明の第３の
実施例による半導体記憶装置の等価回路図である。

本実施例は、昇圧信号線を用いたプリデコードを行う
ことなく、１本のワード線に対して１つのデコーダを設
けた場合のワード・ドライバであることを特徴とする。

本実施例のワード・ドライバは、ｐチャネルMOSトラ
ンジスタで構成されている。

第７図中、外部電源220上方に設けられたセル・アレ
ー（図示せず）に信号を出力するワード線50〜60がそれ
ぞれ平行に形成されている。ワード線50〜60に対し直角
に外部電源220が形成されている。

外部電源220を介してセル・アレーの反対側に、ワー
ド線50〜60に対し垂直方向に形成された素子間分離領域
７を挟んで素子領域８と素子領域９が形成されている。

ドライバ２は、外部電源220に接続されたソース領域3
0′と、ゲート電極80、及びワード線50とワード線コン
タクト12により接続されたドレイン領域20′で構成さ
れ、ドライバ２′は、外部電源220に接続されたソース
領域32′と、ゲート電極81、及びワード線50とワード線
コンタクト12により接続されたドレイン領域20′で構成
され、ドライバ２とドレイン領域20′を共通にする一組
のトランジスタを構成している。

ドライバ３は、外部電源220に接続されたソース領域3
2′と、ゲート電極82、及びワード線54とワード線コン
タクト10により接続されたドレイン領域21′で構成さ
れ、ドライバ３′は、外部電源220に接続されたソース
領域34′と、ゲート電極83、及びワード線54とワード線
コンタクト10により接続されたドレイン領域21′で構成
され、ドライバ３とドレイン領域21′を共通にする一組
のトランジスタを構成している。

ドライバ６は、外部電源220に接続されたソース領域3
4と、ゲート電極84、及びワード線58とワード線コンタ
クト13により接続されたドレイン領域22′で構成され、
ドライバ６′は、外部電源220に接続されたソース領域3
6′と、ゲート電極85、及びワード線58とワード線コン
タクト13により接続されたドレイン領域22′で構成さ
れ、ドライバ６とドレイン領域22′を共通にする一組の
トランジスタを構成している。

外部電源220に接続されたソース領域32′は、ドライ
バ２′及びドライバ３で共通に使用され、ソース領域3
4′は、ドライバ３′及びドライバ６で共通に使用され
ている。

ドライバ１は、接続線45によりソース領域30を介して
外部電源220に接続されたソース領域38′と、ゲート電
極86、及びワード線52とワード線コンタクト14により接
続されたドレイン領域23′で構成され、ドライバ１′
は、接続線46によりソース領域32′を介して外部電源22
0に接続されたソース領域40′と、ゲート電極87、及び
ワード線52とワード線コンタクト14により接続されたド
レイン領域23′で構成され、ドライバ１とドレイン領域
23′を共通にする一組のトランジスタを構成している。

ドライバ４は、接続線46によりソース領域32′を介し
て外部電源220に接続されたソース領域40′と、ゲート
電極88、及びワード線56とワード線コンタクト11により
接続されたドレイン領域24′で構成され、ドライバ４′
は、接続線47によりソース領域34′を介して外部電源22
0に接続されたソース領域42′と、ゲート電極89、及び
ワード線56とワード線コンタクト11により接続されたド
レイン領域24′で構成され、ドライバ４とドレイン領域
24′を共通にする一組のトランジスタを構成している。

ドライバ５は、接続線47によりソース領域34′を介し
て外部電源220に接続されたソース領域42′と、ゲート
電極90、及びワード線60とワード線コンタクト15により
接続されたドレイン領域25′で構成され、ドライバ５′
は、接続線48によりソース領域36′を介して外部電源22
0に接続されたソース領域44′と、ゲート電極91、及び
ワード線60とワード線コンタクト15により接続されたド
レイン領域25′で構成され、ドライバ５とドレイン領域
25′を共通にする一組のトランジスタを構成している。

接続線46を介して外部電源220に接続されたソース領
域40′は、ドライバ１′及びドライバ４で共通に使用さ
れ、ソース領域42′は、ドライバ４′及びドライバ５で
共通に使用されている。

各ワード線は外部電源220上方のセル・アレーに接続
されている。

第７図中、素子領域９下方にデコーダ（図示せず）が
設けられている。

ドライバ２のゲート電極80とドライバ２′のゲート電
極81は、ドレイン領域20′を取り囲むようにして一体と
して形成され、信号線コンタクト67によりデコーダから
の信号線61に接続されている。ドライバ３とドライバ
３′、ドライバ６とドライバ６′、ドライバ１とドライ
バ１′、ドライバ４とドライバ４′、ドライバ５とドラ
イバ５′のゲート電極も同様にして形成され、各信号線
コンタクトによりデコーダからの各信号線に接続されて
いる。

本実施例のワード・ドライバはプリデコードを行わな
いので、例えば第１の実施例における１デコーダ・ピッ
チの幅は、本実施例においては２デコーダ・ピッチ分の
幅となる。

第８図の等価回路を用いて、本実施例の半導体記憶装
置の動作を説明する。

本等価回路は、各ドライバにｐチャネルMOSトランジ
スタを用いて構成したワード・ドライバ及びデコーダ回
路である。本等価回路は、プリデコードを用いない１デ
コーダで１本のワード線を制御する１デコーダ・ピッチ
分の回路である。

外部電源220のワード線活性化信号が入力されるｐチ
ャネルトランジスタQ3にワード線が接続されている。ｐ
チャネルトランジスタQ3が各ドライバに対応している。

ｐチャネルトランジスタQ3のゲート電極は、ｎチャネ
ルトランジスタ305のゲート電極と接続され、デコーダ
部（図中破線内）のインバータ302及びインバータ300を
介してｎチャネルトランジスタ303及びｐチャネルトラ
ンジスタ307に接続されている。

インバータ300のｎチャネルトランジスタ303側にｐチ
ャネルトランジスタ308のドレインが接続され、インバ
ータ300のインバータ302側がｐチャネルトランジスタ30
8のゲート電極に接続されている。

アクセスすべきメモリ・セルのメモリ・アドレス下位
２ビットより上位のビットはデコーダ前段のプリデコー
ダ（図示せず）でデコードされている。デコーダ部の入
力A0、A1は、メモリ・アドレスの最下位ビット及び下位
２ビット目に対応している。

入力信号A0、A1の両方にＨレベル信号が入力されたと
きのみ、本回路のワード線が選択される。

入力信号のA0、A1の両方がＨレベルになると、ｐチャ
ネルトランジスタQ3及びｎチャネルトランジスタ305の
ゲート電極はＬレベルになる。従って本回路のワード線
はＨレベルになり目的のメモリ・セルが選択される。

本発明は上記実施例に限らず種々の変形が可能であ
る。

例えば、本実施例は1/2プリデコードの場合で説明し
たが、1/4プリデコード等でも実現することができる。

［発明の効果］以上の通り、本発明によれば、ワード・ドライバを狭
いデコーダ・ピッチの中に十分な信頼性をもってレイア
ウトすることができ、半導体記憶装置の高集積化に寄与
する。

【図面の簡単な説明】

第１図は本発明の第１の実施例による半導体記憶装置の
ワード・ドライバの平面図、第２図は本発明の第１の実施例による半導体記憶装置の
ワード・ドライバのＡ−Ａ断面図、第３図は本発明の第１の実施例による半導体記憶装置の
ワード・ドライバのＢ−Ｂ断面図、第４図は本発明の第１の実施例による半導体記憶装置の
等価回路図、第５図は本発明の第１の実施例による半導体記憶装置の
等価回路図、第６図は本発明の第２の実施例による半導体記憶装置の
ワード・ドライバの平面図、第７図は本発明の第３の実施例による半導体記憶装置の
ワード・ドライバの平面図、第８図は本発明の第３の実施例による半導体記憶装置の
等価回路図、第９図は従来の半導体記憶装置のワード・ドライバの平
面図、第10図は従来の半導体記憶装置のワード・ドライバのＡ
−Ａ断面図、第11図は従来の半導体記憶装置のワード・ドライバのＢ
−Ｂ断面図である。図において、１〜６……ドライバ１′〜６′……ドライバ７、７′、７″……素子間分離領域８、９……素子領域８′、９′……素子領域 10〜15……ワード線コンタクト 20〜25……ソース領域 20′〜25′……ドレイン領域 30〜44……ドレイン領域 30′〜44′……ソース領域 45〜48……接続線 50〜60……ワード線 61〜66……信号線 67〜69……信号線コンタクト 70〜74……信号線 80〜91……ゲート電極 100……昇圧信号線 200……昇圧信号線 220……外部電源 300〜302……インバータ 303〜306……ｎチャネルトランジスタ 307、308……ｐチャネルトランジスタ 310……カットゲート 400……昇圧電源 401……ｎチャネルトランジスタ 402、403……ｐチャネルトランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】第１のワード線と、前記第１のワード線と平行に設けられた第２のワード線
と、前記第１のワード線及び第２のワード線に対し直交する
方向に設けられたワード線活性化信号供給線と、前記第１のワード線及び第２のワード線に対し直交する
方向に沿って形成された素子分離領域と、前記素子分離領域に隣接して設けられ、前記ワード線活
性化信号供給線に接続された第１の不純物領域と、デコ
ーダに接続された第１のゲート電極と、前記第１のワー
ド線に接続された第２の不純物領域とを有し、前記第１
のワード線を活性化する第１のドライバと、前記素子分離領域の前記第１のドライバの反対側に設け
られ、前記ワード線活性化信号供給線に接続された第３
の不純物領域と、前記デコーダに接続された第２のゲー
ト電極と、前記第２のワード線に接続された第４の不純
物領域とを有し、前記第２のワード線を活性化する第２
のドライバとを備えたことを特徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置において、前記ワード線活性化信号供給線は、いずれか一方がワー
ド線活性化信号を発生する第１の昇圧信号線と第２の昇
圧信号線とからなり、前記第１のドライバの前記第１の不純物領域は前記第１
の昇圧信号線に接続され、前記第２のドライバの前記第３の不純物領域は前記第２
の昇圧信号線に接接続されていることを特徴とする半導体記憶装置。
【請求項３】請求項１又は２記載の半導体記憶装置にお
いて、前記第１のドライバは、２個の前記第１の不純物領域と
２個の前記第１のゲート電極を備え、前記第１の不純物領域と前記第１のゲート電極により、
前記第２の不純物領域を両側から挟んで形成され、前記第２のドライバは、２個の前記第３の不純物領域と
２個の前記第２のゲート電極を備え、前記第３の不純物領域と前記第２のゲート電極により、
前記第４の不純物領域を両側から挟んで形成されたことを特徴とする半導体記憶装置。
【請求項４】請求項３記載の半導体記憶装置において、前記２個の第１のゲート電極の各々の終端を接続してＵ
型の第１のゲート電極を形成し、前記第２の不純物領域は、前記Ｕ型の第１ゲート電極に
取り囲まれて形成され、前記２個の第２のゲート電極の各々の終端を接続してＵ
型の第２のゲート電極を形成し、前記第４の不純物領域は、前記Ｕ型の第２のゲート電極
に取り囲まれて形成されたことを特徴とする半導体記憶装置。