JPH05290593A - 行デコーダ - Google Patents
行デコーダInfo
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- JPH05290593A JPH05290593A JP11542092A JP11542092A JPH05290593A JP H05290593 A JPH05290593 A JP H05290593A JP 11542092 A JP11542092 A JP 11542092A JP 11542092 A JP11542092 A JP 11542092A JP H05290593 A JPH05290593 A JP H05290593A
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- 238000003491 array Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 17
- 239000000470 constituent Substances 0.000 description 7
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- 229920005591 polysilicon Polymers 0.000 description 3
- 102220582664 Astrocytic phosphoprotein PEA-15_N14R_mutation Human genes 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 複数に分割された行線をもつ半導体記憶装置
において、構成素子数の少ない行デコーダを提供する。 【構成】 行メインデコーダ２−１，配線領域２−２，
メモリセルアレイ２−３，２−４，２−５，２−６，２
−７，行サブデコーダ２−８，２−９，２−１０，２−
１１からなる。Ｐ型ＭＯＳトランジスタ（Ｐ11〜
Ｐ43），Ｎ型ＭＯＳトランジスタ（Ｎ12u〜Ｎ44u）を介
して、行メインデコーダの出力と行線とを接続すること
により、行デコーダの構成素子数を少なくできる。
において、構成素子数の少ない行デコーダを提供する。 【構成】 行メインデコーダ２−１，配線領域２−２，
メモリセルアレイ２−３，２−４，２−５，２−６，２
−７，行サブデコーダ２−８，２−９，２−１０，２−
１１からなる。Ｐ型ＭＯＳトランジスタ（Ｐ11〜
Ｐ43），Ｎ型ＭＯＳトランジスタ（Ｎ12u〜Ｎ44u）を介
して、行メインデコーダの出力と行線とを接続すること
により、行デコーダの構成素子数を少なくできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に行デコーダに関する。
特に行デコーダに関する。
【０００２】
【従来の技術】複数の列線及び複数の行線及び複数のメ
モリセルからなる半導体記憶装置のメモリセルアレイ周
辺の構成を図３に示す。図３において、Ｄ1〜Ｄnは列
線、Ｗ1〜Ｗmは行線、Ｍ11〜Ｍmnはメモリセルを示す。
また、３−１は行デコーダ、３−２は列デコーダ、３−
３はメモリセルアレイを示す。
モリセルからなる半導体記憶装置のメモリセルアレイ周
辺の構成を図３に示す。図３において、Ｄ1〜Ｄnは列
線、Ｗ1〜Ｗmは行線、Ｍ11〜Ｍmnはメモリセルを示す。
また、３−１は行デコーダ、３−２は列デコーダ、３−
３はメモリセルアレイを示す。
【０００３】図３のメモリセルは、一例としてＭＡＳＫ
ＲＯＭ（ＭＡＳＫ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等で用いられる単体の
Ｎ型ＭＯＳトランジスタを示してある。
ＲＯＭ（ＭＡＳＫ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等で用いられる単体の
Ｎ型ＭＯＳトランジスタを示してある。
【０００４】ＭＡＳＫ ＲＯＭでは、列線とメモリセル
のドレインとを接続する拡散層を接続しない、もしくは
コンタクト孔を開けない等によってメモリセルの記憶内
容を決定している。すなわち、複数の行線Ｗ1〜Ｗm及び
複数の列線Ｄ1〜Ｄnのうち各々１つが選択されて、行線
を形成するメモリセルのゲートに電源電位（ＶCC）が印
加され、選択された列線に読み出すための所定の電圧が
加えられたとき、メモリセルはＯＮするが、メモリセル
と列線とが電気的に接続されているかいないかで
“１”，“０”を決定している。
のドレインとを接続する拡散層を接続しない、もしくは
コンタクト孔を開けない等によってメモリセルの記憶内
容を決定している。すなわち、複数の行線Ｗ1〜Ｗm及び
複数の列線Ｄ1〜Ｄnのうち各々１つが選択されて、行線
を形成するメモリセルのゲートに電源電位（ＶCC）が印
加され、選択された列線に読み出すための所定の電圧が
加えられたとき、メモリセルはＯＮするが、メモリセル
と列線とが電気的に接続されているかいないかで
“１”，“０”を決定している。
【０００５】図３に示すように、このような半導体記憶
装置では、行線自身が多数のメモリセルの共通のゲート
となっている。また、メモリセルのゲートは、多くの場
合、ポリシリコンで形成されており、従って行線もポリ
シリコンで形成され、１つの行線で駆動されるメモリセ
ルの数が多い場合、ポリシリコンの抵抗と対接地及び対
列線間の静電容量が大きくなり、その結果行線の遅延時
間が大きくなる。
装置では、行線自身が多数のメモリセルの共通のゲート
となっている。また、メモリセルのゲートは、多くの場
合、ポリシリコンで形成されており、従って行線もポリ
シリコンで形成され、１つの行線で駆動されるメモリセ
ルの数が多い場合、ポリシリコンの抵抗と対接地及び対
列線間の静電容量が大きくなり、その結果行線の遅延時
間が大きくなる。
【０００６】図４〜図６は、行デコーダの具体的構成例
を示す。図４はメモリセルアレイと行デコーダの配置と
を示し、行デコーダ４−１がメモリセルアレイ４−２と
４−３の中央に配置され、両メモリセルアレイを駆動す
る構成となっている。
を示す。図４はメモリセルアレイと行デコーダの配置と
を示し、行デコーダ４−１がメモリセルアレイ４−２と
４−３の中央に配置され、両メモリセルアレイを駆動す
る構成となっている。
【０００７】図５に１行線分の行デコーダの回路図を示
す。行デコーダ４−４は、ナンドとインバータで構成さ
れ、プリデコーダの出力Ｐ1，Ｐ2，Ｐ3がすべて“Ｈ”
のときのみ“Ｈ”を出力し、その他の場合には“Ｌ”を
出力する。
す。行デコーダ４−４は、ナンドとインバータで構成さ
れ、プリデコーダの出力Ｐ1，Ｐ2，Ｐ3がすべて“Ｈ”
のときのみ“Ｈ”を出力し、その他の場合には“Ｌ”を
出力する。
【０００８】行デコーダ４−４の出力が２分割された行
線Ｗ1L及びＷ1Rの両方を駆動する。
線Ｗ1L及びＷ1Rの両方を駆動する。
【０００９】図６は行デコーダ４−４を駆動するプリデ
コーダの回路図を示す。図６は、２9＝５１２本の行線
を選択する場合の例であり、Ａ1〜Ａ9はアドレスバッフ
ァの出力信号を示す。通常実際には、アドレスバッファ
の出力は、アドレス信号が“Ｈ”のとき“Ｈ”を出力す
る信号と、アドレス信号が“Ｌ”のとき“Ｈ”を出力す
る信号の２つが存在するが、ここでは例えば、Ａ1は便
宜上アドレス１用のアドレスバッファの上記２種の出力
信号を代表しているものとする。
コーダの回路図を示す。図６は、２9＝５１２本の行線
を選択する場合の例であり、Ａ1〜Ａ9はアドレスバッフ
ァの出力信号を示す。通常実際には、アドレスバッファ
の出力は、アドレス信号が“Ｈ”のとき“Ｈ”を出力す
る信号と、アドレス信号が“Ｌ”のとき“Ｈ”を出力す
る信号の２つが存在するが、ここでは例えば、Ａ1は便
宜上アドレス１用のアドレスバッファの上記２種の出力
信号を代表しているものとする。
【００１０】従って、例えばプリデコーダ４−５は、Ａ
1，Ａ2，Ａ3の“Ｈ”，“Ｌ”の組み合わせで実際には
８個存在し、３つの入力がすべて“Ｈ”である１個が
“Ｈ”を出力し、残りの７個はすべて“Ｌ”を出力す
る。プリデコーダ４−６及び４−７についても全く同様
である。
1，Ａ2，Ａ3の“Ｈ”，“Ｌ”の組み合わせで実際には
８個存在し、３つの入力がすべて“Ｈ”である１個が
“Ｈ”を出力し、残りの７個はすべて“Ｌ”を出力す
る。プリデコーダ４−６及び４−７についても全く同様
である。
【００１１】次に行線の遅延時間を小さくするために、
行線の分割数を増やした場合の構成について図７，図８
を用いた説明する。図７の配置図に示すように行デコー
ダが４系統存在し、メモリセルアレイは５つに分割さ
れ、結果的に行線も５つに分割されている。
行線の分割数を増やした場合の構成について図７，図８
を用いた説明する。図７の配置図に示すように行デコー
ダが４系統存在し、メモリセルアレイは５つに分割さ
れ、結果的に行線も５つに分割されている。
【００１２】１行線分について行線と行デコーダの回路
図を示したのが図８である。行デコーダ５−１０，５−
１１，５−１２，５−１３はそのそれぞれが前述の図８
の行デコーダ４−４と全く同じ構成であり、共通のプリ
デコーダ出力Ｐ1，Ｐ2，Ｐ3が入力される。
図を示したのが図８である。行デコーダ５−１０，５−
１１，５−１２，５−１３はそのそれぞれが前述の図８
の行デコーダ４−４と全く同じ構成であり、共通のプリ
デコーダ出力Ｐ1，Ｐ2，Ｐ3が入力される。
【００１３】従って、行デコーダ５−１０，５−１１，
５−１２，５−１３は同時に選択，非選択となり、行線
Ｗ51，Ｗ52，Ｗ53，Ｗ54，Ｗ55は同時に行デコーダ５−
１０，５−１１，５−１２，５−１３によって駆動され
る。
５−１２，５−１３は同時に選択，非選択となり、行線
Ｗ51，Ｗ52，Ｗ53，Ｗ54，Ｗ55は同時に行デコーダ５−
１０，５−１１，５−１２，５−１３によって駆動され
る。
【００１４】次に必要な素子数をなるべく少なくするよ
うに構成した行デコーダの例について図９，図１０を用
いて説明する。
うに構成した行デコーダの例について図９，図１０を用
いて説明する。
【００１５】図９は、行デコーダ及びメモリセルアレイ
の配置図である。本例では、行デコーダは行メインデコ
ーダ６−１と行サブデコーダ６−８，６−９，６−１
０，６−１１によって構成される。行メインデコーダ６
−１と行サブデコーダ６−８，６−９，６−１０，６−
１１にはそれぞれ別のアドレスが配分され、独立に選択
される。
の配置図である。本例では、行デコーダは行メインデコ
ーダ６−１と行サブデコーダ６−８，６−９，６−１
０，６−１１によって構成される。行メインデコーダ６
−１と行サブデコーダ６−８，６−９，６−１０，６−
１１にはそれぞれ別のアドレスが配分され、独立に選択
される。
【００１６】配線領域６−２は、行メインデコーダ６−
１の出力を各行サブデコーダ６−８，６−９，６−１
０，６−１１に伝達する領域であり、比較的抵抗の小さ
い配線層の領域である。行メインデコーダ６−１，配線
領域６−２，メモリセルアレイ６−３，６−４，６−
５，６−６，６−７，行サブデコーダ６−８，６−９，
６−１０，６−１１によって１個のデコーダブロックを
形成する。図９の６−１２，６−１３等はデコーダブロ
ックの外枠のみを示している。
１の出力を各行サブデコーダ６−８，６−９，６−１
０，６−１１に伝達する領域であり、比較的抵抗の小さ
い配線層の領域である。行メインデコーダ６−１，配線
領域６−２，メモリセルアレイ６−３，６−４，６−
５，６−６，６−７，行サブデコーダ６−８，６−９，
６−１０，６−１１によって１個のデコーダブロックを
形成する。図９の６−１２，６−１３等はデコーダブロ
ックの外枠のみを示している。
【００１７】次に行サブデコーダに２つのアドレスを配
分した場合の具体的回路構成について図１０を用いて説
明する。図１０において、破線にて外枠を示す行メイン
デコーダ７−１，配線領域７−２，行サブデコーダ７−
８，７−９，７−１０，７−１１，メモリセルアレイ７
−３，７−４，７−５，７−６，７−７で１つのデコー
ダブロックを形成する。図１０は、９つのアドレスのう
ち上位２つを行サブデコーダに配分し、残り７つを行メ
インデコーダに配分した例であるため、行メインデコー
ダは実際には２7＝１２８個存在する。ａ8，ａ8（反
転），ａ9，ａ9（反転）はアドレスバッファ出力信号で
あり、例えばアドレス８が“Ｈ”のときａ8＝“Ｈ”，
ａ8（反転）＝“Ｌ”、アドレス８が“Ｌ”のときａ8＝
“Ｌ”，ａ8（反転）＝“Ｈ”となる信号である。Ｐ
Ｄ1，ＰＤ2，ＰＤ3，ＰＤ4は行サブデコーダ用のプリデ
コーダで、アドレス８及びアドレス９の“Ｈ”，“Ｌ”
の組み合わせで、４個のプリデコーダのうち１個だけが
選択されて“Ｌ”を出力し、残り３個は“Ｈ”を出力す
る。また、配線領域７−２は行メインデコーダ７−１の
出力ＭＯＢを各行サブデコーダへ伝達する配線であり、
遅延をなるべく小さくするために抵抗の小さな配線層に
よって形成される。
分した場合の具体的回路構成について図１０を用いて説
明する。図１０において、破線にて外枠を示す行メイン
デコーダ７−１，配線領域７−２，行サブデコーダ７−
８，７−９，７−１０，７−１１，メモリセルアレイ７
−３，７−４，７−５，７−６，７−７で１つのデコー
ダブロックを形成する。図１０は、９つのアドレスのう
ち上位２つを行サブデコーダに配分し、残り７つを行メ
インデコーダに配分した例であるため、行メインデコー
ダは実際には２7＝１２８個存在する。ａ8，ａ8（反
転），ａ9，ａ9（反転）はアドレスバッファ出力信号で
あり、例えばアドレス８が“Ｈ”のときａ8＝“Ｈ”，
ａ8（反転）＝“Ｌ”、アドレス８が“Ｌ”のときａ8＝
“Ｌ”，ａ8（反転）＝“Ｈ”となる信号である。Ｐ
Ｄ1，ＰＤ2，ＰＤ3，ＰＤ4は行サブデコーダ用のプリデ
コーダで、アドレス８及びアドレス９の“Ｈ”，“Ｌ”
の組み合わせで、４個のプリデコーダのうち１個だけが
選択されて“Ｌ”を出力し、残り３個は“Ｈ”を出力す
る。また、配線領域７−２は行メインデコーダ７−１の
出力ＭＯＢを各行サブデコーダへ伝達する配線であり、
遅延をなるべく小さくするために抵抗の小さな配線層に
よって形成される。
【００１８】行サブデコーダはＮＯＲ11〜ＮＯＲ44に示
す２ノアで形成され、１つの入力がＭＯＢ、残りの入力
がＰＢ1〜ＰＢ4のいずれかである。
す２ノアで形成され、１つの入力がＭＯＢ、残りの入力
がＰＢ1〜ＰＢ4のいずれかである。
【００１９】１つの行線には行サブデコーダとして４個
のノアが配置されており、例えば今、ＭＯＢが“Ｌ”で
あり、ＰＢ1が“Ｌ”のときＮＯＲ11，ＮＯＲ12，ＮＯ
Ｒ13，ＮＯＲ14は“Ｈ”を出力し、行線Ｗ11，Ｗ12，Ｗ
13，Ｗ14，Ｗ15は“Ｈ”に駆動される。
のノアが配置されており、例えば今、ＭＯＢが“Ｌ”で
あり、ＰＢ1が“Ｌ”のときＮＯＲ11，ＮＯＲ12，ＮＯ
Ｒ13，ＮＯＲ14は“Ｈ”を出力し、行線Ｗ11，Ｗ12，Ｗ
13，Ｗ14，Ｗ15は“Ｈ”に駆動される。
【００２０】また、そのときＰＢ2，ＰＢ3，ＰＢ4はす
べて“Ｈ”となるので、Ｗ21〜Ｗ45は行メインデコーダ
７−１の出力ＭＯＢとは無関係に“Ｌ”となる。
べて“Ｈ”となるので、Ｗ21〜Ｗ45は行メインデコーダ
７−１の出力ＭＯＢとは無関係に“Ｌ”となる。
【００２１】以上説明したように、行メインデコーダ及
び行サブデコーダ用プリデコーダの両方が選択され、そ
れに対応する行線のみが“Ｈ”となり、その他の行線は
すべて“Ｌ”となる。
び行サブデコーダ用プリデコーダの両方が選択され、そ
れに対応する行線のみが“Ｈ”となり、その他の行線は
すべて“Ｌ”となる。
【００２２】ここで、図７，図８に示した行デコーダの
ワード線４本分と図１０の行デコーダの１デコーダブロ
ックについて構成素子数の比較をする。図７，図８のデ
コーダでは、３ナンド１６個，インバータ１６個である
から、ＣＭＯＳで構成すると、Ｐ型及びＮ型ＭＯＳトラ
ンジスタがそれぞれ６４個である。
ワード線４本分と図１０の行デコーダの１デコーダブロ
ックについて構成素子数の比較をする。図７，図８のデ
コーダでは、３ナンド１６個，インバータ１６個である
から、ＣＭＯＳで構成すると、Ｐ型及びＮ型ＭＯＳトラ
ンジスタがそれぞれ６４個である。
【００２３】一方図１０の構成では、３ノア１個，イン
バータ１個，２ノア１６個であるから、Ｐ型及びＮ型Ｍ
ＯＳトランジスタがそれぞれ３６個である。ただし、図
７，図８の構成と比較して図１０の構成では行メインデ
コーダ出力の配線領域が新たに必要となるが、上記のよ
うに構成素子数が激減することで、多くの場合、図１０
の構成の方が行デコーダは小さい面積で実現できる。
バータ１個，２ノア１６個であるから、Ｐ型及びＮ型Ｍ
ＯＳトランジスタがそれぞれ３６個である。ただし、図
７，図８の構成と比較して図１０の構成では行メインデ
コーダ出力の配線領域が新たに必要となるが、上記のよ
うに構成素子数が激減することで、多くの場合、図１０
の構成の方が行デコーダは小さい面積で実現できる。
【００２４】
【発明が解決しようとする課題】行線の遅延時間を小さ
くするために、行線を複数に分割する場合、図１０に示
すような構成でも、１個の行サブデコーダを２ノアで形
成するため、行サブデコーダに大きな面積を必要とする
という問題点があった。
くするために、行線を複数に分割する場合、図１０に示
すような構成でも、１個の行サブデコーダを２ノアで形
成するため、行サブデコーダに大きな面積を必要とする
という問題点があった。
【００２５】本発明の目的は、複数に分割された行線を
もつ半導体記憶装置において、構成素子数の少ない行デ
コーダを提供することにある。
もつ半導体記憶装置において、構成素子数の少ない行デ
コーダを提供することにある。
【００２６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る行デコーダは、デコーダと、配線層
と、スイッチング素子とを有する半導体記憶装置の行デ
コーダであって、デコーダは、アドレスデータにより選
択されるものであり、配線層は、デコーダの出力を行線
に沿って伝達する低抵抗のものであり、スイッチング素
子は、配線層と行線とを接続するものである。
め、本発明に係る行デコーダは、デコーダと、配線層
と、スイッチング素子とを有する半導体記憶装置の行デ
コーダであって、デコーダは、アドレスデータにより選
択されるものであり、配線層は、デコーダの出力を行線
に沿って伝達する低抵抗のものであり、スイッチング素
子は、配線層と行線とを接続するものである。
【００２７】また、前記スイッチング素子は、ＭＯＳト
ランジスタにて構成されたものである。
ランジスタにて構成されたものである。
【００２８】
【作用】本発明では、行線を分割する場合の行デコーダ
の構成素子数を削減するために、アドレスデータにより
選択されるデコーダの出力を行線に添って伝達する低抵
抗の配線層と行線との接続を、複数のＭＯＳトランジス
タによって行う。
の構成素子数を削減するために、アドレスデータにより
選択されるデコーダの出力を行線に添って伝達する低抵
抗の配線層と行線との接続を、複数のＭＯＳトランジス
タによって行う。
【００２９】
【実施例】以下、本発明の実施例を図により説明する。
【００３０】図１は、本発明の一実施例に係る行デコー
ダを示す回路図である。図１において、行メインデコー
ダ１−１，配線領域１−２，メモリセルアレイ１−３，
１−４，１−５，１−６，１−７，行サブデコーダ１−
８，１−９，１−１０，１−１１及びプリデコーダＰＤ
1，ＰＤ2，ＰＤ3，ＰＤ4の配置は、図１０の従来例と全
く同じである。
ダを示す回路図である。図１において、行メインデコー
ダ１−１，配線領域１−２，メモリセルアレイ１−３，
１−４，１−５，１−６，１−７，行サブデコーダ１−
８，１−９，１−１０，１−１１及びプリデコーダＰＤ
1，ＰＤ2，ＰＤ3，ＰＤ4の配置は、図１０の従来例と全
く同じである。
【００３１】図１において特に記していないが、行サブ
デコーダを構成するＰ型ＭＯＳトランジスタ（Ｐ11〜Ｐ
44）のバックゲート電位は読み出し電源電位であり、Ｎ
型ＭＯＳトランジスタ（Ｎ11L〜Ｎ11R〜Ｎ44L，Ｎ44R）
は接地電位に固定されている。
デコーダを構成するＰ型ＭＯＳトランジスタ（Ｐ11〜Ｐ
44）のバックゲート電位は読み出し電源電位であり、Ｎ
型ＭＯＳトランジスタ（Ｎ11L〜Ｎ11R〜Ｎ44L，Ｎ44R）
は接地電位に固定されている。
【００３２】以下に図１の行デコーダの動作について説
明する。今、プリデコーダＰＤ1が非選択、すなわちＰ
Ｂ1が“Ｈ”であるとすると、Ｐ型ＭＯＳトランジスタ
Ｐ11，Ｐ12，Ｐ13，Ｐ14はすべてＯＦＦとなり、行メイ
ンデコーダ１−１の出力ＭＯ，ＭＯＤにかかわらず、Ｎ
型ＭＯＳトランジスタＮ11L，Ｎ12L，Ｎ13L，Ｎ14LがＯ
Ｎしていることにより、行線Ｗ11，Ｗ12，Ｗ13，Ｗ14，
Ｗ15は“Ｌ”となる。
明する。今、プリデコーダＰＤ1が非選択、すなわちＰ
Ｂ1が“Ｈ”であるとすると、Ｐ型ＭＯＳトランジスタ
Ｐ11，Ｐ12，Ｐ13，Ｐ14はすべてＯＦＦとなり、行メイ
ンデコーダ１−１の出力ＭＯ，ＭＯＤにかかわらず、Ｎ
型ＭＯＳトランジスタＮ11L，Ｎ12L，Ｎ13L，Ｎ14LがＯ
Ｎしていることにより、行線Ｗ11，Ｗ12，Ｗ13，Ｗ14，
Ｗ15は“Ｌ”となる。
【００３３】次にプリデコーダＰＤ1が選択されＰＢ1が
“Ｌ”であるとすると、Ｎ型ＭＯＳトランジスタ
Ｎ11L，Ｎ12L，Ｎ13L，Ｎ14LはＯＦＦし、Ｐ型ＭＯＳト
ランジスタＰ11，Ｐ12，Ｐ13，Ｐ14はＯＮする。そのと
き行メインデコーダ１−１が選択され、すなわちＭＯが
“Ｈ”，ＭＯＤが“Ｌ”となると、Ｎ型ＭＯＳトランジ
スタＮ11R，Ｎ12R，Ｎ13R，Ｎ14RはＯＦＦし、Ｐ型ＭＯ
ＳトランジスタＰ11，Ｐ12，Ｐ13，Ｐ14を介して行メイ
ンデコーダ１−１の出力ＭＯから電位が供給され、行線
Ｗ11，Ｗ12，Ｗ13，Ｗ14，Ｗ15は“Ｈ”となる。
“Ｌ”であるとすると、Ｎ型ＭＯＳトランジスタ
Ｎ11L，Ｎ12L，Ｎ13L，Ｎ14LはＯＦＦし、Ｐ型ＭＯＳト
ランジスタＰ11，Ｐ12，Ｐ13，Ｐ14はＯＮする。そのと
き行メインデコーダ１−１が選択され、すなわちＭＯが
“Ｈ”，ＭＯＤが“Ｌ”となると、Ｎ型ＭＯＳトランジ
スタＮ11R，Ｎ12R，Ｎ13R，Ｎ14RはＯＦＦし、Ｐ型ＭＯ
ＳトランジスタＰ11，Ｐ12，Ｐ13，Ｐ14を介して行メイ
ンデコーダ１−１の出力ＭＯから電位が供給され、行線
Ｗ11，Ｗ12，Ｗ13，Ｗ14，Ｗ15は“Ｈ”となる。
【００３４】逆に行メインデコーダ１−１が非選択、す
なわちＭＯが“Ｌ”，ＭＯＤが“Ｈ”となると、はじめ
Ｐ型ＭＯＳトランジスタＰ11，Ｐ12，Ｐ13，Ｐ14及びＮ
型ＭＯＳトランジスタＮ11R，Ｎ12R，Ｎ13R，Ｎ14Rを介
して行線Ｗ11，Ｗ12，Ｗ13，Ｗ14，Ｗ15の電位レベルは
下降するが、行線の電位がＰ型ＭＯＳトランジスタのし
きい値の絶対値になると、Ｐ型ＭＯＳトランジスタ
Ｐ11，Ｐ12，Ｐ13，Ｐ14はＯＦＦし、その後、Ｎ型ＭＯ
ＳトランジスタＮ11R，Ｎ12R，Ｎ13R，Ｎ14Rを介しての
み電位は下降し、最終的に接地電位となる。
なわちＭＯが“Ｌ”，ＭＯＤが“Ｈ”となると、はじめ
Ｐ型ＭＯＳトランジスタＰ11，Ｐ12，Ｐ13，Ｐ14及びＮ
型ＭＯＳトランジスタＮ11R，Ｎ12R，Ｎ13R，Ｎ14Rを介
して行線Ｗ11，Ｗ12，Ｗ13，Ｗ14，Ｗ15の電位レベルは
下降するが、行線の電位がＰ型ＭＯＳトランジスタのし
きい値の絶対値になると、Ｐ型ＭＯＳトランジスタ
Ｐ11，Ｐ12，Ｐ13，Ｐ14はＯＦＦし、その後、Ｎ型ＭＯ
ＳトランジスタＮ11R，Ｎ12R，Ｎ13R，Ｎ14Rを介しての
み電位は下降し、最終的に接地電位となる。
【００３５】以上説明したように図１の構成の行デコー
ダも、行メインデコーダが選択され更に行サブデコーダ
が選択されると、それに対応する行線のみが“Ｈ”とな
り、その他の行線はすべて“Ｌ”となり、図１０の従来
の行デコーダと全く同じく動作する。また、図１０の従
来例の行デコーダと構成素子数を１デコーダブロックに
ついて比較すると、図１の構成では行メインデコーダで
インバータが１個増加し、行線に添う配線が１本追加さ
れているものの、１つの行サブデコーダでＰ型ＭＯＳト
ランジスタが１個、合計１６個のＰ型ＭＯＳトランジス
タが削減されている。
ダも、行メインデコーダが選択され更に行サブデコーダ
が選択されると、それに対応する行線のみが“Ｈ”とな
り、その他の行線はすべて“Ｌ”となり、図１０の従来
の行デコーダと全く同じく動作する。また、図１０の従
来例の行デコーダと構成素子数を１デコーダブロックに
ついて比較すると、図１の構成では行メインデコーダで
インバータが１個増加し、行線に添う配線が１本追加さ
れているものの、１つの行サブデコーダでＰ型ＭＯＳト
ランジスタが１個、合計１６個のＰ型ＭＯＳトランジス
タが削減されている。
【００３６】次に図１の実施例と比較して更に構成素子
数の削減を実現した実施例の回路図を図２に示し、以下
に説明する。全体構成及び行メインデコーダ２−１，配
線領域２−２，メモリセルアレイ２−３，２−４，２−
５，２−６，２−７，行サブデコーダ２−８，２−９，
２−１０，２−１１，プリデコーダＰＤ1，ＰＤ2，ＰＤ
3，ＰＤ4の配置は、図１の実施例と全く同じである。前
述の実施例と同様図２には特に記していないが、Ｐ型Ｍ
ＯＳトランジスタ（Ｐ11〜Ｐ43）のバックゲート電位は
読み出し電源電位に接続され、Ｎ型ＭＯＳトランジスタ
Ｎ11〜Ｎ43，Ｎ12u〜Ｎ44u，Ｎ12d〜Ｎ44d）のバックゲ
ート電位は接地されている。
数の削減を実現した実施例の回路図を図２に示し、以下
に説明する。全体構成及び行メインデコーダ２−１，配
線領域２−２，メモリセルアレイ２−３，２−４，２−
５，２−６，２−７，行サブデコーダ２−８，２−９，
２−１０，２−１１，プリデコーダＰＤ1，ＰＤ2，ＰＤ
3，ＰＤ4の配置は、図１の実施例と全く同じである。前
述の実施例と同様図２には特に記していないが、Ｐ型Ｍ
ＯＳトランジスタ（Ｐ11〜Ｐ43）のバックゲート電位は
読み出し電源電位に接続され、Ｎ型ＭＯＳトランジスタ
Ｎ11〜Ｎ43，Ｎ12u〜Ｎ44u，Ｎ12d〜Ｎ44d）のバックゲ
ート電位は接地されている。
【００３７】以下に図２の行デコーダの動作について、
前述の実施例と同様に、特に行線Ｗ11，Ｗ12，Ｗ13，Ｗ
14，Ｗ15に着目して説明する。
前述の実施例と同様に、特に行線Ｗ11，Ｗ12，Ｗ13，Ｗ
14，Ｗ15に着目して説明する。
【００３８】今、プリデコーダＰＤ1が非選択、すなわ
ちＰＢ1が“Ｈ”であるとすると、Ｐ型ＭＯＳトランジ
スタＰ11，Ｐ13並びにＮ型ＭＯＳトランジスタＮ12u，
Ｎ14uがＯＦＦし、行線Ｗ11，Ｗ12，Ｗ13，Ｗ14，Ｗ15
は行メインデコーダ２−１の出力ＭＯとは電気的に非接
続となり、Ｎ型ＭＯＳトランジスタＮ11，Ｎ12d，
Ｎ13，Ｎ14dがＯＮしていることにより接地電位とな
る。
ちＰＢ1が“Ｈ”であるとすると、Ｐ型ＭＯＳトランジ
スタＰ11，Ｐ13並びにＮ型ＭＯＳトランジスタＮ12u，
Ｎ14uがＯＦＦし、行線Ｗ11，Ｗ12，Ｗ13，Ｗ14，Ｗ15
は行メインデコーダ２−１の出力ＭＯとは電気的に非接
続となり、Ｎ型ＭＯＳトランジスタＮ11，Ｎ12d，
Ｎ13，Ｎ14dがＯＮしていることにより接地電位とな
る。
【００３９】次にプリデコーダＰＤ1が選択されＰＢ1が
“Ｌ”であるとすると、Ｎ型ＭＯＳトランジスタＮ11，
Ｎ12d，Ｎ13，Ｎ14dはＯＦＦし、Ｐ型ＭＯＳトランジス
タＰ12，Ｐ13並びにＮ型ＭＯＳトランジスタＮ12u，Ｎ
14uはＯＮする。そのとき行メインデコーダ２−１が選
択されＭＯが“Ｈ”となると、はじめＰ型ＭＯＳトラン
ジスタＰ11，Ｐ13及びＮ型ＭＯＳトランジスタＮ12u，
Ｎ14uを介して行線Ｗ11，Ｗ12，Ｗ13，Ｗ14，Ｗ15の電
位は上昇するが、行線の電位が［電源電位−Ｎ型ＭＯＳ
トランジスタのしきい値電圧］となると、Ｎ型ＭＯＳト
ランジスタＮ12u，Ｎ14uはＯＦＦし、その後Ｐ型ＭＯＳ
トランジスタＰ11，Ｐ13を介してのみ電位は上昇し、最
終的に電源電位となる。
“Ｌ”であるとすると、Ｎ型ＭＯＳトランジスタＮ11，
Ｎ12d，Ｎ13，Ｎ14dはＯＦＦし、Ｐ型ＭＯＳトランジス
タＰ12，Ｐ13並びにＮ型ＭＯＳトランジスタＮ12u，Ｎ
14uはＯＮする。そのとき行メインデコーダ２−１が選
択されＭＯが“Ｈ”となると、はじめＰ型ＭＯＳトラン
ジスタＰ11，Ｐ13及びＮ型ＭＯＳトランジスタＮ12u，
Ｎ14uを介して行線Ｗ11，Ｗ12，Ｗ13，Ｗ14，Ｗ15の電
位は上昇するが、行線の電位が［電源電位−Ｎ型ＭＯＳ
トランジスタのしきい値電圧］となると、Ｎ型ＭＯＳト
ランジスタＮ12u，Ｎ14uはＯＦＦし、その後Ｐ型ＭＯＳ
トランジスタＰ11，Ｐ13を介してのみ電位は上昇し、最
終的に電源電位となる。
【００４０】逆に行メインデコーダ２−１が非選択、す
なわちＭＯが“Ｌ”となると、はじめＰ型ＭＯＳトラン
ジスタＰ11，Ｐ13及びＮ型ＭＯＳトランジスタＮ12u，
Ｎ14uを介して行線Ｗ11，Ｗ12，Ｗ13，Ｗ14，Ｗ15の電
位は下降するが、行線の電位がＰ型ＭＯＳトランジスタ
のしきい値の絶対値になると、Ｐ型ＭＯＳトランジスタ
Ｐ11，Ｐ13はＯＦＦし、その後、Ｎ型ＭＯＳトランジス
タＮ12u，Ｎ14uを介してのみ電位は下降し、最終的に接
地電位となる。
なわちＭＯが“Ｌ”となると、はじめＰ型ＭＯＳトラン
ジスタＰ11，Ｐ13及びＮ型ＭＯＳトランジスタＮ12u，
Ｎ14uを介して行線Ｗ11，Ｗ12，Ｗ13，Ｗ14，Ｗ15の電
位は下降するが、行線の電位がＰ型ＭＯＳトランジスタ
のしきい値の絶対値になると、Ｐ型ＭＯＳトランジスタ
Ｐ11，Ｐ13はＯＦＦし、その後、Ｎ型ＭＯＳトランジス
タＮ12u，Ｎ14uを介してのみ電位は下降し、最終的に接
地電位となる。
【００４１】以上説明したように本実施例においても、
図１の実施例と同様に、行メインデコーダが選択され、
更に行サブデコーダが選択されるとそれに対応する行線
のみが“Ｈ”となり、その他の行線はすべて“Ｌ”とな
るように動作する。１デコーダブロックの構成素子数に
ついて、図２の実施例を図１の実施例と比較した場合、
行メインデコーダでインバータ１個、行サブデコーダで
Ｐ型及びＮ型ＭＯＳトランジスタがそれぞれ８個、更に
行線に添う配線が１本削減されている。また同様に図１
０の従来例と比較すると、行サブデコーダでＰ型ＭＯＳ
トランジスタが２４個、Ｎ型ＭＯＳトランジスタが８個
削減されている。
図１の実施例と同様に、行メインデコーダが選択され、
更に行サブデコーダが選択されるとそれに対応する行線
のみが“Ｈ”となり、その他の行線はすべて“Ｌ”とな
るように動作する。１デコーダブロックの構成素子数に
ついて、図２の実施例を図１の実施例と比較した場合、
行メインデコーダでインバータ１個、行サブデコーダで
Ｐ型及びＮ型ＭＯＳトランジスタがそれぞれ８個、更に
行線に添う配線が１本削減されている。また同様に図１
０の従来例と比較すると、行サブデコーダでＰ型ＭＯＳ
トランジスタが２４個、Ｎ型ＭＯＳトランジスタが８個
削減されている。
【００４２】
【発明の効果】以上説明したように本発明では、アドレ
スデータにより選択されるデコーダの出力を行線に添っ
て伝達する低抵抗の配線層と行線とを、直接ＭＯＳトラ
ンジスタで接続するため、行線を分割する場合に、少な
い素子数で行デコーダを実現できる。
スデータにより選択されるデコーダの出力を行線に添っ
て伝達する低抵抗の配線層と行線とを、直接ＭＯＳトラ
ンジスタで接続するため、行線を分割する場合に、少な
い素子数で行デコーダを実現できる。
【図１】本発明の一実施例に係る行デコーダを示す回路
図である。
図である。
【図２】本発明の別の実施例に係る行デコーダを示す回
路図である。
路図である。
【図３】半導体記憶装置のメモリセルアレイ周辺を示す
構成図である。
構成図である。
【図４】従来の行デコーダを示す構成図である。
【図５】従来の行デコーダを示す構成図である。
【図６】従来の行デコーダを示す構成図である。
【図７】行線を分割する場合の従来の行デコーダを示す
構成図である。
構成図である。
【図８】行線を分割する場合の従来の行デコーダを示す
構成図である。
構成図である。
【図９】抵抗の低い配線領域を設けて行線を分割する場
合の行デコーダ及びメモリセルアレイを示す配置図であ
る。
合の行デコーダ及びメモリセルアレイを示す配置図であ
る。
【図１０】図９に示す従来の行デコーダを示す回路図で
ある。
ある。
Ｐ11〜Ｐ44 Ｐ型ＭＯＳトランジスタ Ｎ11L〜Ｎ44L，Ｎ11R〜Ｎ44R，Ｎ11〜Ｎ43，Ｎ12u〜Ｎ
44u，Ｎ12d〜Ｎ44d Ｎ型ＭＯＳトランジスタ ＮＯＲ11〜ＮＯＲ44 ノア ＰＤ1〜ＰＤ4 プリデコーダ Ｗ11〜Ｗ45 行線
44u，Ｎ12d〜Ｎ44d Ｎ型ＭＯＳトランジスタ ＮＯＲ11〜ＮＯＲ44 ノア ＰＤ1〜ＰＤ4 プリデコーダ Ｗ11〜Ｗ45 行線
Claims (2)
- 【請求項１】 デコーダと、配線層と、スイッチング素
子とを有する半導体記憶装置の行デコーダであって、 デコーダは、アドレスデータにより選択されるものであ
り、 配線層は、デコーダの出力を行線に沿って伝達する低抵
抗のものであり、 スイッチング素子は、配線層と行線とを接続するもので
あることを特徴とする行デコーダ。 - 【請求項２】 請求項１に記載の行デコーダであって、 前記スイッチング素子は、ＭＯＳトランジスタにて構成
されたものであることを特徴とする行デコーダ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11542092A JP3093432B2 (ja) | 1992-04-08 | 1992-04-08 | 行デコーダ |
| DE69319481T DE69319481T2 (de) | 1992-04-08 | 1993-04-05 | Zeilendekodierer zum Antreiben einer Wortleitung in mehrernpunkten |
| EP93105603A EP0565024B1 (en) | 1992-04-08 | 1993-04-05 | Row decoder for driving word line at a plurality of points thereof |
| US08/044,052 US5394375A (en) | 1992-04-08 | 1993-04-08 | Row decoder for driving word line at a plurality of points thereof |
| KR1019930005847A KR970000880B1 (ko) | 1992-04-08 | 1993-04-08 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11542092A JP3093432B2 (ja) | 1992-04-08 | 1992-04-08 | 行デコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05290593A true JPH05290593A (ja) | 1993-11-05 |
| JP3093432B2 JP3093432B2 (ja) | 2000-10-03 |
Family
ID=14662134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11542092A Expired - Lifetime JP3093432B2 (ja) | 1992-04-08 | 1992-04-08 | 行デコーダ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5394375A (ja) |
| EP (1) | EP0565024B1 (ja) |
| JP (1) | JP3093432B2 (ja) |
| KR (1) | KR970000880B1 (ja) |
| DE (1) | DE69319481T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0164377B1 (ko) * | 1995-07-15 | 1999-02-18 | 김광호 | 반도체 메모리장치의 서브워드라인 드라이버 |
| US6188377B1 (en) * | 1997-11-14 | 2001-02-13 | Aurora Systems, Inc. | Internal row sequencer for reducing bandwidth and peak current requirements in a display driver circuit |
| KR100481857B1 (ko) | 2002-08-14 | 2005-04-11 | 삼성전자주식회사 | 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치 |
| TWI237597B (en) * | 2004-01-29 | 2005-08-11 | Int United Technology Co Ltd | Inkjet printer's recognize circuit |
| US20070076512A1 (en) * | 2005-09-30 | 2007-04-05 | Castro Hernan A | Three transistor wordline decoder |
| US8415860B2 (en) | 2007-02-08 | 2013-04-09 | The Boeing Company | Spring disc energy harvester apparatus and method |
| US20080191584A1 (en) * | 2007-02-08 | 2008-08-14 | Malkin Matthew C | Spring disc energy harvester apparatus and method |
| US7684245B2 (en) * | 2007-10-30 | 2010-03-23 | Atmel Corporation | Non-volatile memory array architecture with joined word lines |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161296A (ja) * | 1984-08-31 | 1986-03-29 | Seiko Epson Corp | デコ−ダ回路 |
| JPS6439697A (en) * | 1987-08-05 | 1989-02-09 | Mitsubishi Electric Corp | Semiconductor memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
| JPS59165449A (ja) * | 1983-03-10 | 1984-09-18 | Toshiba Corp | 半導体記憶装置 |
| JPS62283488A (ja) * | 1985-12-27 | 1987-12-09 | Nec Corp | デコ−ダ回路 |
| JPH02218096A (ja) * | 1989-02-17 | 1990-08-30 | Sharp Corp | 半導体メモリの行選択回路 |
| JPH04281294A (ja) * | 1991-03-11 | 1992-10-06 | Matsushita Electric Ind Co Ltd | 駆動回路 |
-
1992
- 1992-04-08 JP JP11542092A patent/JP3093432B2/ja not_active Expired - Lifetime
-
1993
- 1993-04-05 EP EP93105603A patent/EP0565024B1/en not_active Expired - Lifetime
- 1993-04-05 DE DE69319481T patent/DE69319481T2/de not_active Expired - Fee Related
- 1993-04-08 KR KR1019930005847A patent/KR970000880B1/ko not_active IP Right Cessation
- 1993-04-08 US US08/044,052 patent/US5394375A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161296A (ja) * | 1984-08-31 | 1986-03-29 | Seiko Epson Corp | デコ−ダ回路 |
| JPS6439697A (en) * | 1987-08-05 | 1989-02-09 | Mitsubishi Electric Corp | Semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970000880B1 (ko) | 1997-01-20 |
| DE69319481T2 (de) | 1999-03-11 |
| EP0565024B1 (en) | 1998-07-08 |
| KR930022370A (ko) | 1993-11-24 |
| JP3093432B2 (ja) | 2000-10-03 |
| EP0565024A3 (en) | 1994-09-21 |
| EP0565024A2 (en) | 1993-10-13 |
| DE69319481D1 (de) | 1998-08-13 |
| US5394375A (en) | 1995-02-28 |
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