KR930022370A - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치용 로 디코더가 설명되었는데, 상기 로 디코더는 관련된 제1 및 제2제어 신호에 응답하여 워드 라인중 대응하는 워드 라인을 각각 구동시키는 다수의 디코딩 회로를 포함한다. 각각의 이코딩 회로는 제1제어 신호가 공급되는 제1노드와, 제2제어 신호가 공급되는 제2노드와, 상기 제1노드와 대응하는 워드 라인간에 접속되고 제2제어 신호가 활성 레벨을 취할시에 턴온되는 제1트랜지스터 및, 상기 대응하는 워드 라인과 기준 전위 단자간에 접속되고 제2제어 신호가 비활성 레벨을 취할시에 턴온되는 제2트랜지스터를 포함한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 메모리 장치의 메모리 셀 어레이 부분을 나타내는 블럭도이다
제6도는 본 발명의 실시예에 따른 제5도에 도시된 한 메모리 셀 어레이 블럭의 로 디코더를 나타내는 회로도이다.
제7도는 본 발명의 또다른 실시예에 따라 제5도에 도시된 한 메모리 셀 어레이 블럭의 로 디코더를 나타내는 회로도이다.
Claims (9)
- 다수의 워드 라인과, 상기 워드 라인중 한 라인을 선택하기 위해 각각의 상기 워드 라인에 대응하게 각각 제공된 다수의 디코딩 회로를 포함하는 로 디코더를 포함하는데, 각각의 상기 디코딩 호로에는 제1 및 제2제어 신호에 응답하여, 활성 및 비-활성 레벨중 한 레벨로 대응하는 워드라인을 구동시키고, 상기 제1제어 신호가 공급되는 제1노드와, 상기 제2제어 신호가 공급되는 제2노드와, 상기 제1노드와 상기 대응하는 워드 라인간에 접속되고 상기 제2제어 신호가 활성 레벨을 취할시에 턴온되는 제1트랜지스터 및, 상기 대응하는 워드 라인과 기준 전위 단자간에 접속되고 상기 제2제어 신호가 비활성 레벨을 취할시에 턴온되는 제2트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제1트랜지스터는 상기 제2트랜지스터의 채널형에 역인 채널을 가지며, 상기 제2노드가 상기 제1 및 제2트랜지스터의 게이트에 공통으로 접속되어지는 것을 특징으로 하는 반도체 메모리 장치.
- 2항에 있어서, 상기 디코딩 회로는 상기 대응하는 워드 라인과 상기 기준 전위 단자간에 접속되고 상기 제2트랜지스터의 채널형과 동일한 채널형을 갖는 제3트랜지스터를 포함하는데, 상기 제3트랜지스터는 자신의 게이트에서 상기 제1제어 신호의 반전 신호를 수신하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제1트랜지스터는 상기 제2트랜지스터의 채널형과 동일한 채널형을 가지며, 상기 제2제어 신호를 수신하기 위해 상기 제2노드에 결합된 게이트를 가지며, 상기 트랜지스터는 자신의 게이트에서 상기 제2제어 신호의 반전 신호를 수신하는 것을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서, 상기 디코딩 회로는 상기 제1노드와 상기 대응하는 워드 라인간에 접속되고, 상기 제1트랜지스터의 채널형에 역인 채널형을 가진 제3트랜지스터를 포함하는데, 상기 제3트랜지스터는 자신의 게이트에서 상기 제2신호의 반전 신호를 수신하는 것을 특징으로 하는 반도체 메모리 장치.
- 다수의 워드 라인을 각각 포함하는 다수의 메모리 셀 어레이 블록과, 블록 로 디코더 및 서브-로 디코더를 포함하는데, 상기 블록 로 디코더는 대응하는 메모리 셀 어레이 블록이 선택될시에 활성 레벨을 취하고, 또다른 메모리 셀 어레이 블록이 선택될시에 비활성 레벨을 취하는 제1제어 신호를 발생시키며, 상기 서브-로 디코더는 상기 제1제어 신호와 각각의 상기 워드 라인에 대응하는 각각 제공되고 대응하는 워드 라인의 선택 및 비-선택중 하나를 나타내는 제2제어 신호가 공급되는 다수의 디코딩 회로를 포함하며, 각각의 상기 디코딩 회로는 상기 제1제어 신호가 공급되는 제1노드와, 상기 제2제어 신호가 공급되는 제1노드 및, 다수의 포인트에서 상기 대응하는 워드 라인을 구동시키는 다수의 구동 회로를 포함하며, 각각의 상기 구동 회로는 상기 제1노드와 대응하는 워드 라인간에 접속되고 상기 제2노드에 접속된 게이트를 가진 한 채널형의 제1트랜지스터와, 상기 대응하는 워드 라인과 기준 전위 단자간에 접속되고 상기 제2노드에 접속된 게이트를 가진 역 채널형의 제2트랜지스터 및, 상기 대응하는 워드 라인과 상기 기준 전위 단자간에 접속되고 상기 제2노드에 접속된 게이트를 가진 상기 역 채널형의 제3트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 한 채널형은 P-채널형이고 상기 역 채널형은 N-채널형인 것을 특징으로 하는 반도체 메모리 장치.
- 다수의 워드 라인을 각각 포함하는 다수의 메모리 셀 어레이 블록과, 블록 로 디코더 및 서브-로 디코더를 포함하는데, 상기 블록 로 디코더는 대응하는 메모리 셀 어레이 블록이 선택될시에 활성 레벨을 취하고 또다른 메모리 셀 어레이 블록이 선택될시에 비활성 레벨을 취하는 제1제어 신호를 발생시키며, 각각의 상기 서브-디코더는 상기 제1제어 신호와, 대응하는 워드 라인의 선택 및 비-선택 중 하나를 나타내는 제2제어 신호 및, 상기 제2제어 신호의 반전 신호인 제3제어 신호가 공급되는 각각의 상기 워드 라인에 대응하게 각각 제공된 다수의 디코딩 회로를 포함하며, 각각의 상기 디코딩 회로는 상기 제1제어 신호가 공급되는 제1노드와, 상기 제2제어 신호가 공급되는 제2노드와, 상기 제3제어 신호가 공급되는 제3노드와, 적어도 제1 및 제 2포인트에서 상기 대응하는 워드 라인을 구동시키는 적어도 제1 및 제2구동 회로를 포함하며, 상기 제1구동 회로는 상기 제1노드와 상기 대응하는 워드 라인간에 접속되고 상기 제2노드에 접속된 게이트를 가진 한 채널형의 제1트랜지스터 및, 상기 대응하는 워드라인과 기준 전위 단자간에 접속되고 상기 제2노드에 접속된 게이트를 가진 역 채널형의 제2트랜지스터를 포함하며, 상기 제2구동 회로는 상기 제1노드와 상기 대응하는 워드 라인간이 접속되고 상기 제3노드에 접속된 게이트를 가진 제3트랜지스터 및, 상기 대응하는 워드 라인과 상기 기준 전위 단자간에 접속되고 상기 제2노드에 접속된 게이트를 가진 상기 역 채널형의 제4트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리장치.
- 제8항에 있어서, 상기 한 채널형은 P-채널형이고 상기 역 채널형은 N-채널형인 것을 특징으로 하는 반도체 메모리 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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