KR920020501A - 반도체 기억 장치 - Google Patents

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가부시끼가이샤 히다찌세이사꾸쇼
오노 미노루
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Abstract

내용 없음

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용된 디지탈 스위치 집적회로의 1실시예를 도시한 블럭도.

Claims (19)

  1. 워드선이 그 연장 방향으로 분할되어 이루어지는 여러개의 서브 워드선에 대응해서 마련되는 여러개의 서브메모리 어레이와 이들의 서브 메모리 어레이에 공통으로 마련되고 또한 상기 서브 워드선에 평행하게 배치되는 여러개의 워드선 선택 신호선을 구비하고, 상기 서브 워드선의 선택 동작이 상기 여러개의 워드선 선택신호선을 거쳐서 전달되는 비트의 워드선 선택신호의 적어도 2비트를 조합하는 것에 의해 실행되는 반도체 기억장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 워드선 선택신호는 서브 메모리 어레이를 선택적으로 지정하기 위한 소정 비트의 컬럼 어드레스 신호와 서브 워드선을 선택적으로 지정하기 위한 소정 비트의 로우 어드레스 신호를 따라 선택적으로 형성하는 반도체 기억장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 워드선 선택 신호선은 서브 메모리 어레이의 각 로우 어드레스에 대응해서 여러개씩 마련되고, 각각 워드선 선택신호선군을 이루는 것인 반도체 기억장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 워드선 선택 신호선군의 각각은 4개의 워드선 선택신호선으로 이루어지는 것인 반도체 기억장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 워드선 선택 신호는 워드선 선택 신호선군의 각각을 거쳐서 전달되는 여러개 비트가 하나의 워드선 선택신호군을 이루는 것인 반도체 기억장치.
  6. 특허청구의 범위 제4항에 있어서, 상기 워드선 선택 신호는 인접하는 여러개의 워드선 선택 신호선군을 거쳐서 전달되는 여러개 비트가 하나의 워드선 선택 신호군을 이루는 것인 반도체 기억장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 워드선 선택신호군을 구성하는 워드선 선택 신호는 대응하는 여러개의 서브 워드선의 하나가 지정될 때 선택적으로 그 레벨이 변화되는 것인 반도체 기억장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 서브 메모리 어레이는 서브 워드선에 대응해서 마련되어 대응하는 워드선 선택신호군을 구성하는 여러개 비트의 워드선 선택 신호의 소정 비트를 선택적으로 받는 서브 워드선 구동회로를 포함하는 것인 반도체 기억 장치.
  9. 특허청구의 범위 제7항에 있어서, 상기 서브 메모리 어레이는 서브 워드선에 대응해서 마련되어 인접하는 여러개의 워드선 선택신호군을 구성하는 여러개 비트의 워드선 선택신호의 각각 소정비트를 선택적으로 받는 서브 워드선 구동회로를 포함하는 것인 반도체 기억 장치.
  10. 특허청구의 범위 제9항에 있어서, 상기 인접하는 워드선 선택 신호군의 한쪽을 구성하는 워드선 선택 신호는 비반전 신호로 되고, 다른쪽을 구성하는 워드선 선택 신호는 반전 신호로 되는 것이며, 상기 서브 워드선 구동회로는 그 출력단자가 대응하는 서브 워드선에 결합되는 인버터, 상기 반전 신호로 되는 워드선 선택 신호의 소정비트가 전달되는 워드선 선택 신호선과 상기 인버터의 입력단자 사이에 마련되어 그 게이트에 상기 비반전 신호로 되는 워드선 선택 신호의 소정 비트를 받는 N채널 MOSFET, 제1의 전원접압과 상기 인버터의 입력단자 사이에 마련되어 그 게이트에 상기 비반전 신호로 되는 워드선 선택신호의 소정 비트를 받는 P채널 MOSFET를 포함하는 것인 반도체 기억 장치.
  11. 특허청구의 범위 제10항에 있어서, 인접하는 상기 서브 메모리 어레이의 동일한 로우 어드레스에 대응해서 마련되는 상기 워드선 구동 회로는 각각 근접하도록 인접하는 서브 메모리어레이의 경계선측에 배치되는 것인 반도체 기억 장치.
  12. 특허청구의 범위 제11항에 있어서, 상기 워드선 선택신호선은 알루미늄등의 금속 배선층에 의해 형성되고, 상기 서브 워드선은 폴리 실리콘등의 게이트 재료에 의해 형성되는 것인 반도체 기억 장치.
  13. 특허청구의 범위 제12항에 있어서, 상기 반도체 기억 장치는 여러개 비트의 기억 데이터를 동시에 입력또는 출력하는 다비트 구성의 스테이틱형 RAM으로서, 기억 데이터의 각 비트에 대응해서 마련되어 상기 구성으로 되는 여러개의 서브 메모리 어레이를 각각 포함하는 여러개의 메모리 블럭을 구비하는 것인 반도체 기억 장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 반도체 기억 장치는 시분할 디지털 교환기를 구성하는 디지털 스위치 집적회로에 내장되고, 그 통화로 메모리 및 컨트롤 메모리를 구성하는 것인 반도체 기억 장치.
  15. 워드선이 그 연장 방향으로 분할되어 이루어지는 여러개의 서브 워드선에 대응해서 마련되는 여러개의 서브 메모리 어레이를 구비하고, 이들의 서브 메모리 어레이를 선택적으로 지정하기 위한 어레이 선택신호가 상기 서브 워드선과 평행하게 배치되는 어레이 선택 신호선을 거쳐서 전달되는 반도체 기억 장치.
  16. 특허청구의 범위 제15항에 있어서, 상기 어레이 선택 신호는 워드선 선택 신호로서, 서브 워드선을 선택적으로 지정하기 위한 서브 워드선 선택신호와 조합되어 형성되는 것이고, 상기 워드선 선택 신호는 상기 서브 워드선과 평행하게 배치되는 워드선 선택 신호선을 거쳐서 전달되는 것인 반도체 기억 장치.
  17. 비선택시에 그 비반전 및 반전 신호선이 제1의 전원 전압과 같은 하이 레벨로 프리 차지되는 상보 비트선을 포함하는 메모리 어레이, 상기 상보 비트선의 비반전 및 반전 신호선과 제2의 전원 전압 사이에 각각 마련되어 라이트 데이터에 따라서 선택적으로 ON상태로 되는 한쌍의 스위치 수단을 포함하는 라이트 회로를 구비하는 반도체 기억 장치.
  18. 특허청구의 범위 제17항에 있어서, 상기 스위치 수단의 각각은 상보 비트선의 비반전 또는 반전 신호선과 제2의 전원 전압사이에 직렬형태로 마련되어 상기라이트 데이터에 따라서 선택적으로 ON 상태로 되는 제1의 MOSFET 및 대응하는 상보 비트선이 선택 상태로 될 때 선택적으로 ON 상태로 되는 제2의 MOSFETㄹ 를 포함하는 것인 반도체 기억 장치.
  19. 그 제1의 입력단자에 소정의 출력제어 신호를 받는 제1의 NAND게이트, 그 제1의 입력 단자가 상기 제1의 NAND게이트의 출력단자에 결합되고 그 출력 단자가 상기 제1의 NAND게이트의 제2의 입력 단자에 결합됨과 동시에 그 이외의 여러개의 입력 단자에 여러개의 리드 회로의 반전 출력신호를 각각 받는 제2의 NAND게이트를 포함하는 데이터 출력 회로를 구비하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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