JPH0766666B2

JPH0766666B2 - 半導体記憶装置

Info

Publication number: JPH0766666B2
Application number: JP63214302A
Authority: JP
Inventors: 健治穴見; 勝樹一瀬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-08-29
Filing date: 1988-08-29
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPH0262780A; US4977538A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置のアクセス時間の高速化，
低消費電力化，高信頼度化に関するものである。

〔従来の技術〕

（１）第１の従来技術の構成の説明第７図は第１の従来の半導体記憶装置の一例を示すブロ
ック図である。（１）は行アドレス入力ピン、（２）は
行アドレス入力ピン（１）に与えられる行アドレス信号
を増幅または反転するための行アドレスバツフア、
（３）は行アドレス入力ピン（１）に与えられた行アド
レス信号を復号化するための行アドレスデコーダ、
（４）は列アドレス入力ピン、（５）は列アドレス入力
ピン（４）に与えられる列アドレス信号を増幅または反
転するための列アドレスバツフア、（６）は列アドレス
入力ピン（４）に与えられた列アドレス信号を復号化す
るための列アドレスデコーダ、（７）は情報を記憶する
メモリセルがマトリクス状に配列されたメモリセルアレ
イ、（８）はマルチプレクサ、（９）は小振幅の読出し
電圧を感知増幅するセンスアンプ、（10）はセンスアン
プ（９）の出力を更に半導体記憶装置の外部に取り出す
レベルまで増幅するための出力バツフア、（11）は読出
しデータ出力ピン、（12）は書込みデータ入力ピン、
（13）は書込みデータ入力ピン（12）に与えられた信号
を増幅するための入力バツフア、（14）はチツプ選択信
号入力ピン、（15）は読出し／書込み制御入力ピン、
（16）はチツプの選択／非選択とデータの読出し／書込
みモードに応じてセンスアンプ（９），出力バツフア
（10），入力バツフア（13）などを制御する読出し／書
込み制御回路である。

第８図は第７図の半導体記憶装置のメモリセル周辺部を
示したものである。ここでは簡単のため２行２列の構成
のものを示している。第８図において、（20a），（20
b）と（21a），（21b）はビツト線対であり、（22）と
（23）は行アドレスデコーダ（３）の出力点に接続され
たワード線、（24a）〜（24d）はワード線（22）・（2
3）とビツト線対（20a），（20b）と（21a），（21b）
の交点に配置されたメモリセル、（25a），（25b）と
（26a），（26b）は一端が電源（18）に他端がビツト線
に接続されたビツト線負荷であり、（27a），（27b）と
（28a），（28b）は列アドレスデコーダ（６）の出力信
号がゲートに入力され、ドレイン又はソースがそれぞれ
ビツト線（20a），（20b）と（21a），（21b）に接続さ
れ、ソース又はドレインが入／出力線（以後I/O線とい
う）対（29a），（29b）に共通に接続され、第７図のマ
ルチプレクサ（８）を構成するトランスフアゲート、
（９）はI/O線対（29a），（29b）の電位差を検出する
センスアンプ、（10）はセンスアンプ（９）の出力を増
幅する出力バツフアである。

第８図のメモリセル（24）には、例えば、第９図（ａ）
に示す高抵抗負荷型NMOSメモリセルや、第９図（ｂ）に
示すCMOS型メモリセルが用いられる。第９図において、
（41a），（41b）はドレインを記憶ノード（45a），（4
5b）に、ゲートを互いに他方のドレインに、ソースを接
地（19）に接続したＮチヤネルのドライバトランジス
タ、（42a），（42b）はドレインまたはソースを記憶ノ
ード（45a），（45b）に、ゲートをワード線（22）また
は（23）に、ソースまたはドレインをビツト線（20
a），（20b）または（21a），（21b）に接続したＮチヤ
ネルのアクセストランジスタ、（43a），（43b）は一端
を電源（18）に他端を記憶ノード（45a），（45b）に接
続した負荷抵抗、（44a），（44b）はドレインを記憶ノ
ード（45a），（45b）に、ゲートを互いに他のドレイン
に、ソースを電源（18）に接続したＰチヤネルトランジ
スタである。

（２）第１の従来技術の作用、動作の説明次に動作について説明する。メモリセル（24a）を選択
する場合には、行アドレス入力ピン（１）から選択すべ
きメモリセル（24a）が位置する行に対応した行アドレ
ス信号が入力され、メモリセル（24a）が接続されたワ
ード線（22）が選択（例えばHigh）レベルになり、他の
ワード線（23）は非選択（例えばLow）レベルにされ
る。同様にビツト線の選択も列アドレス入力ピン（４）
から選択すべきメモリセル（24a）とそのメモリセル（2
4a）が接続されたビツト線対（20a），（20b）が位置す
る列に対応した列アドレス信号が入力され、そのビツト
線対（20a），（20b）に接続されたトランスフアゲート
（27a），（27b）のみが導通するので、選択されたビツ
ト線（20a），（20b）のみI/O線対（29a），（29b）に
接続され、他のビツト線（21a），（21b）は非選択とな
りI/O線対（29a），（29b）から切り離される。

選択されたメモリセル（24a）の読出し動作につき説明
する。いまメモリセルの記憶ノード（45a）がHighレベ
ルであり、記憶ノード（45b）がLowレベルであるとす
る。このとき、メモリセルの一方のドライバトランジス
タ（41a）は非導通状態にあり、他方のドライバトラン
ジスタ（41b）は導通状態にある。ワード線（22）がHig
hで選択された状態にあるから、メモリセルのアクセス
トランジスタ（42a），（42b）は共に導通状態にある。
従つて、電源（18）−ビツト線負荷（25b）−ビツト線
（20b）−アクセストランジスタ（42b）−ドライバトラ
ンジスタ（41b）−接地（19）の経路に直流電流が発生
する。しかし、もう一方の経路である電源（18）−ビツ
ト線負荷（25a）−ビツト線（20a）−アクセストランジ
スタ（42a）−ドライバトランジスタ（41a）−接地（1
9）の経路ではドライバトランジスタ（41a）が非導通で
あるので直流電流は流れない。このとき直流電流の流れ
ない方のビツト線（20a）の電位は、ビツト線負荷トラ
ンジスタ（25a），（25b），（26a），（26b）の閾値電
圧をVthとすると（電源電位−Vth）となる。また、直流
電流の流れる方のビツト線（20b）の電位は、ドライバ
トランジスタ（41b）、アクセストランジスタ（42b）と
ビツト線負荷（25b）の導通抵抗で抵抗分割されて（電
源電位−Vth）から△Ｖだけ電位が低下し、（電源電位
−Vth−△Ｖ）になる。ここで△Ｖは、ビツト線振幅と
よばれ、通常50mV〜500mV程度であり、ビツト線負荷の
大きさにより調整される。このビツト線振幅はトランス
フアゲート（27a），（27b）を介してI/O線（29a），
（29b）に現われ、これをセンスアンプ（９）により増
幅し、更に出力バツフア（10）で増幅し、データ出力ピ
ン（11）に出力データとして読み出される。なお、読出
しの場合には入力バツフア（13）は読出し／書込み制御
回路（16）によりI/O線対（29a），（29b）を駆動しな
いようにしている。

書込みの場合には、Lowデータを書き込む側のビツト線
の電位を強制的に低電位に引き下げ、他方のビツト線の
電位を高電位に引き上げることにより書き込みを行う。
例えば、メモリセル（24a）に反転データを書込むに
は、データ入力バツフア（13）により一方のI/O線（29
a）をLowレベルに、他方のI/O線（29b）をHighレベルに
し、一方のビツト線（20a）をLowレベルに、他方のビツ
ト線（20b）をHighレベルにすることにより書込み動作
を行う。

（３）第１の従来技術の問題点の説明従来の半導体記憶装置は以上のように構成されているの
で、同一行上のすべてのメモリセルが活性化されるの
で、電源から全列のメモリセルに電流が流れ込み、大容
量半導体記憶装置を構成する場合、消費電流が大きくな
るという問題点があつた。また、ワード線は金属に比較
して抵抗の高いポリシリコン，モリブデンシリサイド，
タングステンシリサイドなどで構成されているので、ワ
ード線の長い大容量半導体記憶装置を構成する場合、同
一ワード線に接続されるメモリセルの増加による容量負
荷の増大とあいまつて、遅延時間が大きくなり、高速の
アクセス時間が得られないなどの問題点があつた。

（４）第２の従来技術の構成の説明そこでこれらの問題点を解決するために第10図に示す第
２の従来の半導体記憶装置が公開特許公報58−211393ま
たはUSP4,542,486に提案されている。この半導体記憶装
置はメモリセルをマトリクス状に配置したメモリセルア
レイを列方向に分割して配置したＮ個のメモリセル群の
１つを選択するメモリセル群選択線と、アクセスすべき
メモリセル群の行アドレス信号を解読する行デコーダ
と、この行デコーダの出力端子に接続する前置ワード線
と、前記メモリセル群選択線の選択信号と前記前置ワー
ド線の出力信号との論理積をとるアンド機能ゲートの出
力端子に接続されたワード線とからなり、前記前置ワー
ド線と前記ワード線を行方向に並列して配列しており、
以下その構成を説明する。

第10図は第２の従来の半導体記憶装置のブロツク図であ
り、一例として、列方向にＮブロツクに分解したメモリ
セル群（51a）〜（51c）を配置した場合を示している。
同図において、（52a）〜（52c）はそれぞれメモリセル
群（51a）〜51c）を選択するメモリセル群選択線、（5
5）はワード線（53a）〜（53c）と同一方向に並列して
配置される前置ワード線、（56a）〜（56c）は入力端子
がそれぞれ前置ワード線（55）とメモリセル群選択線
（52a）〜（52c）に接続され、出力端子がそれぞれワー
ド線（53a）〜（53c）に接続されたアンド機能ゲートで
ある。（54）は行デコーダである。

（５）第２の従来技術の作用、動作の説明次に、この第２の従来の半導体記憶装置の動作について
説明する。例えばメモリセル群（51a）内のワード線（5
3a）は前置ワード線（55）と、これに対して垂直に走る
メモリセル群選択信号（52a）を入力とするアンド機能
ゲート（56a）によつて活性化される。この方式ではワ
ードを選択する時間は前置ワード線（55）とワード線
（53a）の遅延時間で決まる。前置ワード線（55）の容
量はメモリセルのアクセストランジスタ（42a），（42
b）のゲート・ドレイン間容量，ゲート・ソース間容量
とゲート・基板間容量の和からなるゲート容量を含まな
いからそれを含んだ従来のワード線の容量よりもはるか
に小さい。かつ、ワード線（53a）のCR遅延は長さが短
いので無視できる。したがつてこの第２の従来の半導体
記憶装置を用いれば行を選択する時間を大幅に短縮する
ことができる。また前置ワード線（55）はゲート電極を
構成しないので構成材料は仕事関数に関係なく選択で
き、種々の低抵抗材料を適用できる。更にこの第２の従
来の半導体記憶装置では選択されたブロツク中の１本の
ワード線（53a）に接続されたメモリセルだけしかアク
セスされないので、ビツト線の負荷トランジスタからメ
モリセルへ流入する無効な電流が従来に比べ1/（ブロッ
ク数）に低減でき低消費電力化も同時に達成できる。

〔発明が解決しようとする課題〕

（１）従来技術の問題点の説明第２の従来の半導体記憶装置は以上のように構成されて
いるので、低消費電力化のため大きなブロツク分割数を
必要とする、より大容量の半導体記憶装置においては、
１本の前置ワード線（55）に接続されるアンド機能ゲー
ト（56）の数が増加するため、また列数の増加に伴い前
置ワード線（55）の長さが長くなるため、前置ワード線
のキヤパシタンスと抵抗が共に大きくなり、前置ワード
線（55）での遅延が大きくなるという問題点があつた。

また大容量の半導体記憶装置においては、低消費電力化
のため大きなブロツク分割を必要とし、前置ワード線
（55）のキヤパシタンスが大きくなり、前置ワード線
（55）をドライブする行デコーダ（54）のMOSトランジ
スタが長時間飽和領域で動作するため、ホツトエレクト
ロン効果で、MOSトランジスタの閾値電圧が時間的に変
動し、半導体記憶装置のアクセス時間のシフトをもたら
すという信頼性上の問題点があり、大容量の半導体記憶
装置における多ブロツク分割は不可能であつた。

更に前置ワード線（55）のキヤパシタンスが大きいた
め、前置ワード線（55）の充放電電流が大きくなり、前
置ワード線をアルミ金属で形成した場合、アルミのマイ
グレーシヨンが発生し、断線故障となることからも信頼
性上の問題点があつた。

（２）発明の目的の説明この発明は上記のような問題点を解消するためになされ
たもので、メモリセル選択の時間を大幅に低減できると
共に、デコーダ出力段の負荷キヤパシタンスを大幅に低
減でき、信頼性の高い半導体記憶装置を得ることを目的
とする。

〔課題を解決するための手段〕

この発明に係わる半導体記憶装置はメモリセルアレイを
複数個のブロツクに分割して得られた小メモリセル群
と、前記小メモリセル群内のメモリセルに接続された分
割ワード線と、前記分割ワード線を選択するローカルデ
コーダと、複数個の前記小メモリセル群からなる大メモ
リセル群内の前記ローカルデコーダに接続されたサブ行
選択線と、前記サブ行選択線を選択するサブグロバルデ
コーダと、複数個の前記大メモリセル群からなるメモリ
セルアレイ全体の前記サブグローバルデコーダに接続さ
れたメイン行選択線と、前記メイン行選択線を選択する
メイングローバルデコーダから成るものである。好まし
くは、小メモリセル群は小メモリ行群に分解され、サブ
行選択線は小メモリセル行群それぞれに対応して配置さ
れ、サブグローバルデコーダは各小メモリセル行群に対
応して配置される。

また好ましくは、メイングローバルデコーダの各々は対
応のメイン行選択線のアドレス信号入力部に近い一方端
部に配置される。

また好ましくは、メイングローバルデコーダの各々は、
対応のメイン行選択線の中央部に配置される。

また好ましくは、サブグローバルデコーダの各々は、対
応のサブグローバルワード線の中央部に配置される。

また好ましくは、サブグローバルデコーダの各々は、対
応の分割ワード線の対応のローカルデコーダに近い端部
に配置される。

また好ましくは、ローカルデコーダの各々は、対応の分
割ワード線の中央部に配置される。

さらにまた好ましくは、ローカルデコーダの各々は、対
応の分割ワード線の、対応のサブグローバルデコーダに
近い端部に配置される。

〔作用〕

この発明における半導体記憶装置は、メイングローバル
デコーダでメイン行選択線を選択し、つぎにメイン行選
択線と大メモリセル群選択線を入力とするサブグローバ
ルデコーダによりサブ行選択線を選択し、更にサブ行選
択線と小メモリセル群選択線を入力とするローカルデコ
ーダにより分割ワード線を選択することにより、メモリ
セルを選択するものである。小メモリセル群それぞれに
対応してサブ行選択線を配置することにより、複数の分
割ワード線に対し１つのサブ行選択線を配置するだけで
すみ、分割ワード線のピッチに何ら影響を及ぼすことな
くメイン行選択線およびサブ行選択線を配置することが
でき、高密度高集積化に適したアレイ配置を実現するこ
とができる。

また、メイングローバルデコーダ、サブグローバルデコ
ーダ、およびローカルデコーダをそれぞれ対応の行選択
線または分割ワード線の一方端部に配置することによ
り、選択信号入力部に近い端部でデコーダが信号入力し
てデコード動作を行なうことができ、高速に対応の行選
択線または分割ワード線を選択状態へ駆動することがで
きる。

また、メイングローバルデコーダ、サブグローバルデコ
ーダ、および／またはローカルデコーダを対応の行選択
線または分割ワード線の中央部に配置することにより、
行選択線または分割ワード線へ高速で選択信号を伝達す
ることが可能となる。

〔発明の実施例〕

（１）実施例の構成の詳細な説明以下、この発明の第１の実施例を図に基づいて説明す
る。第１図はこの発明の第１の実施例のブロック図、第
２図はその物理的レイアウトを示している。第２図〜第
５図に於いて矢印は信号線から信号が流れる方向を示
す。第１図において、（61₁）〜（61_m）は複数個のメモ
リセルがマトリクス状に配列されて成るメモリセルアレ
イを複数個（この図の例ではｍ×ｎ個）のブロツクに分
割して得られた小メモリセル群、（62₁）〜（62_n）はｍ
個の小メモリセル群からなる大メモリセル群、（63₁）
〜（63_k）はメイングローバルデコーダ、（64₁₁）〜（6
4_kn）はサブグローバルデコーダ、（65₁₁）〜（65_km）
はローカルデコーダ、（66₁）〜（66_k）はメイン行選択
線、（67₁₁）〜（67_kn）はサブ行選択線、（68₁₁）〜
（68_km）はメモリセルに接続された分割ワード線、（6
9）は内部アドレス信号、（70₁）〜（70_n）は大メモリ
セル群選択線、（71₁）〜（71_m）は列アドレス信号をデ
コードして得られた信号が与えられる小メモリセル群選
択線である。この実施例では全体のレイアウトは特に限
定しないが、簡単化するため、高速化のため、メイング
ローバルデコーダ（63₁）〜（63_k）、サブグローバルデ
コーダ（64₁₁）〜（64_km）、ローカルデコーダ（65₁₁）
〜（65_km）は、それぞれメモリセルアレイ、大メモリセ
ル群（62₁）〜（62_n）、小メモリセル群（61₁）〜（6
1_m）の端で信号源に近い側に配置されている。また、特
に限定しないが、メイングローバルデコーダ（63）は、
高速化のため、アドレス入力端子に近い側に配置されて
いる。

（２）実施例の作用、動作の詳細な説明次に、この第１の実施例の半導体記憶装置の動作につい
て説明する。

例えば小メモリセル群（61₁）内のメモリセルの接続さ
れた分割ワード線（68₁₁）は、メイングローバルデコー
ダ（63₁）に前記メモリセルに対応するアドレス信号（6
9）を与え、メイン行選択線（66₁）を選択し、サブグロ
ーバルデコーダ（64₁₁）に、前記メイン行選択線（6
6₁）選択信号と前記小メモリセル群（61₁）が属する大
メモリセル群（62₁）に対応する大メモリセル群選択線
（70₁）信号を入力することによりサブ行選択線（6
7₁₁）を選択し、更にローカルデコーダ（65₁₁）に、前
記サブ行選択線（67₁₁）選択信号と小メモリセル群選択
線（71₁）信号を入力とすることにより選択されるもの
である。

この実施例においては分割ワード線（68₁₁）を選択する
時間はメイン行選択線（66₁）と、サブ行選択線（6
7₁₁）と、分割ワード線（68₁₁）の遅延時間で決まる。

メイン行選択線（66₁）の容量とサブ行選択線（67₁₁）
の容量は、メモリセルのアクセストランジスタ（42
a），（42b）のゲート・ドレイン間容量、ゲート・ソー
ス間容量とゲート・基板間容量の和からなるゲート容量
を含まないのは第２の従来例の半導体記憶装置と同様で
ある。

大メモリセル群の数がｎ個で、１個の大メモリセル群の
中にｍ個の小メモリセル群が含まれているようなメモリ
セルアレイを考えると、第２の従来例の半導体記憶装置
の前置ワード線に接続され、この前置ワード線の負荷と
なるアンド機能ゲートの数がｍ×ｎ個であるのに比べ
て、本発明の第１の実施例のメイン行選択線（66₁）〜
（66_k）に接続され、この選択線の負荷となるアンド機
能ゲートの数はｎ個、サブ行選択線（67₁₁）〜（67_kn）
に接続され、この選択線の負荷となるアンド機能ゲート
の数はｍ個になる。ｍおよびｎは２以上の自然数である
からｍ≦mn,n≦mn となり、メイン行選択線（66₁）〜（66_k）、サブ行選択
線（67₁）〜（67_k）の容量はそれぞれ大ブロツクの分割
数（ｎ）、小ブロツクの分割数（ｍ）に比例し、ブロツ
クの分割数（ｍ×ｎ）に比例する、第２の従来例の半導
体記憶装置の前置ワード線の容量より小さくなる。従つ
て、このように第２の従来例の半導体記憶装置の前置ワ
ード線をメイン行選択線（66₂）〜（66_k）、サブ行選択
線（67₁₁）〜（67_kn）の多階層構成（本実施例において
２階層構成）にすることにより、大きな容量をドライブ
するMOSトランジスタを無くすことができ、ホツトエレ
クトロン効果を抑制し、アルミマイグレーシヨンなどの
問題を回避することが可能となり信頼性の高い半導体記
憶装置が得られる効果がある。

またｍ＋ｎ≦mn となり、第２の従来例の半導体記憶装置の場合より１サ
イクルの中でドライブする総負荷ゲート数は少なくな
る。第２の従来例の半導体記憶装置に比べて本発明の第
１の実施例ではデコード機能ゲートの段数が１段多くそ
の分遅延を発生するが、例えば4Mb以上の大容量半導体
記憶装置においては、段数が増えることの遅延よりも、
出力ゲート数が増えることによる遅延の方が大きくな
る。したがつてこの本発明の第１の実施例の半導体記憶
装置を用いればメモリセルを選択する時間を大幅に短縮
することができる。また、第２の従来例の半導体記憶装
置の場合より１サイクルの中でドライブする総負荷ゲー
ト数は少なくなることにより、（周波数）×（容量）×
（電圧）^２に比例する充放電による消費電力が減少する
ため、低消費電力の半導体記憶装置が得られる。

また、消費電力が小さいため、チツプ発熱量が小さく、
チツプが高温にならないため、高速のアクセス時間の半
導体記憶装置が得られる。

更に、充放電によるスイツチング電流が小さくなるた
め、電流，接地線，信号線のノイズ量が減少し、電気的
に安定な半導体記憶装置が得られる。

また、分割ワード線（68₁₁）〜（68_km）のCR遅延は多数
分割が可能で長さを短くできるため無視できるので従来
例より小さくなりアクセス時間の高速な半導体記憶装置
が得られる。

またこのことにより、分割ワード線（68₁₁）〜（68_km）
の材料の抵抗率が高くても高速なアクセス時間を得られ
ることから、分割ワード線（68₁₁）〜（68_km）の材料と
製造のプロセスの選択範囲が拡がり、製造歩留り重視の
プロセスが選択できることから、従来例に比べ安価な半
導体記憶装置が得られる。

またメイン行選択線（66₁）〜（66_k），サブ行選択線
（67₁₁）〜（67_kn）はゲート電極を構成しないので行選
択線の構成材料は仕事関数に関係なく選択でき、モリブ
デンシリサイド，タングステンシリサイド，モリブデ
ン，タングステン，アルミなどの種々の低抵抗材料を適
用でき、材料の選択範囲が拡がり、製造歩留り重視のプ
ロセス選択できることから、従来例に比べ安価な半導体
記憶装置が得られる。

更にこの本発明の第１の実施例の半導体記憶装置では選
択された大メモリセル群の中の分割ワード線（68₁₁）〜
（68_km）の中の１本に接続されたメモリセルだけしかア
クセスされないので、ビツト線の負荷トランジスタから
メモリセルへ流入する無効な電流が第１の従来例の半導
体記憶装置に比べ1/（小メモリセル群数ｍ×ｎ）に低減
でき低消費電力となるのは第２の従来例の半導体記憶装
置と同様であるが、本発明の実施例では、上記の理由
で、小メモリセル群数（ｍ×ｎ）を大きくできるので、
第２の従来例の半導体記憶装置よりも低消費電力の半導
体記憶装置が得られる。

特にCMOS半導体記憶装置の場合はDC電流のうちメモリセ
ルへの流入電流の占める割合が大きいので極めて有効で
ある。

更にこの本発明の第１の実施例の半導体記憶装置では選
択された大メモリセル群の中の分割ワード線（68₁₁）〜
（68_km）の中の１本に接続されたメモリセルだけしかア
クセスされず、しかも多分割が可能なため、そのメモリ
セル数が極めて少ないため、読み出し動作によつて増加
するソフトエラー率が激減し、信頼性の高い半導体記憶
装置が得られる。

（３）他の実施例の説明他の用途への転用例の説明以下、この発明の２の実施例を図について説明する。第
３図はこの発明の第２の実施例の物理的レイアウトを示
している。この例ではメイン行選択線（66）の長さを短
くするため、メイングローバルデコーダ（63₁）〜（6
3_k）をメモリセルアレイの中間に配置し、サブグローバ
ルデコーダ（64₁₁）〜（64_kn）、ローカルデコーダ（65
₁₁）〜（65_km）は、特に限定しないが高速化のため、そ
れぞれ大メモリセル群（62₁）〜（62_n）、小メモリセル
群（61₁）〜（61_m）の端で信号源に近い側に配置されて
いる。このことにより、この発明の第１の実施例の効果
に加えて、更に、高速のアクセス時間の半導体記憶装置
が得られる。

第３図の左右のメイン行選択線は、それぞれ独立に、選
択的にドライブされるようにするとメイン行選択線の容
量が小さくなるので更に、高速，低消費電力，高信頼度
の半導体記憶装置が得られる。

次に、この発明の第３の実施例を図に基づいて説明す
る。第４図はこの発明の第３の実施例の物理的レイアウ
トを示している。この例ではサブ行選択線（67）の長さ
を短くするため、第２図，第３図のメモリセルアレイの
レイアウトにおいてサブグローバルデコーダ（64₁₁）〜
（64_kn）を大メモリセル群の中間に配置し、ローカルデ
コーダ（65₁₁）〜（65_km）は、特に限定しないが高速化
のため、小メモリセル群（61₁）〜（61_m）の端で信号源
に近い即に配置されている。このことにより、この発明
の第1,第２の実施例の効果に加えて、更に高速のアクセ
ス時間の半導体記憶装置が得られる。

第４図の左右のサブ行選択線は、それぞれ独立に、選択
的にドライブされるようにするとサブ行選択線の容量が
小さくなるので更に、高速，低消費電力，高信頼度の半
導体記憶装置が得られる。

次に、この発明の第４の実施例を図について説明する。
第５図はこの発明の第４の実施例の物理的レイアウトを
示している。この例では分割ワード線（68）の長さを短
くするため、第２図，第３図，第４図のメモリセルアレ
イのレイアウトにおいてローカルデコーダ（65₁₁）〜
（65_km）を小メモリセル群の中間に配置している。この
ことにより、この発明の第1,第2,第３の実施例の効果に
加えて、更に高速のアクセス時間の半導体記憶装置が得
られる。

第５図の左右の分割ワード線は、それぞれ独立に、選択
的にドライブされるようにすると分割ワード線の容量が
小さくなり、活性化されるメモリセルの数も減るので更
に、高速低消費電力，高信頼度の半導体記憶装置が得ら
れる。

次に、この発明の第５の実施例を図について説明する。
第６図はこの発明の第５の実施例のブロック図を示して
いる。第６図において、（61₁₁）〜（61_lm）は複数個の
メモリセルがマトリクス状に配列されて成るメモリセル
アレイを複数個（この図の例ではmn個）の列ブロックに
分割して得られた小メモリセル群、（62₁₁）〜（62_ln）
はｍ個の小メモリセル群（61₁₁）〜（61_lm）からなる大
メモリセル群、（63₁）〜（63_l）は複数（ij）個の行を
まとめて選択するメイングローバルデコーダ、（64₁₁）
〜（64_jn）は複数（ｉ）個の行をまとめて選択するサブ
グローバルデコーダ、（65₁₁）〜（65_im）はローカルデ
コーダ、（66₁）〜（66_l）はメイン行選択線、（67₁₁）
〜（67_jn）はサブ行選択線、（68₁₁）〜（68_im）はメモ
リセルに接続された分割ワード線、（69）は内部アドレ
ス信号、（70₁）〜（70_n）はメイングローバルデコーダ
（63₁）〜（63l）によって選択された、ｎ個の大メモリ
セル群（62₁₁）〜（62_1n）を有する大メモリセル行群
（73₁）〜（73_l）から大メモリセル行群（62₁₁）〜（62
_1n）およびこの大メモリセル群（62₁₁）〜（62_1n）の中
の小メモリセル行群（72₁₁）〜（77_jn）を選択するため
の大メモリセル群選択線、（71₁₁）〜（71_lm）はサブグ
ローバルデコーダ（64₁₁）〜（64_jn）により選択された
小メモリセル行群（72₁₁）〜（72_jn）の中から小メモリ
セル群（61₁₁）〜（61_lm）およびこの小メモリセル群
（61₁₁）〜（61_1m）の中の分割ワード線（68₁₁）〜（68
_1m）を選択するための小メモリセル群選択線である。こ
の小メモリセル群選択線（71₁₁）〜（71_lm）は行アドレ
ス信号と列アドレス信号とデコードして得られた信号が
与えられる。この例では全体のレイアウトを特に限定し
にが高速化のため、簡単化するため、メイングローバル
デコーダ（63₁）〜（63_l），サブグローバルデコーダ
（64₁₁）〜（64_jn），ローカルデコータ（65₁₁）〜（65
_im）は、それぞれメモリセルアレイ，大メモリセル群
（62₁₁）〜（62_ln），小メモリセル群（61₁₁）〜（6
1_lm）の端で信号源に近い側に配置されている。また、
特に限定しないが、メイングローバルデコーダ（63₁）
〜（65l）は、高速化のため、アドレス入力端子に近い
側に配置されている。

次に、この第５の実施例の半導体記憶装置の動作につい
て説明する。

例えば小メモリセル群（61₁₁）内のメモリセルの接続さ
れた分割ワード線（68₁₁）は、メインログローバルデコ
ーダ（63₁）に前記メモリセルが属する大メモリセル行
群（73₁）に対応するアドレス信号（69）を与え、メイ
ン行選択線（66₁）を選択し、サブグローバルデコーダ
（64₁₁）に、前記メイン行選択線（66₁）選択信号と前
記小メモリセル群（61₁₁）が属する大メモリセル群（62
₁₁）と小メモリセル行群（72₁₁）に対応する大メモリセ
ル群選択線（70₁）信号を入力することによりサブ行選
択線（67₁₁）を選択し、更にローカルデコーダ（65₁₁）
に、前記サブ行選択線（67₁₁）選択信号とメモリセルが
属する小メモリセル群（61₁₁）と所望の行に対応する小
メモリ群選択線（71₁）信号を入力することにより選択
されるものである。

この発明の第５図の実施例の半導体記憶装置によると、
メイングローバルデコーダ（63₁）〜（63_l）の数が1/
（ij）に繰り、サブグローバルデコーダ（64₁₁）〜（64
_jn）の数が1/iに減るため、低消費電力の半導体記憶装
置が得られる。

また、メイン行選択線（66₁）〜（66_l）の数とサブ行選
択線（67₁₁）〜（67_jn）の数が減った分，選択線間の間
隔が広がり、メイン行選択線（66₁）〜66_l）とサブ行選
択線（67₁₁）〜（67_jn）の容量が減るため、アクセス時
間の高速な半導体記憶装置が得られる。

またビツト線とメイン行選択線（66₁）〜（66_l），サブ
行選択線（67₁₁）〜（67_jn）の交点数が減るのでビツク
線容量が減り、アクセス時間の高速な半導体記憶装置が
得られる。

またビツト線とメイン行選択線（66₁）〜（66_l），サブ
行選択線（67₁₁）〜（67_jn）の交点数が減るの、でビッ
ト線とメイン行選択線（66₁）〜（66_l），サブ行選択線
（67₁₁）〜（67_jn）の短絡が減り、製造歩留が良くなる
ことから、安価な半導体記憶装置が得られる。また、行
選択線をメイン行選択線（66₁）〜（66_l）およびサブ行
選択線（67₁₁）〜（67_jn）に階層化しているために、大
メモリセル行群（73₁）〜（73₁）内のローカルデコーダ
（65₁₁）〜（65_im）がすべて対応するメイン行選択線
（66₁）〜（66_i）直接接続された行選択線の階層化を行
なわないものよりもメイン行選択線（66₁）〜（66_i）の
容量が小さくなり、サブ行選択線（67₁₁）〜（67_jn）の
容量もこの行選択線の階層化を行なわないものにおける
メイン行選択線（66₁）〜（66_i）の容量に比べて小さく
なり、その結果、第１の実施例と同様にMOSトランジス
タがドライブする容量を小さくすることができ、ホット
エレクトロン効果を抑制し、アルミマイグレーションな
どの問題を回避することが可能となり、信頼性の高い半
導体記憶装置が得られる等の効果がある。

またこの発明の第５の実施例は、この発明の第2,第3,第
４の実施例の実施例と組合わせることにより、高速，低
消費電力，高信頼度の半導体記憶装置が得られる。

また以上のこの発明の全ての実施例において、メイン行
選択線，サブ行選択線，分割ワード線の材料は以下の組
み合せが可能である。

上記のポリシリコンはメモリセルのアクセストランジス
タのゲートを構成するポリシリコンと共有することによ
りメモリセルの面積を増加することなく、大容量の半導
体記憶装置が得られる。

また、上記のメイン行選択線とサブ行選択線は同一層で
形成すると、製造プロセスが簡単になるので、安価な半
導体記憶装置が得られる。特にこの発明の第５の実施例
および第５の実施例と第2,第3,第４の組み合せの場合
は、メイン行選択線とサブ行選択線の数がすくないの
で、線のピツチが緩いため、チツプ面積を増加させるこ
となく安価な半導体記憶装置が得られる。

また、上記のメイン行選択線とサブ行選択線は異なる層
で形成すると、メイン行選択線とサブ行選択線のピツチ
でチツプ面積が増加することがないため、チツプ面積が
小さく半導体記憶装置が得られる。

また上記ポリシリコンは、モリブデン、タングステンな
どの材料でポリサイド化されたものであれば、更に高速
の半導体記憶装置が得られることは言うまでもない。

またこの発明の全ての実施例において、メイングローバ
ルデコーダ、サブグローバルデコーダ、ローカルデコー
ダはANDのシンボルで表記しているが、これは入力，出
力がLow activeでもHighactiveでもよく、広義のAND機
能ゲートであることは言うまでもない。

この発明の全ての実施例においては、行選択線をメイン
行選択線とサブ行選択線の２階層に分けて選択する例を
示したが、更に大容量の半導体記憶装置に対しては、３
階層,4階層と多階層化した方が好ましいことは言うまで
もない。

〔発明の効果〕

以上のように、この発明はメイングローバルデコーダで
メイン行選択線を選択し、次にメイン行選択線と大メモ
リセル群選択線の各信号を入力とするサブグローバルデ
コーダによりサブ行選択線を選択し、更にサブ行選択線
と小メモリセル群選択線の各信号を入力とするローカル
デコーダにより分割ワード線を選択するようにしたの
で、メモリセル選択の時間を大幅に低減できると共にデ
コーダ出力段の負荷キヤパシタンスを大幅に低減でき、
信頼性の高い半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例のブロツク図、第２図
はこの発明の第１の実施例のレイアウト図、第３図はこ
の発明の第２の実施例のレイアウト図、第４図はこの発
明の第３の実施例のレイアウト図、第５図はこの発明の
第４の実施例のレイアウト図、第６図はこの発明の第５
の実施例のブロック図、第７図は第１の従来例のブロツ
ク図、第８図は第１の従来例の回路図、第９図はSRAMの
メモリセルの回路図、第10図は第２の従来例のブロツク
図である。図中、（61）は小メモリセル群、（62）は大メモリセル
群、（63）はメイングローバルデコーダ、（64）はサブ
グローバルデコーダ、（65）はローカルデコーダ、（6
6）はメイン行選択線、（67）はサブ行選択線、（68）
は分割ワード線、（69）は内部アドレス信号、（70）は
大メモリセル群選択線、（71）は小メモリセル群選択線
を示す。尚、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】行および列のマトリクス状に配列された複
数のメモリセルを含むメモリセルアレイを備え、前記メ
モリセルアレイは、前記行方向に沿って複数の列グルー
プに分割して得られる複数の小メモリセル群と、前記複
数の小メモリセル群を複数個含む複数の大メモリセル群
とを含み、前記小メモリセル群の各々に設けられ、設けられた小メ
モリセル群における１行のメモリセルが接続される分割
ワード線と、前記大メモリセル群の各々に設けられ、設けられた大メ
モリセル群内に含まれる小メモリセル群に共通してこれ
らの小メモリセル群における分割ワード線に対応するサ
ブ行選択線と、前記複数の大メモリセル群に共通にして設けられ、これ
ら複数の大メモリセル群のサブ行選択線に対応する複数
のメイン行選択線と、アドレス信号に応答して、前記複数のメイン行選択線の
うち対応のメイン行選択線を選択するためのメイングロ
ーバルデコーダと、大メモリセル群選択信号と前記メイン行選択線上の信号
電位とに応答して対応のサブ行選択線を活性化して選択
状態とするサブグローバルデコーダと、小メモリセル群選択信号と前記サブ行選択線上の信号電
位とに応答して、対応の分割ワード線を活性化して選択
状態とするローカルデコーダとを備える、半導体記憶装
置。
【請求項２】行および列のマトリクス状に配列された複
数のメモリセルを含むメモリセルアレイを備え、前記メ
モリセルアレイは列方向に沿って複数の大メモリセル行
群に分割され、かつ前記複数の大メモリセル行群の各々
はさらに行方向に沿って複数の大メモリセル群に分割さ
れ、前記複数の大メモリセル群の各々はさらに列方向に
沿って複数の小メモリセル行群に分割され、さらに前記
複数の小メモリセル行群の各々は行方向に沿って複数の
小メモリセル群に分割され、前記大メモリセル行群の各々に設けられる複数のメイン
行選択線、前記小メモリセル行群の各々に設けられる複数のサブ行
選択線、前記小メモリセル群の各々に設けられ、かつ各々にメモ
リセルが結合される複数の分割ワード線、同一列上に配置された大メモリセル群と、該大メモリセ
ル群の各々から小メモリセル行群の１つを選択するため
の第１の選択信号を供給するための手段、前記メモリセルアレイにおいて同一列に配置された小メ
モリセル群と、該小メモリセル群各々から行を選択する
ための第２の選択信号を供給するための手段、アドレス信号に応答して、前記複数のメイン行選択線の
うちの１つを選択して活性化するためのメイングローバ
ルデコーダ、前記第１の選択信号により選択されかつ大メモリセルグ
ループのうちの前記選択されたメイン行選択線に対応す
る大メモリセル行グループに含まれる大メモリセルグル
ープにおいて、前記複数のサブ行選択線のうち前記第１
の選択信号により選択された小メモリセル行グループに
対応するサブ行選択線を選択して活性化するための、各
前記大メモリセルグループに設けられる複数のサブグロ
ーバルデコーダ、および各前記小メモリセル行群に設けられ、前記選択されたサ
ブ行選択線に対応する小メモリセル行群に含まれる小メ
モルセル群に設けられた分割ワード線のうち前記第２の
選択信号に応じた分割ワード線を選択して活性化するた
めの複数のローカルデコーダを備える、半導体記憶装
置。
【請求項３】前記メイングローバルデコーダの各々は、
対応のメイン行選択線のアドレス信号入力部に近い端部
に配置される、特許請求の範囲第１項または第２項に記
載の半導体記憶装置。
【請求項４】前記メイングローバルデコーダの各々は、
対応のメイン行選択線の中央部に配置される、特許請求
の範囲第１項または第２項に記載の半導体記憶装置。
【請求項５】前記サブグローバルデコーダの各々は、対
応のサブ行選択線の中央部に配置される、特許請求の範
囲第１項または第２項に記載の半導体記憶装置。
【請求項６】前記サブグローバルデコーダの各々は、対
応のサブ行選択線の、対応のメイングローバルデコーダ
に近い端部に配置される、特許請求の範囲の第１項また
は第２項に記載の半導体記載装置。
【請求項７】前記ローカルデコーダの各々は、対応の分
割ワード線の中央部に配置される、特許請求の範囲第１
項または第２項に記載の半導体記憶装置。
【請求項８】前記ローカルデコーダの各々は、対応の分
割ワード線の、対応のサブグローバルデコーダに近い端
部に配置される、特許請求の範囲第１項または第２項に
記載の半導体記憶装置。