JPS63163645A - 二次元配列メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の分野］ 本発明は１画像情報等の二次元情報を記憶するための二
次元配列メモリ装置に関し、特に、二次元情報の書込み
方向と読み出し方向とを互いに異なる軸方向に設定しう
る二次元配列メモリ装置に関する。

［従来の技術］ 二次元配列メモリ装置、即ちビットマツプメモリは、各
種装置で使用されている。例えばグラフノック表示装置
においては、多数の微小画素を二次元配列してなる二次
元領域を表示画面に対応付け、各々の微小画素にそれぞ
れ１ビツト又は複数ビットのメモリを割り当てた二次元
配列メモリ’ｔ２　ｉｉ’２を備えている。

また、例えばイメージスキャナから読み込んだ画像情報
をレーザプリンタ等の記録装置でハードコピーする場合
に、画像情報の蓄積が必要な場合には、二次元配列メモ
リ装置をバッファメモリとして用いる必要がある。

この種の二次元配列メモリＳｌ　［ｄにおいては、メモ
リ上で画像の任、念の画素をすばやくアクセスしうるよ
うに、入力画像のＸ輔及びｙ軸座標とそれぞれ対応付け
られたＸアドレス及びｙアドレスによって各メモリセル
をアクセスするようになっている。

ところが、入力画像及び又は出力画像の走査速度が早い
場合には、各メモリセルをアクセスするのに要する時間
を極めて短（しなければならない。

しかし、アクセス時間の短いメモリは非常に高価である
。

そこで、一般的には、各メモリアドレスに８ビツトのメ
モリを割当てた並列データ構成のメモリ装置を用い、走
査速度の早い主走査方向の画素アドレスＸをメモリのＸ
方向アドレスＸＭとメモリセルのビット位ａＢＭとで表
現するように構成している。同一アドレスの８個のメモ
リセルは、画素アドレスＸが互いに連続する８つの画素
に対応付けられる。従って、走査に同期してＸ方向に連
続的にメモリをアクセスする場合には、８つの画素を同
時にアクセスするので、メモリに要求されるアクセス時
間は、各画素のアクセス時間の８倍になる。

この種の二次元配列メモリ装置では、主走査方向に関し
て連続的な画素群をアクセスする場合は、高速アクセス
が可能であるが、副走査方向に連続的な画素群をアクセ
スする場合には、画素が変わる毎にメモリのアドレスが
変わるので、１画素毎にメモリをアクセスし直さなけれ
ばならず、高速アクセスはできない。

例えばデジタル複写機においては、イメージスキャナか
ら読み込んだ画像をレーザプリンタで記録する場合に、
入力画像の走査方向と記録画像の走査方向とを９０度変
換したい場合がある。しかし。

イメージスキャナ及びレーザプリンタの走査方向は、機
械的に決定されるので、変えることはできない。

イメージスキャナから読み込んだ画像を二次元配列メモ
リ装置上に一時的に蓄えれば、メモリをアクセスするＸ
、Ｙアドレスを書込み時と読み出し時とで切換えること
により、電気的に走査方向を９０度変えることができる
。ところが、上述のように一般の二次元配列メモリ装置
では、走査方向が変わるとアクセス速度が遅くなるので
、高速の処理ができない。

この種の不都合をなくするための従来技術としては、特
開昭１３１−１７３３５４号が知られている。これにお
いては、Ｘ方向、Ｘ方向のいずれの走査に対しても、同
時に８個の画素データをアクセスできる。しかしながら
、実際には、メモリ容量が大きい場合にアドレス発生回
路が非常に複雑になる。

また、データバスを通してワード単位でデータを入出力
するので、画素アクセス時間は、一定ではなく、ワード
を切換える毎にアクセスの遅れが生じる。従って、入出
力装置の走査タイミングに同期して一定の周期で画素デ
ータを入出力する必要がある場合には、この種のメモリ
装置は使用できない、。

［発明の目的１ 本発明は、データ書込み時のアドレス走査軸とデータ読
み出し時のアドレス走査軸とを簡単に切換えうる二次元
配列メモリ装置を提供することを第１の目的とし、Ｘ軸
、ｙ軸のいずれの軸方向に対しても高速アクセスが可能
な二次元配列メモリ装置を提供することを第２の目的と
し、全てのメモリセルを連続的に一定の速度でアクセス
しうる二次元配列メモリ装置を提供することを第３の目
的とする。

［発明の構成］ 上記目的を達成するため１本発明においては、各々のメ
モリアドレスに対して、各軸方向に各々複数配列された
多数のメモリセルを割り当てたメモリブロック手段をそ
れぞれ設け、該メモリブロック手段を各軸方向にそれぞ
れ多数配列することによって二次元配列メモリ装置を構
成する。そして、各々のメモリアドレスに即■り当てら
れたメモリブロック手段の多数のメモリセルを同時にア
クセスする。但し、実際にデータの入力及び／又は出力
を行なうメモリセルは、データ入出力制御手段が選択す
る。

このように構成すわば、一度のメモリアクセスで、二次
元小領域の多数のメモリセルの全てに対して、書込み及
び／又は読み出しができるので、いずれの軸方向に走査
する場合でも、高速でデータの書込み及び読み出しがで
きる。

各メモリブロック手段が第一軸方向にｎ個、第二軸方向
にｍ個のメモリセルで構成される場合、データ入出力制
御手段は１例えばデータ読み出しにおいて、第−軸の方
向に主走査しながら第二軸の方向に副走査する場合には
、各メモリブロック手段について、その時の副走査位置
によって定まる第一軸方向の一列（又は一行）全体のｎ
個のメモリセルを選択しそれらのデータを出力する。走
査方向が逆の場合には、第二軸方向の一行（又は−列）
全体のｍ個のメモリセルを選択しそれらのデータを出力
する。

なお、本発明は、二次元配列メモリ装置であるが、二次
元配列メモリ装置を含む、三次元もしくはそれ以上に配
列されたメモリ装置においても実施しうる。

本発明の他の目的及び特徴は、以下の１図面を参照した
実施例説明により明らかになろう。

［実施例］ 第２図に、本発明を実施するイメージメモリボードの構
成を示す。第２図を参照して説明する。

なお便宜上、明細書中では、図中にオーバラインを付し
た信号をアンダーラインに置き換えて記載する。このメ
モリボードは、データコントローラ１００、リード／ラ
イトコン１−ローラ２００及びメモリユニット３００で
なっている。

データコントローラ１００の８本のデータ入カラインＤ
ＩＯ〜Ｄ１７．シリアルデータ入カラインＤＳｉｎ、８
本のデータ出力ラインＤ２０−Ｄ２７゜シリアルデータ
出力ラインＤＳｏｕＬ及び入力切換信号ラインＳＩＰは
、イメージメモリボードの各端子を介して外部の電気回
路と接続される。信号ラインＳＩＦは、シリアルデータ
入出カラインとパラレルデータ入出カラインのいずれか
一方を選択するために利用される。

リード／ライｊ−コントローラ２００の各ｍ号うインＦ
ＧＡＴＥＩ、ＦＧＡＴＥ２．ＬＧＡＴＥＩ。

ＬＧＡＴＥ２．ＬＳＹＮＣＬ、ＬＳＹＮＣ：２゜φ　Ｄ
ｉ、　　　φ　Ｄ２．Ｒ／Ｗ、　　　φ　Ｃ，Ｈ／Ｖ、
　　　ＰＡＤ　　Δ及びＰＸＣＫは、イメージメモリボ
ードの各端子を介して外部の電気回路と接続される。こ
れらの信号ラインのうちＦＧＡＴＥ　Ｌ、ＬＧＡＴＥ　
Ｉ　。

ＬＳＹＮＣｌ及びφＤ１は、メモリにデータを入力する
装置（例えばイメージスキャナ）と接続され、Ｆ　Ｇ　
Ａ　Ｔ　Ｅ　２　、　Ｌ　Ｇ　Ａ　Ｔ　Ｅ　２　、　Ｌ
　Ｓ　Ｙ　Ｎ　Ｃ２。

及びφＤ２は、メモリのデータを読み出す装置（例えば
プリンタ）と接続され、その他の（Ｆｉ号ラインは、こ
れらを含むシステム全体を制御する装置と接続される。

各信号ラインは、それぞれ次のような信号を通すために
利用される。

ＦＧＡＴＥ　１　、ＦＧＡＴＥ２　：副走査方向のデー
タの有効／無効を示す信号 ＬＧＡＴＥＩ、ＬＧＡＴＥ２二上走査方向上走査方向有
効／無効を示す信号 ＬＳＹＮＣ１，ＬＳＹＮＣ２：主走査同期信号φＤ＋、
φＤ２：データクロック信号 Ｒ／Ｗ　：メモリのり−ド／ライト制御信号φＣ：キャ
ラクタ単位の同期クロック信号Ｈ／Ｖ：メモリユニット
３００における走査方向（横／縦）を制御する信号 ＰΔＤＡ＝メモリユニット３００の走査開始アドレスを
指定するシリアルデータ ＰＸＣＫ　：　ＰＡＤＡに通すシリアルデータの同期用
クロック信号 データコン１−ローラ１００とメモリュニッ１〜３００
とは、８本のデータ入力ラインＤｊＯ〜Ｄｉ７と８本の
データ出力ラインＤｏＯ〜Ｄｏ７で互いにｔｇ　ｂｔさ
れている。また、リード／ライトコントローラ２００と
メモリユニット３００とは、４本のイ言号うイン５Ａ−
８Ｄ、３本の信号ラインＣＡＳＯ−ＣＡＳ２　。

１本の信号ラインＲＡＳ、８本の信号ラインＷＩＥＯ〜
ＷＥ７及び９本のアドレスラインＡＤで互いに接続され
ている。また、データコン１−ローラ１００とり−ド／
ライトコン１ヘローラ２００は、信号ラインφＤ及びφ
Ｃで互いに接続さ汎ている。

第２図のメモリュニッｌ−３００の構成を第１Ｕ′！！
１に示す。第１図を参照すると、このメモリユニット３
００は、３組のメモリバンク３１０，３２０及び３３０
とデータセレクタ回路３４０で構成されている。メモリ
バンク３１０，３２０，３３０の内部構成は同一である
。

第１図のメモリバンク３１０（他も同一）の構成を第３
ａ図に示す。第３ａ図を参照する。図に示すＭＯＯ，Ｍ
Ｏ＋、、　ＭＯ２，・・・、Ｍ７７は、各々、２５６に
ピッ＋−ｘｔビット構成のダイナミックＲＡ〜１（読み
書きメモリ）のメモリチップである。

この図面では一部を省略しであるが、実際には横方向８
個Ｘ縦方向８個の６４個のメモリチップが備わっている
。メモリチップの符号Ｍｙｘは、ｙが縦方向、Ｘが横方
向のメモリチップ位置を表わしている。

各メモリチップは、１本のデータ入力端子Ｄｉｎ。

１本のデータ出力端子Ｄｏｕｔ、　９本のアドレス端子
ＡＯ〜Ａ８．制御端子ＲＡＳ、ＣＡＳ及びＷＥを備えて
いる。アドレス端子は９本であるが、衆知のようにアド
レス情報は時分割で２回に分けて入力されるので、１８
ビツトのアドレス指定ができる。つまり、各メモリチッ
プは２６２．１４４種の互いに異なるアドレスにそれぞ
れメモリセルを有している。ＲＡＳ及びＣＡＳは、それ
ぞれ、ロウアドレス及びカラムアドレスのタイミングを
与えるために利用される。ＷＥは、データの読み出し／
書き込みの切換えに利用される。ＷＥが低レベルＬの時
にデータが書込まれる。

全てのメモリチップ（Ｍ００〜Ｍ７７）のアドレス端子
ＡＯ〜へ８は、アドレスラインΔＤに共通に接続されて
いる。各メモリチップのデータ入力端子Ｄｉｎは、縦方
向に並ぶ８つのメモリチップ毎に互いに接続されており
、ＭｙＯ（ｙ　＝　Ｏ〜７）　＋　ＩＶＬ）’ＬＭｙ２
．　Ｍｙ３．　Ｍｙ４．　Ｍｙ５．　Ｍｙｔ３及びＭｙ
７の各グループのデータ入力端子が、それぞれ、信号ラ
インＤｉｄ、　Ｄｉｌ、　Ｄｉ２．　Ｄｉ３．　Ｄｉ４
．　Ｄｉ５．　Ｄｊ６及びＤｉ７に接続されている。各
メモリチップＭｙｘのデータ出力端子Ｄｏｕｔ、は、そ
れぞれ独立した信号ラインＤＯｙｘと接続されている。

全てのメモリチップ（Ｍ００〜Ｍ７７）の端子ＲＡＳ及
びＣＡＳは、それぞれ、信号ライン３ＡＳ及びＣＡＳに
共通に接続されている。なお、この（ｎ号うインＣＡＳ
は、第１図に示すように、メモリバンク３１０では信号
ラインＣＡＳＯと接続されるが、メモリバンク３２０及
び３３０の各信号ラインＣＡＳは、それぞれＣＡＳＩ及
びＣＡＳ２と接続される。

また、各メモリチップの信号入力端子ＷＥは、横方向に
並ぶ８つのメモリチップ毎に互いに接続されており、Ｍ
Ｏｘ（ｘ＝０−７）、　Ｍｉｘ、　Ｍ２ｘ、　Ｍ３ｘ＋
Ｍ４ｘ＋　Ｍ５ｘ、　ＭＯｘ及びＭ７ｘの各グループの
入力端子ＷＥが、それぞれ、信号ラインＷＥＯ，ＷＥＩ
。

ＷＦ２．ＷＦ３．ＷＦ２．ＷＦ２．ＷＦ２及びＷＦ７と
接続されている。

ここで、第３ａ［Ｉに示す回路（メモリバンク３１０）
の動作を説明する。この例では、データ書込時の主走査
方向及び副走査方向が、それぞれメモリチップの並びの
横方向及び縦方向に固定される用途に適合するように設
計したので、メモリチップの端子ＷＥは、横方向の８個
のチップ毎に共通に接続されている。従って、データ書
込時には、横方向に並ぶいずれかのグループの８つのメ
モリチップが同時に書込モードになる。

即ち、信号ラインＲＡＳ及びＣＡＳに所定の４８号を与
えながら、アドレスラインＡＤに所定のアドレス情報を
出力し、信号ラインＷＨＯを低レベルＬに設定すれば、
メモリチップＭＯＯ，Ｍｏｌ、　ＭＯ２゜ＭＯ３，ＭＯ
４，ＭＯＳ、　ＭＯＳ及びＭＯ７の、ＡＤのアドレス情
報で指定されたメモリアドレスに、それぞれ、データ入
力ラインＤｉｄ、　Ｄｉｌ＋　Ｄｉ２．　Ｄｉ３゜Ｄｉ
４．　Ｄｉ５＋　Ｄｉ６及びＤｉ７上のデータが同時に
書込まれる。

同様に、信号ラインｗＥｙ（ｙ＝１〜７）を低レベル乙
に設定すれば、メモリチップＭ　ｙＯｒ　Ｍ　ｙ　Ｉ　
。

Ｍｙ２．　Ｍｙ３．　Ｍｙ４．　Ｍｙ５＋　Ｍｙ６及び
ＭＹ７の、ＡＤのアドレス情報で指定されたメモリアド
レスに、それぞれ、データ入力ラインＤｉｄ、　Ｄｉｌ
、　Ｄｉ２．。

Ｄｉ、３．　Ｄｉ４．　Ｄｉ５．　Ｄｉ６及びＤｉ７上
のデータが同時に書込まれる。

データを読み出す場合、信号ラインＩｄＥＯ〜１Ｉｌｌ
’ニアを全て高レベルトＩに設定しておく。そして、イ
コ号ラインＲＡＳ及びＣＡＳに所定の信号を与えながら
、アドレスラインＡＤに所定のアドレス情報を出力すれ
ば、６４個の全てのメモリチップＭｙｘの、アドレスラ
インＡＤのアドレス情報で指定されたアドレス（メモリ
セル）から、同時にデータが読み出され、それらのデー
タが、それぞれ、（Ｉｔ号ラうンＤＯｙｘに呪われる。

つまり、この例では、読出しモードにおいては、１回の
メモリアクセス動作を行なうと、６４個のメモリセルが
同時にアクセスされる。即ち、１つのメモリアドレスに
、６４ビツトのメモリセルが卯ｐ）当てられている。

ここで、このイメージメモリボードの設計上の基礎とな
った技術的背景を説明する。

扱う最大画像サイズはＡ３以上、画碌情報の画素密度は
１６画素／　ｍ　ｍに設定した。従って、イメージメモ
リに要求される記憶８旦は、４７５２　Ｘ　６７２０ビ
ツトである。

このようなイメージメモリを実現するために、第７ａ図
に示すように６１４４（ＦＡＸ）　Ｘ　８１９２（＋”
ＡＹ）個の画素アドレス空間を設定した。

一方、縦方向及び横方向のいずれの方向に連続的に走査
を行なう場合にも、高速でメモリをアクセスできるよう
に、各々のメモリアドレス（ＭＡ）に対して８×８ビツ
トのメモリセルをそれぞれ割り当てることにした。そこ
で、メモリアドレス座標ＢＡＸ及びＢＡＹは、それぞれ
、０〜７６７及び０〜ｌ０２３、即ち画素アドレス座標
ＰＡＸ及びＰＡＹの１／８にした。

また、２５６にビットのメモリチップを使用するため、
各メモリチップに与えるメモリアドレスの座標をＸ方向
はＯ〜２５５、Ｘ方向は０〜１０２３に設定した。つま
り、各メモリチップに印加されるアドレスの値ＭＡは、
第７ｂ図に示すように、メモリアドレス座標ＢＡＸ（０
〜２５５）及びＢＡＹに対して、２５６ｘＢＡＹ＋ＢＡ
Ｘになる。

この場合、１つのメモリチップでは、メモリアドレス座
標ＢＡＸがＯ〜２５５の範囲であり、必要とされる座標
Ｏ〜７６７を実現できない。そこで、第７ａ図に示すよ
うに、各々が２５６種のＢＡＸを備える３つのメモリバ
ンクＭＢＯ，ＭＢＩ及びＭＢ２を、それらのＢＡＸが連
続的になるように配置した。つまり、メモリバンクＭＢ
Ｏ，ＭＢ１及びＭＢ　２（７）座４１１３ＡＸは、それ
ぞれ、０−２５５゜２５６〜５１１及び５１２〜７６７
に設定した。

メモリアドレスＭＡで指定される各々の領域には、第７
Ｃ図に示すように、６．４（８Ｘ８）個のメモリセルが
配置されている。各々の枠の中に示した２桁の番号（ｙ
ｘ）は、各メモリセルのＸ方向及びＸ方向の座標を示し
ている。このＸＩ’／座標で示される各メモリセルは、
第７ａ図の画素アドレス座標ＦＡＸ、ＰＡＹで特定され
る各々の画素と対応する。

上述のような背景に基づいて構成されたのが、第２図に
示されたイメージメモリボードである。

第７ａ図に示すメモリバンクＭＢＯ，ＭＢ　１及びＭＢ
２は、それぞれ、第１図のメモリバンク３１０゜３２０
及び３３０と対応している。従って、メモリバンクＭＢ
Ｏ，ＭＢＩ及びＭＢ２の選択は、第１図の回路において
は、それぞれ信号ラインＣＡＳＯ，ＣＡＳＩ及び９昇に
よって制御される。

また、第７ｂ図に示すメモリアドレスＭＡは、第１図の
アドレスラインＡＤに印加される１８ビツトのアドレス
情報と対応している。ＡＤのアドレス情報の下位８ビツ
トが第７ａ図のＸ座標ＢＡＸ（０〜２５５）に対応し、
上位１０ビツトがｙ、１標ＢＡＹ（０〜１０２３）に対
応している。第７ｃ図に示す各メモリセル００〜７７は
、それぞれ、第３ａ図に示すメモリチップＭＯＯ−Ｍ７
７に含まれている。

再び、実施例を説明する。第１図に示すデータセレクタ
回路３４０の構成を第３ｂ図に示す。第３ｂ図を参照す
ると、一部の図示を省略しであるが、この回路には、８
個のデータセレクタ３４１゜３４２．３４３，３４４，
３４５，３４６，３４７及び３４８が含まれている。各
々のデータセレクタには、１６個のデータ入力端子ＥＯ
〜Ｅ１５゜１個のデータ出力端子Ｙ及び４つの制御端子
Ａ。

Ｂ、Ｃ及びＤが備わっている。

データセレクタ３４１．３４２，３／Ｉ３，３４４，３
４５．３４Ｇ、３４７及び３４８のデータ出力端子Ｙは
、それぞれ、データ出力ラインＤＯＯ，ＤＯＩ、　ＤＯ
２，ＤＯ３，ＤＯ４，ＤＯ５゜ＤＯ６及びＤＯ７と接続
されている。また、各データセレクタの制御端子へ、Ｂ
、Ｃ及びＤは、それぞれ信号ラインＳＡ、ＳＢ、ＳＣ及
びＳＤに共通に接続されている。

各データセレクタは、制御端子Ａ、Ｂ、Ｃ及びＤに印加
される信号の組合せで選択される１つの入力端子に印加
される信号を、選択的に出力端子Ｙに出力する。具体的
には、Ａ、Ｂ、Ｃ，Ｄに印加される４１号の組合せで表
現される値をｉとする場合、入力端子Ｅｉ　　（＋＝０
〜１５）が選択される。

但し、各制御端子Ａ、Ｂ、Ｃ及びＤの状態をそれぞれＬ
Ａ、ＬＢ、ＬＣ及びＬＤとし、高レベルＨを１、低レベ
ルＬを０とする場合、選択される入力端子の番号ｉは次
式により定まる。

１＝ＬＡ・２°＋ＬＢ・２’＋ＬＣ・２２＋ＬＤ・２１
従って例えば、ＬＡ、ＬＢ、ＬＣ及びＬＤがり。

＋（、Ｌ及びＨの場合、入力端子ＥＩＯが選択される。

データセレクタ３４１の各データ入力端子ＥＯ装置。

Ｅ２．Ｅ３．Ｅ／Ｉ　、Ｅ５．ＥＯ，ＩＥ？、Ｅ８．Ｅ
Ｏ，ＥＩＯ，Ｅｌ　ｌ　、Ｅｌ２．Ｅｌ３．［Ｅｌ４及
びＥｌ５は、それぞれデータバス００００，００１０，
００２０゜００３０　、００４０．００５０　、００６
０　、００７０．００７０．００７１．００７２，００
７３゜００７４．００７５，００７６及びＤ０７７と接
続されている。データセレクタ３４２のデータ入力端子
ＥＯ〜Ｅ７はデータバスｏｏｏ　ｔ〜Ｄ０７１と接続さ
れ、　Ｅ８〜ＩＥＬ５はデータバス００６０〜００６７
と接続されている。

同様に、他のデータセレクタ３４３〜３４８のデータ入
力端子データバスとは次のように接続されている。

データセレクタ３４３： ＥＯ〜Ｅ７　：　０００２〜００７２　　、　　Ｅ８〜
ＩＥ１５　：　００５０〜Ｄ０５７データセレクタ３４
４： ＥＯ〜Ｅ７　：　０００３〜００７３　　、　　Ｅ８〜
［１５：　００４０〜Ｄ０４７データセレクタ３４５： ＥＯ〜Ｅ７　：　０００４〜ＤＯ７４、ＩＥ８〜Ｅ１５
　：　００３０〜Ｄ０３７データセレクタ３４６： ＥＯ〜Ｅ７　：　０００５〜００７５　　、　　Ｅ８〜
ＩＥ１５　：　（１０２０〜Ｄ０２７データセレクタ３
４７： ＥＯ−Ｅ７　：　ＤＯＯ６〜Ｄ０７６　　、　　［８〜
Ｅ１５　：　００１０〜００１７データセレクタ３４８
： ＥＯ−［７：　０００７〜００７７　　、　　［Ｅ８〜
Ｅ１５　：　００００〜０００７従って、データセレク
タ回路３４０は、メモリバンク３１０，３２０及び３３
０のいずれか１つから出力される６４ビツトのデータの
うち、いずれか８ピッ１−を選択し、そのデータをデー
タ出力うインＤＯＯ〜ＤＯ７に出力する。

後で説明するが、信号ラインＳＡ、ＳＢ及びＳＣには、
走査位置に応じてそれらの状態が順次変化する信号が印
加され、信号ラインＳＤには、走査方向を指定する信号
が印加される。具体的にいうと、主走査方向をＸ方向（
図の横方向）に設定する場合にＳＤがＬになり、主走査
方向をｙ方向に設定する場合にＳＤが１−１になる。

前述のように、各データセレクタは、（ｆｆ号ラうンＳ
Ｄが低レベルＬの場合に入力端子ＥＯ〜Ｅ７のいずれか
を選択し、ＳＤが高レベル夏４の場合に入力端子Ｅ８〜
Ｅ’１５のいずれかを選択する。従って、主走査方向を
Ｘ方向に指定する場合には、データラインＤ００〜ＤＯ
７には、各メモリアドレスに存在する８×８のメモリセ
ルグループの中の、横方向（Ｘ軸方向）一行のデータが
５選択的に同時に出力される。選択されるメモリセル行
の縦方向の位置は、信号ラインＳＡ、ＳＢ及びＳＣの状
態によって定まる。

また、主走査方向をｙ方向に指定する場合には。

データラインのＤＯＯ〜Ｄ○７には、８×８のメモリセ
ルグループの中の、縦方向の一列のデータが５選択的に
同時に出力される。選択されるメモリセル列の横方向の
位置は、各信号ラインＳＡ。

ＳＢ及びＳＣの状態によって定まる。

第２図に示すデータコントローラ１００の内部構成を第
４図に詳しく示す。第４図を参照すると、この回路１０
０には、ラッチ１１０．シフトレジスタ１２０，１３０
．データセレクタ１４０．ラッチ１５０及び１６０が備
わっている。

ラッチ１１０は、８ビツトの入力端子がパラレルデータ
入力ラインＤＩＯ〜Ｄ１７に接続され、８ビツトの出力
端子が、データセレクタ１４０のグループＡの８ビツト
の入力端子に接続されている。

シフトレジスタ１２０は、１つのデータ入力端子りがシ
リアルデータ入力ラインＤＳｉｎに接続され、８ビツト
のパラレルデータ出力端子Ｑ　Ａ　−Ｑ　Ｈが、データ
セレクタ】４０のグループＢの８ビツトの入力端子に接
続されている。またデータセレクタ１４０は、８ビツト
の出力端子グループＹが、ラッチ１５０を介して、８ビ
ツトのデータラインＤｉＯ〜Ｄｉ７に接続されている。

シフトレジスタ１３０は、８ビツトのパラレルデータ入
力端子Ａ−Ｈがデータ出力ラインＤＯ７〜ＤＯＯに接続
され、８ビツトのパラレルデータ出力端子Ｑ　Ａ　−Ｑ
　Ｈが、ラッチ１６０を介して、データ出力ラインＤ２
７〜０２０と接続されている。

また、シフトレジスタ１３０のパラレルデータ出力端子
の１つＱＨは、シリアルデータ出力ラインＤＳｏｕｔ、
と接続されている。

従って、シリアルデータ入力ラインＤＳｉｎに印加され
るシリアルデータは、シフトレジスタ１２０によってシ
リアル−パラレル変換され、データ出力ラインＤＯ７〜
ＤＯＯに現われるパラレルデータは、シフトレジスタ１
３０によってパラレル−シリアル変換されて、シリアル
データ出力ラインＤＳｏｕｔ、に現われる。データセレ
クタ１４０は、信号ラインＳＩＰに印加される信号に応
じて、パラレルデータ入力ラインから印加される信号と
シリアルデータ入力ラインから印加される信号のいずれ
かを１選択的にデータ入力ラインＤｉＯ〜Ｄｉ７に出力
する。

第２図に示すリード／ライトコントローラ２００の内部
構成を、第５ａ図及び第５ｂ図に詳しく示す。

まず第５ａ図を参照すると、この回路には、データセレ
クタ２０１．シフトレジスタ２０２及び２０３、カウン
タ２０４．デコーダ２０５．カウンタ２０６．ラッチ２
０７．シフトレジスタ２ｏ８゜デコーダ２０９．インバ
ータ２１０，２１２゜２１４、２１５．２１７及びゲー
ト回路２１】。

２１３及び２１６が備わっている。

データセレクタ２０１は、グループＡの４つの入力端子
Ａｔ、Ａ２．Ａ３及びＡ４．グループＢの４つの入力端
子Ｂ１．Ｂ２．Ｂ３及びＢ４，４つの出力端子Ｙｌ、Ｙ
２．Ｙ３及びＹ４．ならびに切換制御端子Ｓを備えてお
り、切換制御端子Ｓの状態に応じて、入力端子のグルー
プＡとグループＢのいずれか一方を選択し、それらに印
加される（４号を出力端子Ｙ１〜Ｙ４に出力する。

グループＡの入力端子は、入力装置（例えばイメージス
キャナ）の各信号ラインＦＧＡＴＥＩ、　ＬＧＡＴＥＩ
。

しＳ’／ＮＣＩ及びφＤ１と接続され、グループＢの入
力端子は、出力装ｆｆ１（例えばプリンタ）の各信号ラ
インＦＧＡＴＥ２．　ＬＧＡＴＥ２．　ＬＳ”／ＮＣ２
及びφＤ２と接続される。切換制御端子Ｓには、信号ラ
インＲ／Ｗが接続されている。

データセレクタ２０１の出力端子Ｙｌ及びＹ４から出力
される信号が、それぞれ符号ＦＧ及びφＤで示されてい
る。また、データセレクタ２０１の出”力端子Ｙ２及び
Ｙ３から出力される信号は、それぞれ、タイミングを調
整され、内部信号ＬＧ及びφＬ１に変換される。

カウンタ２０４は、８進カウンタであり、クロックパル
スφＬ１を計数し、信号ＳＡ、ＳＢ、ＳＣ及びφＬ８を
生成する。信号φＬ８は、クロックパルスφＬ１に対し
周期が８倍の信号であり、メモリアドレス（ＡＤの信号
：即ちＭＡ）を切換えるタイミングに同期している。信
号ＳＡ、ＳＢ及びＳＣの状態は、各メモリアドレス内の
、副走査軸方向の走査位置（０〜７）を示す。

デコーダ２０５は、３ビツトの信号ＳＡ、ＳＢ。

ＳＣをデコードし、８ラインの（１号に変換する。

変換された信号は、端子ＹＯ−Ｙ７から、８本の信号ラ
インＷＥＯ〜ＷＥ７に出力される。走査を行なう場合、
信号ライン史、狙■、但、但、吏・狙壜、μ現及び庄の
いずれかの状態が低レベルＬになる。また、信号ＳＡ、
ＳＢ、ＳＣの状態が。

クロックパルスφＬ１を計数した結果なので、低レベル
Ｌに設定される信号ラインは、主走査の一ライン毎に順
次に更新される。

信号ラインＷＨＯ、μ匹、μＵ・！扱・ＷＢ２　、對壜
・更及び可が低レベルＬになると、それぞれ、第３ａ図
に示すメモリチップグループＭＯｘ、　Ｍｉｘ、　Ｍ２
ｘ。

Ｍ３ｘ、　Ｍ４ｘ、　Ｍ５ｘ、　Ｍ６ｘ及びＭ７Ｘ（Ｘ
　＝Ｏ〜７）が書込みモードになる。

また、信号ＳＡ、ＳＢ及びＳＣは、第３ｂ図に示すデー
タセレクタ回路３４０に制御信号として印加される。

第５ｂ図を参照すると、この回路には、シフトレリス５
２２１．データセレクタ２２２．カウンタ２２３１デコ
ーダ２２４．データセレクタ２２５゜２２６、カウンタ
２２７．シフ１−レジスタ２２８゜インバータ２３１，
２３３及びゲート回路２３０゜２３２が備わっている。

カウンタ２２３は、１０ビツトのアップカウンタ、即ち
１０２４進カウンタであり、第７ａ図に示すＸ方向メモ
リアドレス座標ＢＡＸ　（０〜７６７）を生成する。カ
ウンタ２２７は、１０２４進のアップ／ダウンカウンタ
であり、これは第７ａ図に示すｙ方向のメモリアドレス
座標ＢＡ’Ｙ　（０〜１０２３）を生成する。カウンタ
２２３及び２２７は、プリセットデータ入力端子ＤＩ−
ＤＩＯを各々備えている。

従って、カウンタ２２３，２２７にデータをプリセット
することにより、走査開始時のアドレスを指定すること
ができる。この例では、信号ラインの数を減らすため、
カウンタ２２３及び２２７のプリセットデータ入力端子
に、それぞれ、シフトレジスタ２２１及び２２８を接続
し、プリセットするデータをシリアルデータの形で入力
する構成にしである。

このシリアルデータは、信号ラインＰＡＤＡを介してシ
フトレジスタ２２１，２２８に印加される。

信号ラインＰＸＣＫ及びＰＹＣＫには、シリアルデータ
の同期用クロックパルスが印加される。これらの信号の
タイミングを第６ｄ図に示す。

カウンタ２２３，２２７が生成するアドレスの変化の方
向、即ち主走査と副走査との方向を切換えるため、カウ
ンタ２２３のクロックパルス入力端子及びロード制御端
子（ＬＤ）にデータセレクタ２２２が接続されており、
カウンタ２２７のクロックパルス入力端子及びロード制
御端子にはデータセレクタ２２６が接続されている。

データセレクタ２２２の各入力端子Ａｔ、Ｂｌ。

Ａ２及びＢ２には、それぞれ、信号φＬ８．φＣ１ＦＧ
及びφＬ１が印加される。また、データセレクタ２２６
の各入力端子Ａｌ、Ｂｌ、Ａ２及びＢ２には、それぞれ
、信号φＣ９φＬ８．φＬ１及びＦＧが印加される。デ
ータセレクタ２２２とデ−タセレクタ２２６の切換制御
端子Ｓは、ゲート２３２の出力端子に共通に接続されて
いる。また、ゲート２３２の出力端子には、カウンタ２
２７のアップ／ダウン制御端子（Ｕ／Ｄ）も接続されて
いる。

信号ラインＲ／Ｗが低レベルＬの場合、即ち、イメージ
メモリが書込みモードの場合、或いは信号ラインＨ／　
Ｖが高レベルＩ−Ｔの場合、即ち横方向走査指定の場合
、第７ｄ図に矢印Ａで示すように、横方向（座ＥＢＡＸ
）の順方向に主走査が行なわれ、縦方向（座６　Ｂ　Ａ
　Ｙ　）の順方向に副走査が行なわれる。

この場合、ゲート２３２の出力端子が高レベルＨになる
ので、データセレクタ２２２及び２２６は、入力端子の
グループＢをそれぞれ選択する。従って、カウンタ２″
２３のクロックパルス入力端子及びロード制御端子（Ｌ
Ｄ）には、それぞれ、信号φＣ及びφＬ１が印加される
。また、カウンタ２２７のクロックパルス入力端子及び
ロード制御端子には、それぞれ、信号φＬ８及びＦＧが
印加される。

このため、カウンタ２２３は、信号ψＬ１が低レベルＬ
になった時に、シフトレジスタ２２１が出力するデータ
（ＢＡＸの初期値）をプリセットし、信号φＣのパルス
数を計数する。信号φＣは、第６ｇ図に示すように、主
走査の画素座標（ＦＡＸ）毎に現われるクロックパルス
φＤＩ（又はφＤ２）の８倍の周期を有している。従っ
て、カウンタ２２３の計数値は、主走査方向の画素座標
が８回更新される毎に、メモリアドレス座＋ｉ１　Ｂ　
Ａ　Ｘの順方向に向かうように順次更新される。

また、カウンタ２２７は、信号ＦＧが低レベルＬになっ
た時に、シフトレジスタ２２８が出力するデータ（ＢＡ
Ｙの初期値）をプリセットし、信号φＬ８のパルス数を
計数する。信号φＬ８は、第６ｅ図に示すように、副走
査の画素座漂（ＰＡＹ）毎に現われる同期信号ＬＳＹＮ
ＣＩ　（又はＬＳＹＮＣ２）の８倍の周期を有している
。従って、カウンタ２２７の計数値は、主走査の８回毎
に、メモリアドレス座標ＢＡＹの順方向に向かうように
、順次更新される。

信号ラインＲ／Ｗが高レベルＨであって、しかも信号ラ
インＨ／　Ｖが高レベルＨの場合、即ち、イメージメモ
リが読み出しモードで縦方向走査指定の場合、第７ｄ図
に矢印Ｂで示すように、縦方向（座標ＢＡＹ）の逆方向
に主走査が行なわれ、横方向（座標ＢＡＸ）の順方向に
副走査が行なわれろ。

なお、走査開始点Ｐ１の座標（ＢＡＸ、ＢＡＹ）をカウ
ンタ２２３，２２７にプリセットしておけば、第７ｄ図
に矢印Ｃで示すように特定の領域に限定した走査が行な
われる。

この場合、ゲート２３２の出力端子が低レベルＬになる
ので、データセレクタ２２２及び２２６は、入力端子の
グループＡをそれぞれ選択する。従って、カウンタ２２
３のクロックパルス入力端子及びロード制御端子（ｒ−
Ｄ　）には、それぞれ、信号φＬ８及びＦＧが印加され
る。また、カウンタ２２７のクロックパルス入力端子及
びロード制御端子には、それぞれ、信号φＣ及びφＬ１
が印加される。

このため、カウンタ２２３は、信号ＦＧが低レベルＬに
なった時に、シフトレジスタ２２１が出力するデータ　
（ＢＡＸの初期値）をプリセットし、（ｎ号φＬ８のパ
ルス数を計数する。信号φＬ８は、第６ｃ図に示すよう
に、副走査の画素座標（ＰＡＹ）毎ニ呪ｈ　し７：＋　
同期４３号ＬＳＹＮＣ１（又ハＬＳＹＮＣ２）　＋７）
　８倍の周期を有している。従って、カウンタ２２３の
、ｉ１数値は、主走査の８回毎に、メモリアドレス座標
ＢΔＸの順方向に向かうように、順次更新される。

また、カウンタ２２７は、信号ψＬ１が低レベル■４に
なった時に、シフトレジスタ２２８が出力するデータ（
ＴｈＡＹの初期値）をプリセラ１−シ、信号φＣのパル
ス数を計数する。信号φＣは、第６ｇ図に示すように、
主走査の画素座標（ＦＡＸ）毎に現われるクロックパル
スφＤ！（又はφＤ２）の８倍の周期を有している。ま
たこの時、ゲー＋−２３２の出力端子が低レベルＬにな
るので、カウンタ２２７のアップダウン制御端子（Ｕ／
Ｄ）がＬになり、カウンタ２２７はダウンカウントする
。

従って、カウンタ２２７の計数値は、主走査方向の画素
座標が８回更新される毎に、メモリアドレス座標ＢＡＹ
の逆方向（減小方向）に向かうように、順次更新される
。

つまり、信号ラインＨ／Ｖを亮レベルＨに設定すると、
カウンタ２２３及び２２７の出力するアドレス情報によ
って、それぞれイメージメモリの主走査及び副走査が行
なわれ、信号Ｈ／Ｖを低レベルＬに設定すると（Ｒ／Ｗ
がＩ（の場合）、カウンタ２２３及び２２７の出力する
アドレス情報によって、それぞれイメージメモリの副走
査及び主走査が行なわれる。なお、縦方向に主走査する
時に、座標ＢＡＹの減小方向に主走査を行なうのは、こ
のイメージメモリに蓄えられた画像情報を記録するプリ
ンタの特性に合わせるためである。

ＢＡＸの計数を行なうカウンタ２２３は１０ビツトの出
力端子Ｑｌ−ＱＩＯを備えており、その下位８ビツト（
Ｑｌ−Ｑ８）がデータセレクタ２２５のグループＡの入
力端子に接続され、上位２ピッ１−（Ｑ９．０１０）が
デコーダ２２４の入力端子に接続されている。デコーダ
２２４は、カウンタ２２３が出力する信号（ＢＡＹの上
位２ピツ１へ）をデコードし、信号ＢＳＩ、ＢＳ２及び
ＢＳ３を生成する。これらの信号は、第５ａ図に示すデ
コーダ（ゲーｈ）２０９に印加され、所定の条件が満た
されると、それぞれ、信号ラインＣＡＳＯ。

ＣＡＳ　１及びＣＡＳ２に出力される。

信号ラインＣＡ３０．ＣＡＳｌ及びＣＡＳ２を低レベル
Ｌに設定することにより、それぞれ、メモリバンク３１
０，３２０及び３３０がアクセスされる。つまり、第５
ｂ図に示すカウンタ２２３が出力する１０ビツトの信号
のうち、下位８ピツｌ〜が、各メモリバンク内のメモリ
チップのアドレス情１　（ＡＤ）として利用され、上位
２ビツトがメモリバンク３１０，３２０及び３３０の選
択に利用される。

一方、カウンタ２２７は、１０ビツトの出力端子のうち
最下位ビットＱ１がデータセレクタ２２５のグループＡ
の１つの入力端子に接続され、上位９ビツトがデータセ
レクタ２２５のグループＢの入力端子に接続されている
。このデータセレクタ２２５は、タイミング信号ＲＣＳ
ＥＬに従って、グループＡとグループＢの入力端子のい
ずれか一方を選択し、それらに印加される信号を出力端
子グループＹに出力する。つまり、カウンタ２２７及び
２２３で生成した２０ビツト（ＡＯ〜Ａ１９）のアドレ
ス情報のうち、ＡＯ−Ａ７及びＡＩＯでなるロウアドレ
スとＡｌ１−Ａ１９でなるカラムアドレスとが、合成さ
れて、時分割で、９ビツトのアドレスラインＡＤに現わ
れる。

なお、各回路における各種信号の状態を第６ａ図、第６
ｂ図、第６Ｃ図、第６ｄ図、第６ｅ図。

第６ｆ図及び第６ｇ図にタイムチャートで示したので参
照されたい。

ここで、イメージメモリボード全体の動作を説明する。

イメージメモリに書込むデータは、８ピッ１−パラレル
データの場合にはパラレルデータ入力ラインＤＩＯ〜Ｄ
１７に印加され、シリアルデータの場合にはシリアルデ
ータ入力ラインＤＳｉｎに印加される。パラレルデータ
入力ライン及びシリアルデータ入力ラインの一方から入
力されたデータが、データコントローラ１００及びデー
タラインＤｉＯ〜Ｄｉ７を介して、メモリユニット３０
０に印加される。なお、シリアルデータは、データコン
１ヘローラ１００を通る時に８ビツトのパラレルデータ
に変換される。

一方、データを入力する装置（例えばイメージスキャナ
）が出力する画素クロックパルス（φＤＩ）及び主走査
同期信号（ＬＳＹＮＣＩ）に従って、データを書込むメ
モリセルの位置情報（ＦＡＸ。

ＰＡＹ）が生成される。ＦＡＸが１〜２０４８、即ちＢ
ＡＸが０〜２５５の範囲内なら、メモリバンク３１０が
選択され、ＦＡＸが２０４９〜４０９６、即ちＢＡＸが
２５６〜５１１の範囲内なら、メモリバンク３２０が選
択され、ＦＡＸが４０９７〜６１４４、即ちＢＡＸが５
１２〜７６７の範囲内なら、メモリバンク３３０が選択
される。

メモリバンクの選択は、ＣＡＳＯ，ＣＡＳ　１及びＣＡ
Ｓ２に印加する信号で制御される。

各メモリバンクに印加されるアドレス情報は、主走査方
向は入力されるデータの８画素毎の座標値。

即ちＢＡＸ（但しＯ〜２５５の範囲）であり、副走査方
向は入力されるデータの主走査の８ライン毎の座標値、
即ちＢＡＹ　（０〜１０２３）である。

ＢＡＸ及びＢＡＹは、マルチプレックスされ、９ビツト
のアドレスラインＡＤを介して、各メモリバンクの、全
てのメモリチップＭＯＯ〜Ｍ７７に印加される。

従って、１つのメモリアドレスＭＡは、入力データの主
走査方向に連続する８画素及び副走査方向に連続する８
画素でなる６４画素の二次元領域と対応する。入力デー
タの６４画素の各々は、それぞれ、６４個のメモリチッ
プＭＯＯ−Ｍ７７に含まれる各々１つのメモリセルと対
応する。

各メモリアドレスにおいて、副走査方向の画素座標（Ｐ
ＡＹ）が０．１，２，３，４，５．６及び７と順次に変
化すると、所定のタイミングで、それぞれ、各信号ライ
ン史、す１．「到、μ段、但、五没。

東及び兎が低レベルＬになる。信号ラインμ準２μ■、
μ浮、μ到、慰ユ、櫻、μ胆及び五Ｊが低レベルＬにな
ると、それぞれ、メモリチップＭ　Ｏ０〜ＭＯ７゜Ｍ１
０〜Ｍ１７．Ｍ２０〜Ｍ２７．Ｍ２ＯＮＭ３７、Ｍ４０
〜Ｍ４７．Ｍ５０〜Ｍ５７．Ｍ６０〜Ｍ６７、Ｍ７０〜
Ｍ７７が書込みモードになる。

書込みモードでないメモリチップは読み出しモードにな
る。

イメージスキャナの場合、出力される画像データはシリ
アルデータである。そのデータがこのイメージメモリボ
ードに入力されると１画像の主走査方向に連続する８画
素のデータは、シリアル−パラレル変換されて、それぞ
れ、データラインＤ１０゜Ｄｉｌ、　Ｄｉ２．　Ｄｉ３
．　Ｄｉ４．Ｄｉ５．　Ｄｉ６及びＤｉ７に現われる。

データラインＤｉＯ〜Ｄｉ７上のデータは、その時の副
走査方向画素座標（ＰＡＹ）に応じて、即ち、信号ライ
ン五速、μ■、慰４．μ到、ｌ１ｌＥ４．ＷＥ５．Ｗ［
Ｅ６及びリフの状態に応じて、メモリチップＭＯＯ〜Ｍ
Ｏ７゜Ｍ１０〜Ｍ１７．Ｍ２０〜Ｍ２７．Ｍ３０〜Ｍ３
７゜Ｍ４０〜Ｍ　４７　、　Ｍ　５０〜Ｍ５７．ＭＧＯ
〜Ｍ６７及びＭ７０〜Ｍ７７のいずれかに書込まれる。

従って、データ書込みは、主走査方向に連続する８画素
のデータに対して同時に行なわれる。このため、書込み
動作の周期は、シリアル入力データの画素周期に対して
８倍になる。従って、データ周期。

即ち入力装置の走査速度が速い場合でも、各々のメモリ
チップのアクセス時間の許容値は比較的大きくしうる。

イメージメモリからデータを読み出す場合、出力装置（
例えばプリンタ）が出力する画素クロックパルス（φＤ
２）及び主走査同期信号（ＬＳＹＮＣ２）に従って、デ
ータを読み出すメモリセルの位置情報（ＦＡＸ、ＰＡＹ
）が生成される。前記書込み動作の場合と同様に、ＦＡ
Ｘが１〜２ｏ４８、即ちＢＡＸが０〜２５５の範囲内な
ら、メモリバンク３１０が選択され、ＦＡＸが２０４９
〜４０９６、即ちＢＡＸが２５６〜５１１の範囲内なら
、メモリバンク３２０が選択され、ＦＡＸが４０９７〜
６１４４、即ちＢＡＸが５１２〜７６７の範囲内なら、
メモリバンク３３０が選択される。

０〜２５５の範囲の［３ＡＸ、及び０−１０２：Ｍ）範
囲のＢＡＹが、メモリアドレスとして、各メモリバンク
の、６４個のメモリチップに、アドレスラインＡＤを介
して印加される。

従って、読み出し動作の場合も、各々のメモリアドレス
ＭＡは、出力データの主走査方向に連続する８画素及び
副走査方向に連続する８画素でなる６４画素の二次元領
域と対応する。但し、メモリセルの選択の順序、即ちメ
モリあ′εみ出し走査の方向は、主走査方向と副走査方
向とを交換することができる。

即ち、書込み動作時の走査方向は第７ｄ図の矢印Ａの方
向であるが、読み出し動作時の走査方向は、第７ｄ図の
矢印Ａ及びＢのいずれかを選択することができる。信号
ラインＨ／Ｖが高レベルＨの１１、■に矢印入方向の走
査（横走査）が選択され、低レベルＬの時に矢印Ｂ方向
の走査（縦走査）が選択される。

データ読み出し動作の場合、（７１号ラインｗｔｙｏ　
、！［Ｅ　Ｌ　。

ｌ４になる。従って、この場合、各々のメモリアドレス
で、６４個全てのメモリチップＭＯＯ〜Ｍ７７が読み出
しモードに設定され、各二次元領域の６４個の画素デー
タが同時に読み出される。これらの６４個の画素データ
のうち、８個のデータが、データセレクタ回路３４０に
よって選択され、８ビツトのデータ出力ラインＤ○０〜
ＤＯ７を介して出力される。

データセレクタ回路３４０は、信号ラインＨ／　Ｖが高
レベルＨの時、即ち横方向に主走査する場合には、その
時の縦方向の画素位置（ＰＡＹ）に応じて、それが０．
１，２，３，４，５．６及び７であると、それぞれ、横
方向に並んだメモリグループＭ００〜Ｍ０７．ＭＩＯ〜
Ｍ１７．Ｍ２０〜Ｍ２７．Ｍ３０〜Ｍ３７．Ｍ４０〜Ｍ
４７．Ｍ５０〜Ｍ５７．Ｍｆ３０−Ｍ６７及びＭ７０〜
Ｍ７７から出力されるデータを選択する。

また、信号ラインＨ／Ｖが低レベルＬの時、即ち縦方向
に主走査する場合には、その時の横方向画素座標（ＦＡ
Ｘ）に応じて、それが０．１，２゜３．４，５．６及び
７であると、それぞれ縦方向に並んだメモリグループＭ
７０〜ＭＯＯ，Ｍ７１〜Ｍｏｌ、Ｍ７２〜ＭＯ２，Ｍ７
３〜ＭＯ３，Ｍ７４〜ＭＯ４，Ｍ７５〜ＭＯ５，Ｍ７６
〜ＭＯ６及びＭ７７〜ＭＯ７から出力されるデータを選
択する。

従って、横方向主走査及び縦方向主走査のいずれの場合
でも、１つのメモリアドレスに対して、８個の画素デー
タが同時にメモリから読み出される。

つまり、走査方向に関係なく、１回のメモリアクセスで
８画素分のデータをアクセスできる。このため、各メモ
リチップＭＯＯ〜Ｍ７７のメモリアクセス時間が比較的
大きい場合でも、イメージメモリ全体では、高速でデー
タを読み出すことができる。走査方向を切換えても、デ
ータ読み出し速度が遅くなることはない。

なお、第５ａ図のデコーダ２０９のゲート端子Ｇ１に印
加される信号ＲＦＧは、メモリのリフレッシュ期間を示
す信号であり、これは図示しない回路で生成される。こ
の例では、リフレッシュは、信号Ｌ　Ｇ　Ａ　Ｔ　Ｅ　
（ＬＧＡＴＥＩ、ＬＧＡＴＥ２の信号）が低レベルの期
間、即ち無効データが出力されるタイミングを利用して
行なっている。

次に、前述のイメージメモリボードの、実際の装置にお
ける使用状態の一例を説明する。第９ａ図及Ｖ第９ｂ図
に、゛−形式のデジタル複写機の機械的な構造の概要及
び電気回路構成の概要をそれぞれ示す。

まず第９ａ図を参照すると、このデジタル複写機には、
レーザプリンタ１．原稿送り装置２．ソータ３及びイメ
ージスキャナ４が備わっている。原稿送り￥Ａ載置は、
原稿台２０１上に載置される原、稿を、１枚づつ搬送し
、それらをイメージスキャナ４の画像読取面４０１上に
位置決めする。イメージスキャナ４は、第９ａ図の横方
向に機械的に往復駆動される光学走査系によって、画像
読取面４０１を露光しながら副走査する。原稿からの光
像は、光学走査系を介して、−次元イメージセンサ４０
７に結像される。イメージセンサ４０７の固体走査によ
り、第９ａ図の紙面に垂直な軸方向の主走査が行なわれ
る。

レーザプリンタ１は、メインチャージャ１０４のコロナ
放電によって一様の電位に帯電した感光体１０３の面上
に、画像書込ユニット１０１から発射されるレーザビー
ムを照射する。このレーザビームは１画像書込ユニット
１０１内に備わる回転多面鏡によって、第９ａ図の紙面
に垂直な方向、即ち感光体ドラム１０３の軸方向に主走
査される。

また、レーザビームは、記録すべき画像情報に応じて変
調される。感光体ドラム１０３は時計方向に定速で回転
する。従って、感光体ドラム１０３の表面に、記録する
画像に応じた静電潜像が形成される。この静電潜像は、
現像器１０６を通ると、トナーによって可視化される。

可視化された像、即ちトナー像は、カセット１０７又は
１０８から感光体ドラム１０３上に送り込まれる記録紙
上に転写する。転写を終了した記録紙は、感光体ドラム
Ｘ０３から分離され、搬送され、定着ローラ１１６で像
が定着され、ソータ３に送られる。

第９ｂ図を参照すると、像（１１生系制御ユニット（主
制御装置）１０には、高圧電源ユニット１２゜給紙制御
ユニット１３．ヒータ制御ユニツ１〜１４゜モータドラ
イバ１５．ソレノイドドライバ１６゜リレードライバ１
７．信号処理回路１８．メモリユニット１９．ｉ作ボー
ド２０２紙サイズセンサＳＥＰ、原稿送り装置２．ソー
タ３及びイメージスキャナ４が接続されている。

この回路のメモリユニット１９が、前述のイメージメモ
リボードである。即ち、イメージスキャナ４によって読
込まれた画像情報は、一時的にメモリユニット１９内に
記憶され、所定の処理を受けた後で読み出される。メモ
リユニット１９から読み出される画像情報によって、画
像書込ユニット１０１がレーザビームを変調する。従っ
て、イメージスキャナ４が読取った画像は、レーザプリ
ンタ１によってハードコピーされる。

ところで、イメージスキャナ４の画（ｇ＜　読取面上に
載置される原稿のサイズ及び向きは、まちまちである。

しかし、画像を記録する記録紙のサイズ及び向きは、給
紙力セラｌ−１０７及び１０８内に備わった記録紙のサ
イズ及び向きに限定される。原稿のサイズと記録紙のサ
イズとが異なる場合でも、イメージスキャナ４の光学走
査系に備わったレンズ４０６の倍率を調整すれば、画像
のサイズを記録紙のサイズに適合させることができる。

しかし、原稿と記録紙の向きが異なる場合には、倍率調
整を行なっても、画像を記録紙に適合させることはでき
ない。

つまり、互いにサイズの等しい原稿と記録紙を用いろ場
合に、両者の向きが９０度ずれていると、原稿上の画像
の一部が記録紙からはみ出してしまう。また、向きが異
なる場合に、原稿画像の長手方向寸法が記録紙の短手方
向寸法と一敗するように倍率を調整すると、記録紙上の
画像が小さくなりすぎるし、記録紙に、画像が記録され
ない無駄な領域ができる。

そこで、この例では、原稿の向きと給紙系にｑａわった
記録紙の向きを適合させるために、イメージメモリボー
ド（１９）を利用して画像の向きを調整している。即ち
、原稿の長手方向と記録紙の長手方向とが一致している
場合には、イメージメモリボードに画像データを書込む
時と、イメージメモリボードから画像データを読み出す
時のいずれも、第７ｄ図に矢印Ａで示す方向にメモリの
走査を行ない、９０度ずれている場合には、イメージメ
モリボードに画像データを書込む時は矢印六方向である
が、画像データを読み出す時には、主走査方向と副走査
方向とを交換して、第７ｄ図の矢印Ｂ方向に走査を行な
う。

このように、書込時と読出し時とでメモリの走査方向を
切換えることにより、互いに向きの異なる原稿と記録紙
とを適合させることができる。

また、走査開始位置を設定する場合に、データ書込時と
データ読出し時とで、画像の走査位置をシフ１−するよ
うにプリセットデータを設定しておけば、記録紙上に記
録される画像を任意の方向に任意量だけ移動させること
ができる。

しかし通常の使用状態においては、走査開始位置（第７
ｄ図のＰ１位置）の座＋５１　Ｂ　Ａ　Ｘ及びＢＡＹは
、原稿の位置と記録紙の位置とが適合するように設定さ
れる。

第９ａ図に示すイメージスキャナ４においては、原稿の
一角が画像読取面４０１の一角と一致するように位置決
めされる。即ち、原稿は、いずれのサイズであっても、
第８ａ図に示すように、イメージメモリのアドレス座［
ＢＡＸ及びＢＡＹが共にＯの位置に、−角が接するよう
に位置決めされる。従って、イメージスキャナ４で原稿
像を読み取る場合に、走査開始点の座標（ＢＡＸ、ＢＡ
Ｙ）を０，０に設定しておけば、例えば原稿サイズがＡ
３であると、画像データは、イメージメモリのアドレス
ＭＡが、（０，０）、（０，８３９）、　（５９３，Ｏ
）及び（５９３，８３９）である４つの点を結ぶ矩形領
域に格納される。

従って、イメージメモリに書込まれたデータを読み出し
て、それをレーザプリンタｌでハードコピーする場合、
第７ｄ図の矢印六方向の走査であれば、走査開始点の座
標、即ち第５ｂ図に示すカウンタ２２３及び２２７にプ
リセットするデータを、原稿サイズに関わらず、それぞ
れ、０及び○に設定すれば、記録される画像の位置と記
録紙の位置とが一致する。

また、第７ｄ図の矢印Ｂ方向に走査する場合、原稿サイ
ズがＢ３．Ａ３．Ｂ４．Ａ４．Ｂ５．Ａ５゜Ｂ６及びＡ
６の場合には、それぞれ、第８ａ図の点ＰＢ３．ＰＡ３
．ＰＢ４．ＰＡ４．ＰＢ５．ＰＡ５゜ＰＢ６及びＰＡ６
の座標を設定すれば、記録される画像の位置と記録紙の
位置とが一致する。

そこで、この実施例では、制御ユニット１０に備わるマ
イクロコンピュータに、第８ｂ図に示すようなメモリテ
ーブルを設けである。つまり、記録動作時に、縦方向（
矢印Ｂ方向）の走査が指定されると、原稿読取時の原稿
サイズに対応する点の座標ＢＡＸ及びＢＡＹを、第８ｂ
図に示すテーブルを参照して求め、これらをカウンタ２
２３及び２２７にプリセットして走査を開始する。勿論
、メモリテーブルを用いずに、計算によって走査開始ア
ドレスを求めてもよい。

なお、原稿から読み取った画像の一部だけを抽出して記
録することも可能である。例えば、Ａ３サイズの原稿画
像を読み取った場合に、データ読み出し走査において、
第８ａ図の点ＰＡ５１の座標を指定すれば、原稿画像の
１／４の領域を抽出して記録することができる。走査終
了位置は、イメージスキャナ又はレーザプリンタから出
力されるタイミング俳号ＬＳＹＮＣ及びＦＧＡＴＥを操
作することにより任意に設定しうる。

次に、イメージメモリの一つの変形例を説明する。前述
の実施例においては、第７ａ図に示すように、イメージ
メモリの処理可能領域（記憶容量）は、Ａ３サイズの領
域よりもかなり大きくなっている。従って、入力画像サ
イズが最大でＡ３の場合には、かなりのメモリセルが無
駄になる。

そこでこの実施例では、第１．　Ｏａ図及び第１０ｂ図
に示すように、メモリセルグループ、メモリアドレス及
びメモリバンクの構成を変更しである。

即ち、同一のアドレスに配置されるメモリセルのグルー
プを、第ｔｏｂ図に示すように、各々、入方向１０個、
Ｘ方向７個でなる７０個のメモリセルで構成しである。

このため、Ｘ方向のメモリアドレス座標Ｂ　Ａ、　Ｘを
Ｏ〜５１１に変更し、ＢＡＸがそれぞれ０〜２５５及び
２５６〜５１１に割り当てられた２つのメモリバンクＭ
　Ｂ　Ｏ及びＭＢＩを用いてイメージメモリを構成しで
ある。従って、Ｘ方向の画素座標ＦＡＸは、１〜５１２
０に変更されている。Ｘ方向のメモリアドレス座ｆｉＢ
　ＡＹはＯ〜１０２３であり、Ｘ方向の画素座標ＰＡＹ
は、１〜７１６８に変更されＣいる。

なお、図示しないが、この実施例ではメモリセルグルー
プ内のＸ方向とＸ方向のメモリセルの数が異なるため、
走査方向の切換えに応じて、各種信号の発生及び切換わ
りの条件を変更する必要がある。具体的にいうと、例え
ば第５ａ図に示すカウンタ２０４及び２０６は、走査方
向に応じて、７進カウンタと１０進カウンタのいずれか
に切換える必要がある。また（４号φＣの周期は、（ｔ
ｔ号φＤの周期の７倍と１０倍のいずれかに切換ねる。

この例では、Ｘ方向に主走査する場合に、１回のメモリ
アクセスで７ビツトのデータを読み出すことになるので
、データ読み出し速度は、前述の実施例と比べると僅か
に遅くなる。なお、１回のメモリアクセスで７ビツト又
は１０ビツトのデータを読み出す場合でも、イメージメ
モリの出力に所定の変換回路を接続することにより、８
ビツトパラレルデータを出力することができる。

なお、前述の実施例においては、イメージメモリへのデ
ータ書込みの場合の走査方向を固定し、データ読み出し
時の走査方向を、横方向と縦方向のいずれかに切換えう
る構成にしたが、データ書込み時の走査方向を変えるよ
うに構成を変更してもよい。このような変更を行なうた
めには、次のように回路構成を変えればよい。

（、）各メモリバンク内の全てのメモリチップのデータ
入力端子Ｄｉｎを独立させ、６４本のデータ入力ライン
（Ｄ１００〜Ｄ　Ｉ　７７）を引き出す。

（ｂ）８ライン人カー６４ライン出力のデマルチプレク
サ（デコーダ）を、データ入力端子ＤｉＯ〜Ｄｉ７と４
本のデータ入力ラインＤ１００〜ＤＩ７７どの間に挿入
する。このデマルチプレクサの制御端子には、前記実施
例の借号ＳＡ、ＳＢ、ＳＣ，ＳＤと同様な信号を印加す
る。この回路は、第３ｂ図に示したデータセレクタ３４
０と反対の動作を行なう。

（ｃ）各メモリバンク内の全てのメモリチップの制御端
子ＷＥを独立させ、６４本の制御ライン（ＩｉｌＥＯＯ
〜１ｉｌＥ７７）を引き出す。

（ｄ）８ライン入カー６４ライン出力のデマルチプレク
サ（デコーダ）を、俳号ラインμ捜〜慰ユと制御ライン
ＷＥＯＯ〜ＷＥ７７との間に挿入する。このデマルチプ
レクサの制御端子には、前記実施例の信号ＳＡ、ＳＢ、
ＳＣ，ＳＤと同様な信号を印加する。この回路は、第３
ｂ図に示したデータセレクタ３４０と反対の動作を行な
う。

［効果］ 以上のとおり、本発明によれば、二次元配列メモリ装置
において、データ書込み及び／又はデータ読み出し時の
、メモリの主走査方向と副走査方向とを切換えることが
でき、いずれの方向に走査する場合でも、高速でメモリ
をアクセスできる。

しかも、一定の速度で全ての画素データをアクセスでき
るし、メモリのアドレスを発生する回路の構成は非常に
単純である。

【図面の簡単な説明】

第１図は、第２図に示すメモリユニット３００の構成を
示すブロック図である。 第２図は、実施例のイメージメモリボードを示すブロッ
ク図である。 第３ａ図及び第３ｂ図は、それぞれ、第１ＵＡに示すメ
モリバンク３１０及びデータセレクタ回路３４０の構成
を示すブロック図である。 第４図は、第２図に示すデータコントローラ】００の構
成を示すブロック図である。 第５ａ図及び第５ｂ図は、第２図に示すリード／ライト
コントローラ２００の構成を示すブロック図である。 第６ａ図、第６ｂ図、第６ｃ図、第６ｄ図、第６ｅ図、
第６ｆ図及び６ｇ図は、第２図のイメージメモリボード
における各部の信号のタイミングを示すタイミングチャ
ートである。 第７ａ図は１画素座標ＦＡＸ、ＰＡＹ、メモリアドレス
座ｆｉＢＡＸ、ＢＡＹ及びメモリバンクＭＢＯ，ＭＢＩ
、ＭＢ２の位置関係を示す平面図である。 第７ｂ図はメモリアドレス座ｊｆＡＢＡＸ、ＢＡＹとメ
モリアドレスＭＡとの位置関係を示す平面図である。 第７ｃ図は、各メモリアドレスとメモリセルグループと
の位置関係を示す平面図である。 第７ｄ図は、メモリの走査方向を示す平面図である。 第８ａ図は、イメージメモリにおけるアドレス座［ＢＡ
Ｘ、ＢＡＹと各種サイズの原稿の位置との対応を示す平
面図である。 第８ｂ図は、制御ユニット１０内に備わった参照テーブ
ルのメモリマツプである。 第９ａ図及び第９ｂ図は、それぞれ、イメージメモリを
備えたデジタル複写機の正面図及びブロック図である。 第１０ａ図及び第ｔｏｂ図は、変形実施例におけるメモ
リ配列を示す平面図である。 １００：データコントローラ １１０．１５０．１６０：ラッチ １２０．１３０：シフトレジスタ １４０：データセレクタ ２００：リード／ライトコントローラ（アドレス情報生
成手段）２０１：データセレクタ ２０２．２０３，２０８：シフトレジスタ２０４．２０
６：カウンタ　　２０５，２０９：デコーダ２０７：ラ
ッチ　　　　　　　３００：メモリユニット３１０．３
２０，３３０　：メモリバンク（メモリブロック組体手
段）３４０：データセレクタ回路（データ入出力制御手
段）３４１〜３４８：データセレクタ ＭＯＯ〜Ｍ７７：メモリチップ ＭＡ：メモリアドレス（メモリブロック手段）ＦＡＸ、
ＰＡＹ：画素アドレス座標 ＢＡＸ、ＢＡＹ：メモリアドレス座標 特許出願人　株式会社　リコー７、 戸７ａ図 戸７ｃ図 ＭＡ　：２５６　　　　　　　　　　　　ＭＡ　：　２
５７声８ａ図 宵８ｂ図

Claims (5)

【特許請求の範囲】
1. （１）少なくとも２つの軸の各軸方向にそれぞれ複数の
   メモリセルを配列してなるメモリブロック手段； 前記メモリブロック手段を、少なくとも２つの軸の各軸
   方向にそれぞれ複数配列してなるメモリブロック組体手
   段； 前記メモリブロック組体手段の各軸方向のアドレス情報
   を生成し、該情報によって選択される前記メモリブロッ
   ク手段の全てのメモリセルを、データ書込み及びデータ
   読み出しの少なくとも一方において同時にアクセスする
   アドレス情報生成手段；及び データ書込み及びデータ読み出しの少なくとも一方にお
   いて、前記アドレス情報生成手段によってアクセスされ
   る前記メモリブロック手段のメモリセル群に入出力され
   るデータに関し選択制御をする、データ入出力制御手段
   ； を備える二次元配列メモリ装置。
2. （２）前記データ入出力制御手段は、１つの前記メモリ
   ブロック手段から読み出される二次元データのうち、走
   査方向を指示する制御信号に応じて定まる軸方向の、少
   なくとも一列又は一行のデータを選択的に出力する選択
   手段、及び該選択手段が選択する列又は行を走査同期信
   号に同期して切換える切換制御手段、を含む前記特許請
   求の範囲第（１）項記載の二次元配列メモリ装置。
3. （３）前記アドレス情報生成手段は、前記メモリブロッ
   ク組体手段の第１軸方向のアドレス情報を生成する第１
   のカウンタ手段；第２軸方向のアドレス情報を生成する
   第２のカウンタ手段；及び前記第１のカウンタ手段及び
   第２のカウンタ手段に印加される主走査同期信号及び副
   走査同期信号を、走査方向を指示する制御信号に応じて
   交換するアドレス切換手段；を備える、前記特許請求の
   範囲第（１）項記載の二次元配列メモリ装置。
4. （４）前記第１のカウンタ手段及び第２のカウンタ手段
   の少なくとも一方は、それの初期生成アドレスの値をプ
   リセットするプリセット手段を備える、前記特許請求の
   範囲第（３）項記載の二次元配列メモリ装置。
5. （５）前記データ入出力制御手段は、前記メモリブロッ
   ク手段のデータ入力端子に接続されたシリアル−パラレ
   ル変換手段、及び前記メモリブロック手段から出力され
   る並列データを直列データに変換するパラレル−シリア
   ル変換手段の少なくとも一方を備える、前記特許請求の
   範囲第（１）項、第（２）項、第（３）項又は第（４）
   項記載の二次元配列メモリ装置。