JP4163392B2 - 画像形成装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、画像データを感光体上に書き込むための複数の発光素子（例えばＬＥＤ）を主走査方向に所定密度で列設した発光素子アレイユニットを用いた書き込み装置を備え、画像データを発光素子アレイユニットによる光ビームによって感光体に書き込むことによってデジタル画像を形成するデジタル複写機やプリンタ等の画像形成装置に関する。
【０００２】
【従来の技術】
例えば、ＬＥＤプリンタは、発光素子アレイユニット（記録ヘッド）として複数個のＬＥＤ（発光ダイオード）素子を主走査方向に所定密度でアレイ状に列設した１次元のＬＥＤヘッドを使用した書き込み装置を搭載しており、書き込み画像に対応する信号（画像データ）に応じてＬＥＤヘッドの各ＬＥＤ素子の発光を制御し、その光情報を感光体上に結像投射して画像の書き込みを行っている。
このようなＬＥＤプリンタは、レーザプリンタで使用しているポリゴンミラーのような可動部がないため、信頼性が高い。また、大判サイズのプリント出力を必要とする広幅機の場合には、主走査方向に光ビームを走査させるための光学的空間が不要で、ＬＥＤアレイとセルフォックレンズ等の光学素子を一体化したＬＥＤヘッドを配置することにより、装置全体を小型化することができるので、レーザプリンタに置き代わられている。
【０００３】
ところで、レーザプリンタが１０ｍＷ程度の出力の光源（レーザダイオード）１個を発光（点灯）させ、その光ビームをポリゴンミラーおよびｆθレンズ等により走査させているのに対し、ＬＥＤプリンタは１画素毎に１個のＬＥＤ素子を複数個主走査方向に並べ、これにおのおの数ｍＡ〜１０ｍＡ程度の電流を流して発光させるようにしており、１ＬＥＤ素子毎にデータ転送および点灯の制御を行っている。
したがって、プリンタや複写機が大型になってくれば、それだけ使用するＬＥＤ素子およびドライバＩＣが増えて生産の歩留まりが低下し、またユニットが長くなり、書き込みビーム配列精度を維持するために、部品精度を良くする必要があり、部品単価も小型のプリンタや複写機に較べて非常に高くなってしまう。
【０００４】
そこで、価格の安い小型のプリンタや複写機用のＬＥＤヘッドを複数個主走査方向に配置し、大型機用にしたものが提案されている。
例えば、特開平１０−８６４３８号公報に記載されたデジタル複写機では、感光体の表面を露光して静電潜像を形成させる露光手段を、感光体の軸線上に沿って配列した複数個のＬＥＤヘッドによって構成し、感光体の軸線方向の最大感光幅をその各ＬＥＤヘッドによって分割露光可能にしている。
【０００５】
【発明が解決しようとする課題】
このようなデジタル複写機において、例えばＡ０幅（最大幅）の感光層を有する感光体を露光するには、Ａ３幅用のＬＥＤヘッドを感光体の軸線方向（主走査方向）に沿って千鳥状に配列し、その各ＬＥＤヘッドによって感光体のＡ０幅の感光層を分割露光すればよいが、特開平１０−８６４３８号公報には、その分割露光のための具体的な制御までは言及されておらず、高品質の画像を得られるとは言えなかった。
この発明は上記の問題点に鑑みてなされたものであり、上述した複数個の発光素子アレイユニットによる感光体の感光層への分割露光によっても、高品質の画像を得られるようにすることを目的とする。
【０００６】
【課題を解決するための手段】
この発明は、画像データを感光体上に書き込むための複数個の発光素子を主走査方向に所定密度でアレイ状に列設した発光素子アレイユニットを用いた書き込み装置を有する画像形成装置において、上記の目的を達成するため、次のようにしたことを特徴とする。
請求項１の発明による画像形成装置は、上記書き込み装置を、上記発光素子アレイユニットを複数備え、その各発光素子アレイユニットを感光体の軸線方向に沿って千鳥状に配列することによって構成し、その各発光素子アレイユニットへ転送すべき画像データをその各発光素子アレイユニット毎に分割する分割制御手段と、上記書き込み装置による上記各発光素子アレイユニットの走査方向が偶数番目と奇数番目とで逆になるように、前記分割制御手段によって分割された上記各発光素子アレイユニットへそれぞれ転送する画像データを、偶数番目の発光素子アレイユニットの各発光素子への画像データの転送方向と奇数番目の発光素子アレイユニットの各発光素子への画像データの転送方向とが逆になるように制御する転送方向制御手段とを設けたものである。
【０００７】
請求項２の発明による画像形成装置は、請求項１の画像形成装置において、上記書き込み装置の上記各発光素子アレイユニットを感光体の回動方向に結像させる位置をずらして配列し、上記分割制御手段によって分割した各画像データを感光体の回動方向に結像させる位置分だけ時間的にずらして上記各発光素子アレイユニットへ転送させる転送タイミング制御手段を設けたものである。
【０００８】
請求項３の発明による画像形成装置は、請求項２の画像形成装置において、転送タイミング制御手段による各画像データの転送タイミングを調整する転送タイミング調整手段を設けたものである。
【０００９】
【発明の実施の形態】
以下、この発明の実施形態を図面に基づいて具体的に説明する。
まず、この発明を実施する画像形成装置であるデジタル複写機の概要について図１を参照して説明する。
図１は、この発明を実施するデジタル複写機の構成例を示すブロック図である。
【００１０】
このデジタル複写機は、原稿の画像を読み取る画像読取手段としての画像読取装置１００と、画像読取装置１００によって読み取った画像データ（画像情報）を記憶する記憶手段としての画像情報記憶装置３００，および画像情報記憶装置３００に記憶された画像データを可視画像として転写紙にプリント（複写）するための一連のプロセスを実行するプリンタ装置５００からなる複写機本体２００と、各種情報を入力する操作装置４００とを備えている。
【００１１】
次に、図１の画像読取装置１００について図２を参照して説明する。図２は、画像読取装置１００の機構部の一例を示す概略構成図である。
オペレータが画像読取装置１００の挿入口から原稿を挿入すると、その原稿はローラ１の回転に応じてコンタクトガラス２の上面を搬送される。そして、搬送中の原稿には蛍光灯４からの光が照射され、その反射光はレンズ５を介して撮像素子（光電変換素子）であるＣＣＤラインイメージセンサ（以下単に「ＣＣＤ」という）６上に結像され、原稿の画像が読み取られる。
【００１２】
ＣＣＤ６上に結像された原稿からの反射光は、そこでアナログ画像信号に変換されて図１の画像増幅回路１０１に入力され、そこで増幅されて同期制御回路１０５からのクロック信号に同期して出力される。
Ａ／Ｄ変換回路１０２は、画像増幅回路１０１で増幅されたアナログ画像信号を画素毎の多値のデジタル画像信号（デジタル画像情報）に変換する。
シェーディング補正回路１０３は、Ａ／Ｄ変換回路１０２で変換されたデジタル画像情報に対して光量ムラ，コンタクトガラスの汚れ，ＣＣＤの感度ムラ等による歪を補正する処理を施す。
【００１３】
この補正されたデジタル画像情報は、画像処理回路１０４で所定の画像処理が施されてデジタル記録画像情報として画像情報記憶装置３００に出力され、画像メモリ部（ページメモリ）３０１に書き込まれる。
さらに、この画像メモリ部３０１に書き込まれたデジタル記録画像情報は、適宜読み出されてプリンタ装置５００のデジタル書き込み装置５０６へ出力され、ＬＥＤ書込制御回路５０１およびＬＥＤヘッド制御回路５０２を介して複数個のＬＥＤヘッド５０３で赤外光に変換される。なお、画像メモリ部３０１に対するデジタル記録画像情報の書き込み及び読み出しに係わる制御は、システム制御装置３０２によって行われる。
【００１４】
次に、図１の複写機本体２００について図３を参照して説明する。
図３は、複写機本体２００の機構部の一例を示す概略構成図である。
この複写機本体２００において、２６は帯電装置で、図示しないメインモータによって回転される感光体ドラム２５を−８５０Ｖに一様に帯電させるグリッド付きのスコロトロンチャージャと呼ばれるものである。
５０３は複数個のＬＥＤ素子（発光素子）を主走査方向に所定密度でアレイ状に列設した複数個の１次元のＬＥＤヘッド（発光素子アレイユニット）であり、その各赤外光はＳＬＡ（セルフォックレンズアレー）を介して感光体ドラム２５に照射される。
【００１５】
後述する図１のＬＥＤ書込制御回路５０１で画像メモリ部３０１から読み出されたデジタル記録画像情報に応じて複数個のＬＥＤヘッド５０３の発光（点灯）制御が行われ、その光が感光体ドラム２５に照射されると、光導電現象で感光体表面の電荷がアースに流れて消滅する。
ここで、各ＬＥＤヘッド５０３において、原稿の画像濃度の淡い部分（２値化信号が非記録レベル）に対応するＬＥＤ素子は発光させないようにし、原稿の画像濃度の濃い部分（２値化信号が記録レベル）に対応するＬＥＤ素子は発光させる。これにより、感光体ドラム２５の赤外光非照射部は−８５０Ｖの電位に、赤外光照射部は−１００Ｖ程度の電位になり、画像の濃淡に対応する静電潜像が形成される。
この静電潜像は、現像ユニット２７によって現像される。つまり、現像ユニット２７内のトナーは撹拌により負に帯電されており、−６００Ｖの現像バイアスが印加されているため、赤外光照射部分だけにトナーが付着する。
【００１６】
一方、複写機本体２００には、それぞれロール状に巻かれた転写紙１１（１１ａ，１１ｂ，１１ｃ）が収納された３つの給紙装置１０（１０ａ，１０ｂ，１０ｃ）が備えられており、そのいずれか選択された給紙装置１０の転写紙１１がフィードローラ１２（１２ａ，１２ｂ，１２ｃ）により繰り出され、カッタ１３（１３ａ，１３ｂ，１３ｃ）で所定の長さに切断された後、レジストローラ２４により所定のタイミングで感光体ドラム２５の下部を通過し、この時転写チャージャ２３によりトナー像が転写される。
【００１７】
トナー像が転写された転写紙は、次に分離チャージャ２８により感光体ドラム２５から分離されて搬送ベルト３１により搬送されて定着ユニット３０に送られ、そこでトナーが転写紙に定着される。トナーが定着された転写紙は、排紙トレイ３２に送られ機外に排紙される。２９はクリーニングユニットであり、感光体ドラム２５上の残留トナーを除去する。
【００１８】
次に、図１の操作装置４００の操作パネル４２０について図４を参照して説明する。図４は、操作パネル４２０の構成例を示すレイアウト図である。
操作装置４００は、操作制御回路４１０及び操作パネル４２０からなる。操作パネル４２０は、各種機能を指定するキー、例えばスタートキー４２１，ストップキー４２２，モードクリアキー４２３，設定キー４２４，テンキー４２５，紙種指定キー４２６，濃度調整キー４２７，画質調整キー４２８，用紙サイズキー４２９，変倍キー４３０と、セット枚数表示器４３１，コピー枚数表示器４３２，変倍率表示器４３３，原稿挿入可表示器４３４とを備えている。
【００１９】
次に、図５を参照して全体の画像データの流れを説明する。
図５は、このデジタル複写機における全体の画像データの流れを説明するためのブロック図である。
画像メモリ部３０１からイーブン（Ｅ）：２ｂｉｔ，オッド（Ｏ）：２ｂｉｔの画像データが２ラインパラレルの２５ＭＨｚでＬＥＤ書込制御回路５０１に送られる。ＬＥＤ書込制御回路５０１に２ラインで送られてきた画像データは、そのＬＥＤ書込制御回路５０１の内部で一旦１ラインに合成された後、各々のＬＥＤ素子当たり２分割で全体として６分割され、更に２ｂｉｔから５ｂｉｔに変換されて、ＬＥＤヘッド制御回路５０２を介して複数個のＬＥＤヘッド５０３＿１，５０３＿２，５０３＿３へ９．５ＭＨｚで転送される。
【００２０】
次に、図６および図７を参照してＬＥＤ書込制御回路５０１の各ブロック（回路）の説明を行う。
図６および図７は、ＬＥＤ書込制御回路５０１の構成例を示すブロック図である。
まず、画像データ入力部を構成するＬＶＤＳレシーバ５１２について説明する。
【００２１】
画像データのイーブン（Ｅ）：２ｂｉｔ，オッド（Ｏ）：２ｂｉｔ、およびタイミング信号は、画像メモリ部３０１より低電圧作動信号素子のＬＶＤＳレシーバを使用し、パラレルからシリアルに変換され、ＬＥＤ書込制御回路５０１に２５ＭＨｚで送られるため、そのＬＥＤ書込制御回路５０１でもＬＶＤＳレシーバ５１２を使用してシリアル信号からパラレル信号に変換し、ＰＫＤＥ（１..０），ＰＫＤＯ（１..０），ＸＰＣＬＫ，ＸＰＬＳＹＮＣ，ＸＰＬＧＡＴＥ，ＸＰＦＧＡＴＥ＿ＩＰＵとしてＣＰＬＤ５１０（ＣＰＬＤ１）に入力させる。
タイミング信号のＸＰＬＳＹＮＣとＸＰＦＧＡＴＥ＿ＩＰＵはＣＰＬＤ５１０の処理時間分だけ遅らせ、ＲＬＳＹＮＣ，ＲＦＧＡＴＥとしてＣＰＬＤ５１１（ＣＰＬＤ２）に入力される。
【００２２】
次に、画像データＲＡＭ部を構成するＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６および５１４Ｂ＿１〜５１４Ｂ＿６について説明する。
ＣＰＬＤ５１０に入力された画像データは、ＥＤ（１..０），ＯＤ（１..０）としてＳＲＡＭアドレス信号ＡＡＤＲ（１０..０）およびＢＡＤＲ（１０..０）と共にＡ群６個のＳＲＡＭ（５１４Ａ＿１〜５１４Ａ＿６），Ｂ群６個のＳＲＡＭ（５１４Ｂ＿１〜５１４Ｂ＿６）に２５ＭＨｚで出力される。
ＬＥＤヘッド５０３Ａ＿１〜５０３Ａ＿３は、総ｄｏｔ数が２３０４０ｄｏｔ（Ａ３幅７６８０ｄｏｔ×３本）でデータ転送が６分割（１本／２分割×３本）方式のため、Ａ３幅ＬＥＤヘッド１本の１分割分である３８４０ｄｏｔ（７６８０ｄｏｔ／２分割）毎に、Ａ群として６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６を設けている。
【００２３】
そして、２ｄｏｔ（ＥＤ：２ｂｉｔ，ＯＤ：２ｂｉｔ）分の画像データを４ｂｉｔとして１アドレスに割り当て、主走査１ライン分の画像データのうち、Ａ群のＳＲＡＭ５１４Ａ＿１（ＳＲＡＭ１）にＬＥＤヘッド５０３＿１の１分割目の画像データを、ＳＲＡＭ５１４Ａ＿２（ＳＲＡＭ２）にＬＥＤヘッド５０３＿１の２分割目の画像データを、ＳＲＡＭ５１４Ａ＿３（ＳＲＡＭ３）にＬＥＤヘッド５０３＿２の１分割目の画像データを、ＳＲＡＭ５１４Ａ＿４（ＳＲＡＭ４）にＬＥＤヘッド５０３＿２の２分割目の画像データを、ＳＲＡＭ５１４Ａ＿５（ＳＲＡＭ５）にＬＥＤヘッド５０３＿３の１分割目の画像データを、ＳＲＡＭ５１４Ａ＿６（ＳＲＡＭ６）にＬＥＤヘッド５０３＿３の２分割目の画像データをそれぞれ格納する。
【００２４】
２５ＭＨｚでＡ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６に順次格納された画像データは、４．７５ＭＨｚでＡ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６から同時に読み出され、ＳＲＡＭ５１４Ａ＿１，ＳＲＡＭ５１４Ａ＿２から読み出されたＬＥＤヘッド５０３＿１の画像データは、ＣＰＬＤ５１１へＳＯＤＡ１（３..０），ＳＯＤＡ２（３..０），ＳＯＤＢ１（３..０），ＳＯＤＢ２（３..０）として入力され、ＳＲＡＭ５１４Ａ＿３，ＳＲＡＭ５１４Ａ＿４から読み出されたＬＥＤヘッド５０３＿２の画像データ、およびＳＲＡＭ５１４Ａ＿５，ＳＲＡＭ５１４Ａ＿６から読み出されたＬＥＤヘッド５０３＿３の画像データは、画像遅延メモリ部を構成するフィールドメモリ（Field Memory）５１５＿１〜５１５＿３に送られる。
【００２５】
Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６が読み出しを行っている間に、次のラインの画像データをＢ群の６個のＳＲＡＭ１５１４Ｂ＿１〜５１４Ｂ＿６にＡ群と同様に格納する。
このリード（読み出し）０，ライト（書き込み）動作を、Ａ郡６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６、Ｂ郡６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６をトグル動作させることによって行い、ライン間の繋ぎを行う。
【００２６】
次に、画像データ遅延部を構成するフィールドメモリ５１５＿１〜５１５＿３について説明する。
（１）ＬＥＤヘッド５０３＿２用の画像データ遅延部
この実施形態では、Ａ３幅の３個（３本）のＬＥＤヘッド５０３＿１〜５０３＿３を感光体ドラム２５の軸線方向に沿って千鳥状に配列しているため、ＬＥＤヘッド５０３＿１を基準とし、ＬＥＤヘッド５０３＿２はメカレイアウト上、副走査方向に７ｍｍずらして取り付けている（図５参照）。
【００２７】
このため、Ａ郡６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６、Ｂ郡６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６から読み出された画像データを同時に処理し、ＬＥＤヘッド５０３＿２へ転送すると、ＬＥＤヘッド５０３＿１に対してＬＥＤヘッド５０３＿２は副走査方向に７ｍｍ（７ｍｍ／４２．３μｍ（６００ｄｐｉの１ｄｏｔ）＝１６５ライン）ずれて印字されてしまう。
そこで、このメカ的なずれを補正するため、４．７５ＭＨｚでＡ群のＳＲＡＭ５１４Ａ＿３，５１４Ａ＿４、Ｂ群のＳＲＡＭ５１４Ｂ＿３，５１４Ｂ＿４から読み出されたＬＥＤヘッド５０３＿２の２分割分の画像データ（各４ｂｉｔ）を、８ｂｉｔの画像データとしてフィールドメモリ５１５＿１に転送ライン順に４．７５ＭＨｚで１００ライン（固定）分書き込む。
【００２８】
次に、書き込まれた順に４．７５ＭＨｚでフィールドメモリ５１５＿１より画像データを読み出すと同時に、カスケード接続されたフィールドメモリ５１５＿２に６５ライン（可変）分書き込む。
次に、書き込まれた順に４．７５ＭＨｚでフィールドメモリ５１５＿２より画像データを読み出し、ＦＭＯＤ２（７..０）としてＣＰＬＤ５１１へ入力させる。
これにより、ＬＥＤヘッド５０３＿２の画像データは、１６５ライン（７ｍｍ）遅延されたことになる。遅延させるライン数はＬＥＤヘッド５０３＿２の部品精度，組み付けのバラツキにより個々に異なるため、１ライン（４２．３μｍ）単位での制御が可能である。
【００２９】
（２）ＬＥＤヘッド５０３＿３用の画像データ遅延部
この実施形態では、Ａ３幅の３個のＬＥＤヘッド５０３＿１〜５０３＿３を感光体ドラム２５の軸線方向に沿って千鳥状に配列しているため、ＬＥＤヘッド５０３＿１を基準とし、ＬＥＤヘッド５０３＿３はメカレイアウト上、副走査方向に１ｍｍずらして取り付けている（図５参照）。
このため、Ａ郡６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６、Ｂ郡６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６から読み出された画像データを同時に処理し、ＬＥＤヘッド５０３＿３へ転送すると、ＬＥＤヘッド５０３＿１に対してＬＥＤヘッド５０３＿３は副走査方向に１ｍｍ（７ｍｍ／４２．３μｍ（６００ｄｐｉに１ｄｏｔ）＝２３ライン）ずれて印字されてしまう。
【００３０】
そこで、このメカ的なずれを補正するため、４．７５ＭＨｚでＡ群のＳＲＡＭ５１４Ａ＿５，５１４Ａ＿６、Ｂ群のＳＲＡＭ５１４Ｂ＿５，５１４Ｂ＿６から読み出されたＬＥＤヘッド５０３＿３の２分割分の画像データ（各４ｂｉｔ）を、８ｂｉｔの画像データとしてフィールドメモリ５１５＿３に転送ライン順に４．７５ＭＨｚで２３ライン（可変）分書き込む。
次に、書き込まれた順に４．７５ＭＨｚでフィールドメモリ５１５＿３より画像データを読み出し、ＦＭＯＤ３（７..０）としてＣＰＬＤ５１１へ入力させる。
これにより、ＬＥＤヘッド５０３＿３の画像データは、２３ライン（１ｍｍ）遅延されたことになる。遅延させるライン数はＬＥＤヘッド５０３＿３の部品精度、組み付けのバラツキにより個々に異なるため、１ライン（４２．３μｍ）単位での制御が可能である。
【００３１】
次に、光量補正ＲＯＭ部を構成する光量補正ＲＯＭ５１６＿１，５１６＿２，５１６＿３について説明する。
ＬＥＤヘッド５０３＿１〜５０３＿３には、各ＬＥＤ素子の光量バラツキを補正するためにＬＥＤ素子毎に５ｂｉｔの光量バラツキ補正データおよびＬＥＤ素子１９２個おきにＬＥＤアレイチップ補正データの入った光量補正ＲＯＭ５１６＿１，５１６＿２，５１６＿３があり、電源投入時に、システム制御装置３０２が、光量バラツキ補正データを各ＬＥＤヘッド５０３＿１〜５０３＿３に転送する。
【００３２】
まず、電源投入時（電源ＯＮ時）あるいはＬＥＤ書込制御回路５０１がリセットされた後、最初にＬＥＤヘッド５０３＿１の光量補正ＲＯＭ５１６＿１より、ＣＰＬＤ５１１からのアドレス信号ＨＯＳＥＩＡＤＲ（１２..０）により００００Ｈより順番に読み出され、光量補正データがＨＯＳＥＩＤ（４..０）としてＣＰＬＤ５１１に入力される。
そして、ＣＰＬＤ５１１の内部にて００００ｈ（１ｄｏｔ目の補正データ）のデータがラッチされ、０００１ｈ（３８４１ｄｏｔ目の補正データ）のデータと同時にＬＥＤヘッド５０３＿１へ９．５ＭＨｚで並列転送される。
【００３３】
この処理は１Ｅ２８ｈ（７７２０個の補正データ）まで繰り返し行われ、ＬＥＤヘッド５０３＿１の光量補正が行われる。
ＬＥＤヘッド５０３＿１の補正データの転送終了後、ＬＥＤヘッド５０３＿１と同様に順次、ＬＥＤヘッド５０３＿２，ＬＥＤヘッド５０３＿３の光量補正が行われる。
転送された光量補正データは、ＬＥＤヘッド５０３＿１〜５０３＿３の電源がＯＦＦにならない限り、ＬＥＤヘッドＬＥＤヘッド５１３＿１〜５１３＿３内部にて保持されるようになっている。
【００３４】
次に、ダブルコピーＲＡＭ部を構成するダブルコピーＳＲＡＭ５１３について説明する。
このデジタル複写機は、主走査方向の最大４２０ｍｍ（Ａ２縦サイズ）までの画像を、最大８４１ｍｍ（Ａ０縦サイズ）の用紙に並べて２回印刷（画像形成）し、コピー，プリンタの生産性を２倍にする機能を有する。
ダブルコピー時、画像メモリ部３０１からの画像データ（Ｅ［１..０］、Ｏ［１..０］）は、ＸＰＬＳＹＮＣが１／２以下でＬＥＤ書込制御回路５０１に転送されてくる。これを利用し、１つのＸＰＬＳＹＮＣの中で、画像データのダビング操作を行うようにしている。
【００３５】
画像メモリ部３０１から２５ＭＨｚで送出された画像データ（Ｅ［１..０］、Ｏ［１..０］）は、ＣＰＬＤ５１０よりＥＤＷ（１..０）、ＯＤＷ（１..０）としてダブルコピーＳＲＡＭ５１３にアドレス信号ＷＡＤＲ（１３..０）と共に出力され、ダブルコピーＳＲＡＭ５１３に格納されると同時に、画像データＲＡＭ部のＡ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６にも格納される。
画像メモリ部３０１からの画像データの格納終了と同時に、ダブルコピーＳＲＡＭ５１３に格納された画像データが読み出され、ＣＰＬＤ５１０に取り込まれ、画像メモリ部３０１から送出された画像データと同様に、Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６に追加読み込みされる。
【００３６】
これにより、Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６には、ダブルコピー画像データの主走査１ライン分が格納されたことになる。
上述の動作をＡ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６、Ｂ群６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６をトグル動作させることによって行い、ライン間の繋ぎを行う。
【００３７】
次に、画像データ出力部を構成するドライバ１０００について説明する。
ＣＰＬＤ５１１に入力されたＬＰＨ１〜３（ＬＥＤヘッド５０３＿１〜５０３＿３）の２ライン画像データは、ＣＰＬＤ５１１内部にて１ライン合成される。
次に、１ライン合成された画像データは、２ｂｉｔデータから５ｂｉｔデータにｂｉｔ変換され、最終段として、ＬＥＤヘッド５０３＿１の１分割目の画像データはＤ１Ａ（４..０）、２分割目の画像データはＤ１Ｂ(４..０)、ＬＥＤヘッド５０３＿２の１分割目の画像データはＤ２Ａ（４..０）、２分割目の画像データはＤ２Ｂ(４..０)、ＬＥＤヘッド５０３＿３の１分割目の画像データはＤ３Ａ（４..０）、２分割目の画像データはＤ３Ｂ(４..０)としてＣＰＬＤ５１１からタイミング信号と共に出力され、ドライバ１０００を介し、９．５ＭＨｚのスピードで各ＬＥＤヘッド５０３＿１〜５０３＿３へそれぞれ転送される。
【００３８】
次に、ダウンロード部を構成するＥＰＲＯＭ５１７について説明する。
ＣＰＬＤ５１０，ＣＰＬＤ５１１はＳＲＡＭタイプのＣＰＬＤであるため、電源ＯＦＦにより、ＣＰＬＤ５１０，ＣＰＬＤ５１１内部の書き込み制御プログラムが全て消去される。
そのため、電源投入時（電源ＯＮ時）に、ＥＰＲＯＭ５１７よりプログラムのダウンロード（コンフィギュレーション）が毎回行われる。
まず、電源が投入されると、ＣＰＬＤ５１０にＥＰＲＯＭ５１７よりＤＯＷＮＲＯＡＤ＿ＣＰＬＤ１としてプログラムがシリアルデータで転送されてダウンロードが行われ、ＣＰＬＤ５１０へのダウンロードが終了すると同時に、ＣＰＬＤ５１１にＥＰＲＯＭ５１７よりＤＯＷＮＲＯＡＤ＿ＣＰＬＤ２としてプログラムがシリアルデータで転送され、プログラムがダウンロードされる。
【００３９】
次に、リセット回路部を構成するリセットＩＣ５１８について説明する。
電源ＯＮ時あるいはＬＥＤヘッド制御回路５０２への供給電源の電圧降下により、リセットＩＣ５１８よりシステムリセット信号ＲＥＳＥＴ＿ＣＰＬＤ１およびＲＥＳＥＴ＿ＣＰＬＤ２が出力される。
システムリセット信号ＲＥＳＥＴ＿ＣＰＬＤ１はＣＰＬＤ５１０に、システムリセット信号ＲＥＳＥＴ＿ＣＰＬＤ２はＣＰＬＤ５１１にそれぞれ入力され、これを基にＣＰＬＤ５１０およびＣＰＬＤ５１１内部のカウンタ回路のリセットが行われ、システムの初期化が行われる。
【００４０】
次に、条件設定部を構成するプリンタ制御回路５０４について説明する。
ＬＥＤ書込制御回路５０１への書き込み条件（ダブルコピーの有無，書き込み用紙サイズなど）の設定は、プリンタ制御回路５０４からの各制御信号ＬＤＡＴＡ（７..０），ＬＡＤＲ（６..０），ＶＤＢＣＳ，ＸＰＦＧＡＴＥ＿ＩＯＢ，ＸＰＳＧＡＴＥ，ＸＴＬＧＡＴＥがＣＰＬＤ５１０、ＣＰＬＤ５１１に入力されることによって行われる。
ここで、プリンタ制御回路５０４およびＬＥＤ書込制御回路５０１が、以下の（１）〜（４）に示すこの発明に係わる機能を果たす。
【００４１】
（１）各ＬＥＤヘッド５０３＿１〜５０３＿３へ転送すべき画像データをそのＬＥＤヘッド５０３＿１〜５０３＿３毎に分割する分割制御手段としての機能
（２）その機能によって分割した各画像データを感光体ドラム２５の回動方向に結像させる位置分だけ時間的にずらして各ＬＥＤヘッド５０３＿１〜５０３＿３へ転送させる転送タイミング制御手段としての機能
（３）（１）の機能によって分割された各ＬＥＤヘッド５０３＿１〜５０３＿３へそれぞれ転送すべき画像データのうち、偶数番目のＬＥＤヘッドの各発光素子への画像データの転送方向と奇数番目のＬＥＤヘッドの各発光素子への画像データの転送方向が逆になるように制御する転送方向制御手段としての機能
（４）（２）の機能による各画像データの転送タイミングを調整する転送タイミング調整手段としての機能
【００４２】
次に、図８によってＣＰＬＤ５１０（ＣＰＬＤ１）を、図９によってＣＰＬＤ５１１（ＣＰＬＤ２）の内部の詳細を説明する前に、図１０および図１１によってＬＥＤヘッド５０３＿１〜５０３＿３の内部の説明をする。
まず、図１０を参照してＬＥＤヘッド５０３＿１〜５０３＿３のうちのＬＥＤヘッド５０３＿１について説明する。なお、他のＬＥＤヘッド５０３＿２，５０３＿３も同様なので、説明を省略する。
【００４３】
図１０は、ＬＥＤヘッド５０３＿１の構成例を示すブロック図である。
ＬＥＤヘッド５０３＿１は、内部でＬＥＤアレイ５３０＿１〜ＬＥＤアレイ５３０＿４０の１９２個単位で４０分割され、主走査方向に等間隔に配置されている。
各々のＬＥＤ素子（単に「ＬＥＤ」ともいう）には、ドライバＩＣ５３１＿１〜５３１＿４０がそれぞれ接続されている。
【００４４】
ドライバＩＣ５３１＿１〜５３１＿４０にはそれぞれ、各ドットに対応する画像データおよびＬＥＤをその時間だけ点灯させるストローブ（ＳＴＢ）信号、データ転送用のクロック（ＣＬＫ）、データをクリアするためのリセット（ＲＳＴ）信号、ＬＥＤ全体の明るさを設定する発光光量信号Ｖｒｅｆなどが入力信号として入力される。
ＬＥＤヘッド５０３＿１に転送される画像データは、まずＬＥＤヘッド制御回路５０２を介してＬＥＤアレイ５３０＿１の各ＬＥＤに対応するドライバＩＣに入力される。
次いで、ＲＳＴ信号によって前の画像データがクリアされ、ＳＴＢ信号によって画像データに対応するＬＥＤが点灯し、感光体面に潜像が形成される。
【００４５】
次に、図１１を参照してドライバＩＣ５３１＿１〜５３１＿４０のうちのドライバＩＣ５３１＿１の内部回路およびＬＥＤについて説明する。なお、他のドライバＩＣ５３１＿２〜５３１＿４０の内部回路およびＬＥＤも同様なので、説明を省略する。
図１１は、ドライバＩＣ５３１＿１の内部回路およびＬＥＤの構成例を示すブロック図である。
【００４６】
ＬＥＤ１〜ＬＥＤ１９２はカソードコモンでＧＮＤに接続され、アノードはドライバＩＣ５３１＿１内部のトランジスタ５３５＿１〜５３５＿１９２のエミッタに接続されている。
トランジスタ５３５＿１〜５３５＿１９２のコレクタは、Ｖｃｃに全て接続されている。
トランジスタ５３５＿１〜５３５＿１９２のベースは、ＬＥＤの電流を設定するアンプ５３６＿１〜５３６＿１９２の出力端子にそれぞれ接続されている。
【００４７】
アンプ５３６＿１〜５３６＿１９２の２つの入力端子の一方は、ＬＥＤヘッド制御回路５０２の共通のＶｒｅｆ信号の出力端子に接続され、他方はＡＮＤゲート５３７＿１〜５３７＿１９２の出力端子に接続されている。
ＡＮＤゲート５３７＿１〜５３７＿１９２の２つの入力端子の一方は、ＬＥＤヘッド制御回路５０２の共通のＳＴＢ信号の出力端子に接続され、他方はＬＥＤヘッド制御回路５０２の画像データの出力端子に接続されている。
【００４８】
次に、図８および図９を参照して、図５のＬＥＤ書込制御回路５０１の内部回路による制御について説明する。
図８はＣＰＬＤ５１０（ＣＰＬＤ１）の構成例を示すブロック図、図９はＣＰＬＤ５１１（ＣＰＬＤ２）の構成例を示すブロック図である。
【００４９】
ＣＰＬＤ５１０は、画像情報記憶装置３００から送られてくる各２ビットのイーブンデータ，オッドデータをＳＲＡＭ群に書き込んだり、読み出したりする制御を行う。また、テストパターンとのセレクト（選択）を可能とし、データ転送に必要なゲート信号を生成する。
ＣＰＬＤ５１１は、ＣＰＬＤ５１０での制御によりＳＲＡＭ群に格納された２ビットのイーブンデータ，オッドデータを１ラインに合成し、更に２ビットデータを５ビットデータに変換してＬＥＤヘッド５０３＿１へ転送する制御を行う。
【００５０】
以下、ＣＰＬＤ５１０の各部（各ブロック）の詳細制御について説明する。
まず、ＣＰＬＤ５１０内のデータ入力細線化部５２１の制御について、図１２の（１）によって説明をする。
図１２は、ＣＰＬＤ５１０内のデータ入力細線化部５２１の構成例を示す回路図である。なお、図中、「ＦＦ」はフリップフロップ回路である。
プリンタ制御回路５０４は、転送基準クロックＸＰＣＬＫに同期した２ビット単位のイーブンデータＰＫＥＤＩ，オッドデータＰＫＯＤＩを入力ＦＦ６００＿１，２ｎｄＦＦ６００＿２，３ｒｄＦＦ６００＿３によりラッチさせ、注目画素に対し、前後のデータを組み合わせ回路６０１＿１，６０１＿２に入力させ、その出力を比較器６０２に入力させる。
【００５１】
比較器６０２より出力されたデータは、次段のマスクＦＦ６０３に入力され、画像有効範囲信号の期間のみ出力するようマスクされる。
マスクされたデータは、ＰＫＥＤＩ３，ＰＫＯＤＩ３として出力される。
ここで、上記制御を行うために、操作装置４００の操作パネル４２０上のキー操作によって上記注目画素を変換するモードを選択することにより、画像情報記憶装置３００より変換信号（細線化信号）がレジスタ部５３０を介してＣＰＬＤ５１０に入力される。
【００５２】
次に、ＣＰＬＤ５１０内の信号セレクト部５２０の制御について、図１３によって説明する。
図１３はＣＰＬＤ５１０内の信号セレクト部５２０の構成例を示す回路図である。
プリンタ制御回路５０４は、転送基準クロックＸＰＣＬＫあるいは図示しない内部回路からのテストクロックＴＥＳＴ＿ＣＬＫを、セレクタ回路６２０によってレジスタ部５３０からのＥＸＴＭＯＤ信号により選択させ、次段のＳＲＡＭ書き込み制御部５２５に書き込みクロックＳＷＣＬＫとして出力させる。
また、その書き込みクロックＳＷＣＬＫを内部ＬＳＹＮＣ生成回路６２２に入力させ、書き込み開始信号ＷＳＴＴＰが生成出力させる。
【００５３】
さらに、画像情報記憶装置３００からの画像領域信号ＸＰＬＧＡＴＥをマスク領域設定回路６２１に入力させ、レジスタ部５３０からの画像マスクＩＳＲＥＧにより範囲を指定させ、画像有効範囲信号ＰＬＧＡＴＥＩＳとして出力させる。
その画像有効範囲信号ＰＬＧＡＴＥＩＳは、セレクタ回路６２５に入力させ、書き込み開始信号ＷＳＴＴＰとの選択をレジスタ部５３０からのＴＥＳＴＭＯＤによって行わせ、主走査の書き込み開始信号ＷＲＳＴＡＲＴ信号として出力させる。
画像情報記憶装置３００より出力された画像期間信号ＸＰＦＧＡＴＥと内部ＬＳＹＮＣ同期回路６２３に同期した画像期間信号ＩＯＢＦＧＡＴＥは、セレクタ回路６２４に入力させ、レジスタＦＧＴＭＯＤによって選択させ、書き込み期間信号ＳＷＦＧＡＴＥとして出力させる。
【００５４】
内部ＬＳＹＮＣ生成回路６２２によって生成出力された書き込み開始信号ＷＳＴＴＰと画像情報記憶装置３００より出力された主走査画素開始信号ＸＰＬＳＹＮＣは、セレクタ６２６に入力させ、レジスタ部５３０からのＴＥＳＴＭＯＤ信号により選択させて出力させる。
セレクタ回路６２６から出力された信号は、ＳＹＳＣＬＫ同期回路６２７に入力させ、内部基準クロックＳＹＳＣＬＫと同期させて、読み出し主走査画像開始信号ＲＬＳＹＮＣとして出力させる。
【００５５】
その読み出し主走査画像開始信号ＲＬＳＹＮＣは、１ライン遅延回路６２８に入力させ、セレクタ回路６２４から出力された書き込み期間信号ＳＷＦＧＡＴＥと同期させ、読み出し画像期間信号ＲＦＧＡＴＥとして出力させる。
上述した各ゲート信号は、次段のＳＲＡＭ書き込み制御部５２５，ＳＲＡＭ読み出し制御部５２６，ブロック切換制御部５２４，ダブルコピー制御部５１９，テストパターン発生制御部５２２へそれぞれ転送される。
【００５６】
次に、図８のＣＰＬＤ５１０内のテストパターン生成部５２２の制御について、図１４によって説明する。
図１４は、ＣＰＬＤ５１０内のテストパターン生成部５２２の構成例を示す回路図である。
プリンタ制御回路５０４は、信号セレクト部５２０より生成された主走査書き込み開始信号ＷＳＴＴＰと副走査書き込み期間信号ＳＷＦＧＡＴＥは、主走査カウンタ回路６０４，副走査カウンタ回路６０５に入力させ、主走査カウンタ回路６０４によって信号ＬＣＯＵＮＴを、副走査カウンタ回路６０５によって信号ＦＣＯＵＮＴをそれぞれ生成させ、組合回路６０６によって両信号を組み合わせることによりパターンを生成させる。
【００５７】
生成された各々のパターンはセレクタ回路６０７に入力させ、レジスタ部５３０からのパターン選択信号によって選択させ、データＴＰＤＡＴＡとして出力させる。
セレクタ回路６０７から出力されたデータＴＰＤＡＴＡは、２ビット変換回路６０８に入力させ、２ビットデータＰＫＥＤＴＰ，ＰＫＯＤＴＰとして出力させる。
【００５８】
次に、図８のＣＰＬＤ５１０内のセレクタ部５２３の制御について、図１５によって説明する。
図１５は、ＣＰＬＤ５１０内のセレクタ部５２３の構成例を示す回路図である。
プリンタ制御回路５０４は、データ入力細線化部５２１から出力された２ビットのイーブンデータＰＫＥＤＩ３，オッドデータＰＫＯＤＩ３と、テストパターン生成部５２２から出力されたテストパターンを構成する２ビットのイーブンデータＰＫＥＤＴＰ，オッドデータＰＫＯＤＴＰをセレクタ回路６０９に入力させ、画像情報記憶装置３００よりレジスタ部５３０を介して入力されるパターン選択信号（操作装置４００の操作パネル４２０上のキー操作によって選択される）によって選択させ、データＰＫＥＤ４，ＰＫＯＤ４として出力させる。
【００５９】
次に、図８のＣＰＬＤ５１０内のダブルコピー制御部５１９の制御について、図１６および図１７によって説明する。
図１６は、ＣＰＬＤ５１０内のダブルコピー制御部５１９の構成例を示す回路図である。図１７は、ダブルコピー制御部５１９の動作を示すタイミングチャートである。
プリンタ制御回路５０４は、転送基準クロックＸＰＣＬＫと信号セレクト部５２０からの書き込み開始信号ＷＲＳＴＡＲＴ、およびレジスタ部５３０からのダブルコピー信号をカウンタ生成回路６３０に入力させ、レジスタ部５３０に設定されたカウント分だけＸＰＣＬＫに同期したカウント信号を出力させる。
【００６０】
カウンタ生成回路６３０から出力されたカウント信号は、ＳＲＡＭ書き込み期間回路６３１，ＳＲＡＭ読み出し期間回路６３２，およびセレクタ回路６３３に入力される。
ＳＲＡＭ書き込み期間回路６３１は、カウント信号と信号セレクト部５２０からの書き込み開始信号ＷＲＳＴＡＲＴとレジスタ部５３０からのダブルコピー信号とが入力され、ＳＲＡＭへの書き込み期間信号ＷＣＰ＿ＷＥＮを出力する。
ＳＲＡＭ読み出し期間回路６３２は、ＳＲＡＭへの書き込み期間信号ＷＣＰ＿ＷＥＮが入力され、その信号の入力終了後、ＳＲＡＭへの読み出し期間信号ＷＣＰ＿ＲＥＮを出力する。
【００６１】
外部のＳＲＡＭへの制御信号，書き込み信号ＷＲＷ，読み出し信号ＲＤＷ，カウント信号ＷＡＤＲは、ＳＲＡＭ書き込み期間回路６３１より出力された書き込み期間信号ＷＣＰ＿ＷＥＮおよびＳＲＡＭ読み出し期間回路６３２より出力された読み出し期間信号ＷＣＰ＿ＲＥＮが組合回路６３８，反転回路６３９，セレクタ回路６３３に入力されることによって生成され、出力される。
セレクタ部５２３より出力されたデータＰＫＥＤ４，ＰＫＯＤ４は、セレクタ回路６３４，６３７に入力される。
【００６２】
セレクタ６３４に入力されたデータは、そこでＳＲＡＭ書き込み期間回路６３１からの書き込み期間信号ＷＣＰ＿ＷＥＮと信号セレクト部５２０からの書き込み開始信号ＷＲＳＴＡＲＴおよび書き込み期間信号ＳＷＦＧＡＴＥにより選択され、データＰＫＥＤ５，ＰＫＯＤ５として出力され、セレクタ回路６３５へ入力される。
セレクタ回路６３５は、ＳＲＡＭ書き込み期間回路６３１からの書き込み期間信号ＷＣＰ＿ＷＥＮにより入力データの選択を行い、データＥＤＷ，ＯＤＷとして出力する。
【００６３】
このデータＥＤＷ，ＯＤＷは、外部のＳＲＡＭのデータであり、双方向性をもち、ＳＲＡＭからの読み出し信号をセレクタ回路６３６へ入力させる。
セレクタ回路６３６は、上記入力データをＳＲＡＭ読み出し期間信号ＷＣＰ＿ＲＥＮによって選択し、データＰＫＥＤＤ，ＰＫＯＤＤとして出力してセレクタ６３７へ入力させる。
セレクタ回路６３７は、データＰＫＥＤＤ，ＰＫＯＤＤとデータＰＫＥＤ４，ＰＫＯＤ４が入力され、ＳＲＡＭ書き込み期間回路６３１からの書き込み期間信号ＷＣＰ＿ＷＥＮとレジスタ部５３０からのダブルコピー信号により選択し、出力データＰＫＥＤ，ＰＫＯＤとして出力する。
【００６４】
ここで、ダブルコピー制御部５１９の動作タイミングについて、図１７を参照して説明する。
ダブルコピーモードが選択された場合、書き込み開始信号ＷＲＳＴＡＲＴがハイレベル“Ｈ”（オン）になると、ダブルコピー用のＳＲＡＭ書き込み期間ＷＣＰ＿ＷＥＮも“Ｈ”になり、入力画像データが通常動作のＳＲＡＭ群に転送されつつ、ダブルコピー用ＳＲＡＭにも転送されて書き込まれる。
主走査方向の中間点になると、ダブルコピー用のＳＲＡＭ読み出し期間ＷＣＰ＿ＲＥＮが“Ｈ”になり、ＳＲＡＭ群のデータは、ダブルコピー用ＳＲＡＭからのデータが読み出されて転送されることにより、主走査ラインに同じ画像データが書き込まれる。
【００６５】
次に、図８のＣＰＬＤ５１０内のデータフォーマット変換部５１８，ブロック切換制御部５２４，ＳＲＡＭ書き込み制御部５２５，ＳＲＡＭ読み出し制御部５２６，書き込みパルス生成部５２７，アドレスセレクタ部５２８について説明する前に、各ＬＥＤヘッド５０３＿１〜５０３＿３の画像領域について説明する。
図１８は、各ＬＥＤヘッド５０３＿１〜５０３＿３の画像領域を説明するための説明図である。
各ＬＥＤヘッド５０３＿１〜５０３＿３は、いずれも７６８０ドット（ｄｏｔ）の画素数分の長さを有している。
【００６６】
各ＬＥＤヘッド５０３＿１〜５０３＿３の両端を重複させることで余白部をもたせ、有効画像領域を制御することにより、画像が重ならないようにする。
また、ＬＥＤヘッド５０３＿２は、有効画像領域を固定にして、両端２５８ドットを余白領域として画像を取り込まないようにし、ＬＥＤヘッド５０３＿１，５０３＿３にて有効画像領域は固定のままで、画像をシフトさせてＬＥＤヘッド間（ＬＥＤヘッド５０３＿１と５０３＿２との間およびＬＥＤヘッド５０３＿２と５０３＿３との間）の位置補正をする。
各ＬＥＤヘッド５０３＿１〜５０３＿３の有効画像領域の画像を割り当てられたＳＲＡＭに２ドット単位のデータ（画素）で書き込みを行う。
【００６７】
次に、図１９〜図２１を参照して、Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６，Ｂ群６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６へのデータの書き込みおよびそのデータの読み出しの順序と、各ＬＥＤヘッド５０３＿１〜５０３＿３の各ＬＥＤへのデータ転送方向と、ＳＲＡＭアドレスについて説明する。
図１９〜図２１は、Ａ群６個のＳＲＡＭ５１４Ａ＿１（ＳＲＡＭ１）〜５１４Ａ＿６（ＳＲＡＭ６），Ｂ群６個のＳＲＡＭ５１４Ｂ＿１（ＳＲＡＭ１）〜５１４Ｂ＿６（ＳＲＡＭ６）へのデータの書き込みおよびそのデータの読み出しの順序（方向）と、各ＬＥＤヘッド５０３＿１〜５０３＿３の各ＬＥＤへのデータ転送方向と、ＳＲＡＭアドレスを説明するための説明図である。
【００６８】
有効画素番号は、図１の画像情報記憶装置３００から転送される１画素データに対応するものであり、最大画像データ数２１６１２画素（ドット）分のＬＥＤに転送される順番に番号０から２１６１１に配列したものである。
３本のＬＥＤヘッド５０３＿１〜５０３＿３のデータ分担は、ＬＥＤヘッド５０３＿１が０から７２２３ドット、ＬＥＤヘッド５０３＿２が７２２４ドットから１４３８７ドット、ＬＥＤヘッド５０３＿３が１４３８８ドットから２１６１１ドットとなる。
【００６９】
ＬＥＤヘッド（ＬＰＨ）上の物理位置は、各有効画素番号の１画素データによる点灯が各ＬＥＤヘッド５０３＿１〜５０３＿３のどの場所で行われるかを示している。
ＬＥＤヘッド５０３＿１〜５０３＿３は、データ転送２分割であり、７６８０ドットの半分の３８４０ドットずつとなる。
３本のＬＥＤヘッド５０３＿１〜５０３＿３は、千鳥状に取り付いているので、各ＳＲＡＭから各ＬＥＤヘッド５０３＿１〜５０３＿３の各ＬＥＤへのデータ転送方向は次のようになる。
【００７０】
すなわち、ＬＥＤヘッド５０３＿１（ＬＰＨ１）の各ＬＥＤへのデータ転送は、下から（実際には右から左へ）始まる。ＬＥＤヘッド５０３＿２（ＬＰＨ２）の各ＬＥＤへのデータ転送は、上から（実際には左から右へ）始まる。ＬＥＤヘッド５０３＿３（ＬＰＨ３）の各ＬＥＤへのデータ転送は、下から（実際には右から左へ）始まる。
３本のＬＥＤヘッド５０３＿１〜５０３＿３を重複させて一直線とすると、ＬＥＤヘッド５０３＿１のＡブロック２５８ドット目の次にＬＥＤヘッド５０３＿２のＡブロック２５８ドット目が続くことにより、画像データがずれることなくつながる。
【００７１】
同様に、ＬＥＤヘッド５０３＿２のＢブロック３５８１ドット目の次にＬＥＤヘッド５０３＿３のＢブロック３５８１ドット目が続く。
ＳＲＡＭ上のアドレスは、ＬＥＤヘッド１本あたりデータ転送２分割の１分割に１個のＳＲＡＭを対応させている（ＬＥＤヘッド３本＊２分割＝６個）。つまり１ライン目の画像データをＡ群のＳＲＡＭ５１４Ａ＿１（ＳＲＡＭ１）〜５１４Ａ＿６（ＳＲＡＭ６）に書き込み、２ライン目の画像データをＢ群のＳＲＡＭ５１４Ｂ＿１（ＳＲＡＭ１）〜５１４Ｂ＿６（ＳＲＡＭ６）に書き込むので、１２個のＳＲＡＭを使用する構成である。
【００７２】
ＬＥＤヘッドの各ＬＥＤへのデータ転送方向が、ＬＥＤヘッド５０３＿１，５０３＿３は下から、ＬＥＤヘッド５０３＿２は上からであるので、各ＳＲＡＭへの書き込みアドレスを、ＬＥＤヘッド５０３＿１，５０３＿３に対してはダウンカウント、ＬＥＤヘッド５０３＿２に対してはアップカウントする。また、ＳＲＡＭ１アドレスには２ドット単位で書き込まれる（格納される）ので、ＬＥＤヘッド１分割分のデータは、３８４０ドットの半分の１９２０アドレスとなる。
ＳＲＡＭの書き込みスタートアドレス、書き込み終了アドレスは、原稿・転写紙サイズに依存し、画像情報記憶装置３００にて判断して適切なアドレス値を出力し、レジスタ部５３０により転送される。
【００７３】
一方、ＬＥＤヘッド５０３＿１と５０３＿２との間（ＬＰＨ１−２間）の繋ぎ目アドレス、ＬＥＤヘッド５０３＿２と５０３＿３との間（ＬＥＤヘッド２−３間）の繋ぎ目アドレスは、図１の操作装置４００の操作パネル４２０上のキー操作によって入力され、画像情報記憶装置３００からレジスタ部５３０により転送される。上述の操作により、上記繋ぎ目の調整が可能である。また、上記繋ぎ目の調整に伴い、書き込みスタートアドレス，終了アドレスも可変する。
次に、ＳＲＡＭ読み出し方向では、各ＳＲＡＭ上のアドレスに書き込まれたデータを全て同時にアドレス０からアップカウントして読み出す。読み出し方向は、各ＬＥＤヘッド取り付けでの転送方向となる。
以上の動作を、Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６とＢ群６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６に対して交互に行うことにより、主走査ラインのデータを転送できる。
【００７４】
次に、図８のＣＰＬＤ５１０内のブロック切換制御部５２４の制御について、図２２によって説明する。
図２２は、ＣＰＬＤ５１０内のブロック切換制御部５２４の構成例を示す回路図である。
入力書き込みクロックＳＷＣＬＫ，読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥは、ブロック切換信号生成回路８１４に入力され、そこから読み出し画像期間が有効の場合に主走査ライン毎に切り換わるラインブロック切換信号ＢＬＯＣＫが出力され、Ａ群ＳＲＡＭとＢ群ＳＲＡＭの切り換えが行われる。
【００７５】
次に、図８のＣＰＬＤ５１０内のＳＲＡＭ書き込み制御部５２５の制御について、図２３によって説明する。
図２３は、ＣＰＬＤ５１０内のＳＲＡＭ書き込み制御部５２５の構成例を示す回路図である。
プリンタ制御回路５０４は、入力書き込みクロックＳＷＣＬＫ，基準同期クロックＳＹＳＣＫ，およびレジスタ部５３０からのクリア信号ＭＣＬＲ，ＳＲＥＳＥＴをリセットパルス生成回路８１６に入力させて、リセットパルスＳＲＥＳＲＰを出力させ、ＳＲＡＭ書き込み制御回路８１７と書き込みアドレスカウンタ回路８１８に入力させる。
【００７６】
ＳＲＡＭ書き込み制御回路８１７は、レジスタ部５３０からの書き込みスタートアドレス信号ＨＳＴＡＤＲＳ，書き込み開始ＳＲＡＭブロック信号ＨＳＴＢＬＫ，書き込み終了アドレス信号ＨＥＮＡＤＲＳ，書き込み終了ＳＲＡＭブロック信号ＨＥＮＢＬＫに基いて、どのＳＲＡＭから書き込み動作を開始するか、そしてどの条件で次のＳＲＡＭへ移行するか、またスタート位置に戻すかを処理し、ＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐを出力する。
プリンタ制御回路５０４は、ＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐを書き込みアドレスカウンタ回路８１８に入力させ、ＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐに応じてＳＲＡＭ書き込みアドレスカウンタ信号ＷＣＮＴを設定させ、出力させる。
【００７７】
ＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐに応じてＳＲＡＭ書き込みアドレスカウンタ信号ＷＣＮＴが設定されるが、図１９〜図２１に示したように、各ＳＲＡＭへの書き込みアドレス設定が、奇数番目のＬＥＤヘッド５０３＿１，５０３＿３に対してはダウンカウント、偶数番目のＬＥＤヘッド５０３＿２に対してはアップカウントとなり、奇数番目のＬＥＤヘッド５０３＿１，５０３＿３の各ＬＥＤへの画像データの転送方向と偶数番目のＬＥＤヘッド５０３＿２のＬＥＤへの画像データの転送方向が逆になるように制御される。
なお、複数個のＬＥＤヘッドを同じ方向に配列させ、その各ＬＥＤヘッドの各ＬＥＤへの画像データの転送方向を同じにしても制御可能とする。
【００７８】
次に、図８のＣＰＬＤ５１０内のＳＲＡＭ読み出し制御部５２６の制御について、図２４によって説明する。
図２４は、ＣＰＬＤ５１０内のＳＲＡＭ読み出し制御部５２６の構成例を示す回路図である。
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫ，読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥを読み出しカウンタ生成回路８２２に入力させ、基準同期クロックＳＹＳＣＫを４分周させてＳＲＡＭ読み出しタイミングカウンタ信号ＳＲＲＤＣＫを出力させ、ＳＲＡＭ読み出し制御回路８２３に入力させる。
【００７９】
ＳＲＡＭ読み出し制御回路８２３に、ＳＲＡＭ読み出しタイミングカウンタ信号ＳＲＲＤＣＫの他に、ＳＲＡＭ書き込み制御部５２５からのＳＲＡＭ書き込み処理シーケンサｓｅｑ＿ｐ，ＳＲＡＭ書き込みアドレスカウンタ信号ＷＣＮＴ，リセットパルスＳＲＥＳＲＰを入力させることにより、ＳＲＡＭ読み出しアドレスカウンタ信号ＲＣＮＴを出力させる。
そのＳＲＡＭ読み出しアドレスカウンタ信号ＲＣＮＴは、ブロック切換制御部５２４からのラインブロック切換信号ＢＬＯＣＫ，読み出し主走査画像開始信号ＲＬＳＹＮＣ、読み出し画像期間信号ＲＦＧＡＴＥと共に、読み出しイネーブル信号生成回路８２４に入力させ、Ａ，Ｂ群のＳＲＡＭのどちらを有効にするかを示す信号、つまりＡ群ＳＲＡＭ読み出し信号ＲＤＡあるいはＢ群ＳＲＡＭ読み出し信号ＲＤＢを選択的に出力させる。
【００８０】
次に、図８のＣＰＬＤ５１０内の書き込みパルス生成部５２７およびアドレスセレクタ部５２８の制御について、図２５〜図２７によって説明する。
図２５はＣＰＬＤ５１０内の書き込みパルス生成部５２７の構成例を示す回路図、図２６はＣＰＬＤ５１０内のアドレスセレクタ部５２８の構成例を示す回路図である。図２７は、書き込みパルス生成部５２７およびアドレスセレクタ部５２８の動作を示すタイミングチャートである。
【００８１】
プリンタ制御回路５０４は、ＳＲＡＭ書き込み制御部５２５からのＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐおよびブロック切換制御部５２４からのラインブロック切換信号ＢＬＯＣＫを、書き込みパルス生成部５２７を構成する書き込みパルス生成回路８１９に入力させ、例えばラインブロック切換信号ＢＬＯＣＫが“Ｈ”ならば書き込みイネーブル信号ＷＥＡ１〜６を選択させ、ＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐの該当するＳＲＡＭをＨｉｇｈイネーブルにする。
よって、主走査１ライン目では、書き込みイネーブル信号ＷＥＡ１〜６を順番にイネーブルしていき、主走査２ライン目では、書き込みイネーブル信号ＷＥＢ１〜６を順番にイネーブルしていく。
【００８２】
書き込みパルス生成回路８１９から出力される書き込みイネーブル信号ＷＥＡ１〜６とＷＥＢ１〜６は、書き込み信号生成回路８２０に入力される。
書き込み信号生成回路８２０は、入力される書き込みイネーブル信号ＷＥＡ１〜６およびＷＥＢ１〜６を入力書き込みクロックＳＷＣＬＫと同期させ、Ａ群ＳＲＡＭ書き込み信号ＷＲＡ１〜６およびＢ群ＳＲＡＭ書き込み信号ＷＲＢ１〜６を出力する。
プリンタ制御回路５０４は、ＳＲＡＭ書き込み信号を有効にするために、書き込み期間イネーブル信号ＳＷＦＧＡＴＥをＳＲＡＭ書き込みブロック信号生成回路８２１に入力させ、Ａ群ＳＲＡＭバッファゲート信号ＡＳＥＬとＢ群ＳＲＡＭバッファゲート信号ＢＳＥＬとを出力させる。
【００８３】
一方、プリンタ制御回路５０４は、読み出し画像期間信号が示す読み出し画像期間が有効のとき、ブロック切換制御部５２４からの主走査ライン毎に切り替わるラインブロック切換信号ＢＬＯＣＫをアドレスセレクタ部５２８を構成するアドレスセレクタ回路８１５に入力させ、ＳＲＡＭ書き込み制御部５２５から出力されたＳＲＡＭ書き込みアドレスカウンタ信号ＷＣＮＴとＳＲＡＭ読み出し制御部５２６から出力されたＳＲＡＭ読み出しアドレスカウンタ信号ＲＣＮＴの入力を切り換え、Ａ群ＳＲＡＭアドレス信号ＡＡＤＲあるいはＢ群ＳＲＡＭアドレス信号ＢＡＤＲとして出力させる。
【００８４】
次に、図８のＣＰＬＤ５１０内のデータフォーマット変換部５１８の制御について、図２８によって説明する。
図２８は、ＣＰＬＤ５１０内のデータフォーマット変換部５１８の構成例を示す回路図である。
ＳＲＡＭへの１アドレスへのデータは、２画素単位である。ＬＥＤヘッド５０３＿１と５０３＿２との繋ぎ目部、ＬＥＤヘッド５０３＿２と５０３＿３との繋ぎ目部のヘッド間の位置補正を１画素単位で制御するために、ＳＲＡＭ書き込みアドレスを変更せず、入力データを１画素ずらす。
【００８５】
プリンタ制御回路５０４は、入力２ビットイーブンデータＰＫＥＤ，入力２ビットオッドデータＰＫＯＤをラッチ１回路８１０に入力させ、入力書き込みクロックＳＷＣＬＫによってラッチさせ、データＰＫＥＤ１Ｄ，ＰＫＯＤ１Ｄとして出力する。
また、ラッチ１回路８１０から出力されたデータＰＫＯＤ１Ｄをラッチ２回路８１１によってラッチさせ、ＰＫＯＤ２Ｄとして出力する。
ラッチ１回路８１０およびラッチ２回路８１１から出力されたデータは、ＬＥＤヘッド５０３＿３（ＬＥＤヘッド３）への１ドット遅延したデータ、ＬＥＤヘッド５０３＿２（ＬＥＤヘッド２），ＬＥＤヘッド５０３＿３（ＬＥＤヘッド３）への正規データ、ＬＥＤヘッド５０３＿１（ＬＥＤヘッド１）への１ドット遅延したデータ、ＬＥＤヘッド５０３＿１への正規データとなり、セレクタ回路８１３に入力される。
【００８６】
プリンタ制御回路５０４は、セレクタ回路８１３に入力された各データのいずれかを、どのＳＲＡＭのデータかを決めているＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐと、画像情報記憶装置３００からレジスタ部５３０により転送されたシフト信号ＳＨＩＦＴ１，３，書き込み開始アドレス信号ＨＳＴＡＤＲＳ，ヘッド２−３接続アドレス信号と、ＳＲＡＭ書き込みアドレスカウンタ信号ＷＣＮＴとに基づいて選択させ、出力データＥＤ又はＯＤとして出力させる。
【００８７】
次に、図８のＣＰＬＤ５１０内のフィールドメモリ書き込み制御部５２９の制御について、図２９によって説明する。
図２９は、ＣＰＬＤ５１０内のフィールドメモリ書き込み制御部５２９の構成例を示す回路図である。
フィールドメモリ書き込み制御部５２９は、Ａ群６個のＳＲＡＭ５１４Ａ＿３〜５１４Ａ＿６，Ｂ群６個のＳＲＡＭ５１４Ｂ＿３〜５１４Ｂ＿６より出力されるＬＥＤヘッド５０３＿２，５０３＿３に転送すべき画像データをフィールドメモリ（ＦＭ）に書き込むためのゲート信号を生成するブロックである。
【００８８】
ＬＥＤヘッド５０３＿２へ転送すべき画像データは２個のフィールドメモリ５１５＿１，５１５＿２を使用し、１００ライン分のデータをフィールドメモリ５１５＿１に書き込んだ（格納した）後、フィールドメモリ５１５＿２へ転送し、ＬＥＤヘッド５０３＿３へ転送すべき画像データは、フィールドメモリ５１５＿３に書き込む。
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫ，読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥを副走査カウンタ生成回路８２５に入力させ、１００ライン分遅延させてフィールドメモリ５１５＿１から５１５＿２にデータを転送させるための副走査遅延カウンタ信号ＳＳＤＣＮＴを出力させる。
【００８９】
次に、読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥに加え、ＳＲＡＭ読み出し制御部５２６からのＳＲＡＭ読み出しアドレスカウンタ信号ＲＣＮＴ，基準クロックＳＹＳＣＫを４分周したＳＲＡＭ読み出しタイミングカウンタ信号ＳＲＲＤＣＫをＦＭ書き込みアドレスリセット信号生成回路８２６に入力させ、読み出し主走査画像開始信号ＲＬＳＹＮＣが“Ｈ”にすることにより、ＦＭ書き込みアドレスリセット信号ＦＭＷＲＳＴを生成出力させ、フィールドメモリ５１５＿１〜５１５＿３のアドレスを初期化させる。
【００９０】
ＦＭ書き込みアドレスリセット信号ＦＭＷＲＳＴは、変換回路群８３１に入力される。
変換回路群８３１は、ＦＭ書き込みアドレスリセット信号ＦＭＷＲＳＴの入力により、フィールドメモリ５１５＿１（ＦＭ１），５１５＿２（ＦＭ２）をリセットするためのＦＭ１，２書き込みアドレスリセット信号ＦＭ２ＲＳＴＷ、あるいはフィールドメモリ５１５＿３（ＦＭ３）をリセットするためのＦＭ３書き込みアドレスリセット信号ＦＭ３ＲＳＴＷを出力する。
【００９１】
ここで、フィールドメモリ５１５＿１（ＦＭ１）〜５１５＿３（ＦＭ３）の書き込みアドレスがリセットされ、後述する書き込みイネーブル信号が“Ｈ”になって、ラインデータ（画像データ）がフィールドメモリ５１５＿１（ＦＭ１）に書き込まれ、副走査ライン１００のラインデータが書き込まれたら（格納されたら）、フィールドメモリ５１５＿１（ＦＭ１）の読み出しアドレスがリセットされ、ラインデータをフィールドメモリ５１５＿２（ＦＭ２）へ転送させるために、プリンタ制御回路５０４が、ＦＭ１読み出しアドレスリセット信号生成回路８２７にてＦＭ読み出しアドレスリセット信号ＦＭＲＲＳＴ１を出力させる。
【００９２】
また、ＦＭ書き込みオン時間を決定するため、プリンタ制御回路５０４が、ＦＭ書き込みイネーブル信号生成回路８２８にてＦＭ書き込みイネーブル信号ＦＭＷＥを出力させる。
ＦＭ書き込みイネーブル信号ＦＭＷＥは、変換回路群８３１に入力される。
変換回路群８３１は、ＦＭ書き込みイネーブル信号ＦＭＷＥの入力により、フィールドメモリ５１５＿１（ＦＭ１）およびフィールドメモリ５１５＿２（ＦＭ２）ヘの書き込みを許可するＦＭ１，２書き込みイネーブル信号ＦＭ２ＷＥ、フィールドメモリ５１５＿３（ＦＭ３）ヘの書き込みを許可するＦＭ３書き込みイネーブル信号ＦＭ３ＷＥ、あるいはフィールドメモリ５１５＿２（ＦＭ２）からの読み出しを許可するＦＭ２読み出しイネーブル信号ＦＭ２ＲＥを出力する。
【００９３】
プリンタ制御回路５０４は、基準クロックＳＹＳＣＫを４分周したＳＲＡＭ読み出しタイミングカウンタ信号ＳＲＲＤＣＫをクロック生成回路８２９に入力させ、ＦＭ書き込みクロックＦＭＷＣＬＫを出力させる。
変換回路群８３１は、クロック生成回路８２９からのＦＭ書き込みクロックＦＭＷＣＬＫの入力により、フィールドメモリ５１５＿１（ＦＭ１）およびフィールドメモリ５１５＿２（ＦＭ２）にラインデータを書き込むためのＦＭ１，２書き込みクロックＦＭ２ＳＷＣＫ、フィールドメモリ５１５＿３（ＦＭ３）にラインデータを書き込むためのＦＭ３書き込みクロックＦＭ３ＳＷＣＫ、あるいはフィールドメモリ５１５＿２（ＦＭ２）からラインデータを読み出すためのＦＭ２読み出しクロックＦＭ２ＳＲＣＫを出力する。
【００９４】
プリンタ制御回路５０４は、ＳＲＡＭ読み出し制御部５２６から出力されたＡ群ＳＲＡＭ読み出し信号ＲＤＡ，Ｂ群ＳＲＡＭ読み出し信号ＲＤＢをＦＭ１，３Ａ群／Ｂ群書き込みバッファゲート生成回路８３０に入力させ、フィールドメモリ５１５＿１（ＦＭ１）およびフィールドメモリ５１５＿３（ＦＭ３）に対して、Ａ群ＳＲＡＭデータの書き込みか、Ｂ群ＳＲＡＭデータの書き込みかを選択し、Ａ群ＦＭ１書き込みバッファゲート信号ＦＭ１ＤＡＳＥＬ，Ｂ群ＦＭ１書き込みバッファゲート信号ＦＭ１ＤＢＳＥＬ，Ａ群ＦＭ３書き込みバッファゲート信号ＦＭ３ＤＡＳＥＬ，あるいはＢ群ＦＭ３書き込みバッファゲート信号ＦＭ３ＤＢＳＥＬを出力する。これらのゲート信号の出力動作は、Ａ，Ｂ群のトグル動作となる。
【００９５】
次に、図８のＣＰＬＤ５１０内のレジスタ部５３０の制御について、図３０によって説明する。
図３０は、ＣＰＬＤ５１０内のレジスタ部５３０の構成例を示す回路図である。
プリンタ制御回路５０４は、クロックＳＹＳＣＬＫにより、画像情報記憶装置３００より出力されるアドレス・データをレジスタ部５３０を構成するＳＹＳＣＬＫ同期回路９００によってラッチさせ、入力データを確定して出力させる。
なお、後述するＣＰＬＤ５１１内のレジスタ部５４２も同様の構成であれ、同様の動作を行う。
【００９６】
続いて、図９のＣＰＬＤ５１１（ＣＰＬＤ２）の各部の詳細制御について説明する。
ＣＰＬＤ５１１では、内部クロックＳＹＳＣＫを基準同期クロックとして各制御部に入力している。
ＣＰＬＤ５１１は、フィールドメモリ５１５＿１〜５１５＿３のデータを読み出すためのゲート信号の生成とＬＥＤヘッド５０３＿１〜ＬＥＤヘッド５０３＿３にデータを転送するためのゲート信号の生成を行う。
【００９７】
ＣＰＬＤ５１０での制御より、ＳＲＡＭ群に格納されたＬＥＤヘッド５０３＿１に転送すべき２ビットのイーブンデータ，オッドデータを１ライン合成にフォーマット変換し、更に２ビットデータを５ビットデータに変換してＬＥＤヘッド５０３＿１へ転送する。同様に、フィールドメモリに格納されたＬＥＤヘッド５０３＿２，５０３＿３に転送すべきデータを読み出し、ＬＥＤヘッド５０３＿１に転送すべきデータと同様に、２ビットのイーブンデータ，オッドデータを１ライン合成にフォーマット変換し、更に２ビットデータを５ビットデータに変換してＬＥＤヘッド５０３＿２，５０３＿３へそれぞれ転送する。
【００９８】
以下、図９のＣＰＬＤ５１１の各部（各ブロック）の詳細制御について説明する。
まず、ＣＰＬＤ５１１内のＬＥＤヘッド転送制御部（以下単に「転送制御部」という）５４０およびテストパターン生成部５４１の制御について、図３１によって説明をする。
図３１は、ＣＰＬＤ５１１内の転送制御部５４０およびテストパターン生成部５４１の構成例を示す回路図である。但し、この回路図は、転送制御部５４０の機能とテストパターン生成部５４１の機能を兼ねた回路群によって構成されたものを示している。
【００９９】
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫおよびＣＰＬＤ５１０からの読み出し主走査画像開始信号ＲＬＳＹＮＣを副走査カウンタ回路７０１に入力させてカウントさせ、そのカウント値を示す副走査カウンタ信号をテストパターン生成回路７０３へ出力させる。
また、基準同期クロックＳＹＳＣＫおよびＣＰＬＤ５１０からの読み出し主走査画像開始信号ＲＬＳＹＮＣを主走査カウンタ回路７０２に入力させてカウントさせ、そのカウント値を示す主走査カウンタ信号をＰセンサ生成回路７０４，ＬＥＤヘッド（ＬＰＨ）転送信号生成１回路７０５，ＬＥＤヘッド（ＬＰＨ）転送信号生成２回路７０６，クロック生成回路７０７へ出力させる。
【０１００】
テストパターン生成回路７０３は、副走査カウンタ回路７０１からの副走査カウンタ信号の入力により、内部テストパターンＴＰＤＡＴＡを出力する。
Ｐセンサ生成回路７０４は、画像濃度検知用で使用され、主走査カウンタ信号の入力により、ＬＥＤヘッド５０３＿２のＡブロック（Ａ群）の規定された部分のみにＰセンサパターンＰＳＬＧＡＴＥを出力する。
ＬＥＤヘッド転送信号生成１回路７０５は、主走査カウンタ信号の入力により、ＬＰＨ画像データクロック有効範囲信号ＨＣＬＫＥＮを出力する。
【０１０１】
ＬＥＤヘッド転送信号生成２回路７０６は、主走査カウンタ信号およびＬＰＨ画像データクロック有効範囲信号ＨＣＬＫＥＮの入力により、ＬＥＤヘッド５０３＿１〜５０３＿３への画像データ有効範囲のみＬＰＨ画像データ転送クロックＨＣＬＫを出力する。
クロック生成回路７０７は、基準クロックＳＹＳＣＫを主走査カウンタ信号毎にクリアした２分周のクロックＣＬＫＥＮ９５と４分周したクロックＣＬＫＥＮ４７５を出力する。
【０１０２】
次に、図９のＣＰＬＤ５１１内の光量補正ＲＯＭ読み出し制御部５４３の制御について、図３２および図３３によって説明をする。
図３２および図３３は、ＣＰＬＤ５１１内の光量補正ＲＯＭ読み出し制御部５４３の構成例を示す回路図である。
電源オンにより、プリンタ制御回路５０４は、光量補正カウンタ回路７０８に基準同期クロックＳＹＳＣＫとＣＰＬＤ５１０から出力された読み出し主走査画像開始信号ＲＬＳＹＮＣと光量補正モード切換信号（光量補正開始信号）ＫＨＳＴＡＴを入力させ、副走査カウンタ信号ＫＨＦＣＮＴを生成出力させる。
【０１０３】
セレクタ・比較回路７０９は、光量補正カウンタ回路７０８から出力された副走査カウンタ信号ＫＨＦＣＮＴに基づいて、前述した光量補正ＲＯＭ（ＰＲＯＭ）５１６＿１，５１６＿２，５１６＿３のアクセスを許可するためのアクセスイネーブル信号ＲＯＭＣＥ１，２，３を出力する。また、光量補正開始信号ＫＨＳＴＣＬＲ，各ＬＥＤヘッド５１３＿１〜５１３＿３への光量補正データＬＯＡＤ信号ＫＨＬＯＡＤＲ，光量補正有効信号ＬＰＨＳＥＬ，光量補正主走査カウント信号ＫＨＬＣＮＴを生成し、ゲート信号として出力する。
ＲＯＭアドレス生成回路７１０は、光量補正有効信号ＬＰＨＳＥＬおよび光量補正主走査カウント信号ＫＨＬＣＮＴに基づいて光量補正ＲＯＭのアドレスを生成して出力する。
【０１０４】
ここで、１個の光量補正ＲＯＭ（ＰＲＯＭ）内には、ＬＥＤヘッド１本分の光量補正データが格納されており、各ＬＥＤヘッド５０３＿１〜５０３＿３はそれぞれ２分割のデータ転送方式に対応するものであるので、各光量補正ＲＯＭ５１６＿１，５１６＿２，５１６＿３の格納データはそれぞれ、Ａブロック（Ａ群）目の１番目のデータ、次にＢブロック（Ｂ群）目の１番目のデータと交互に配列されている。
【０１０５】
そこで、ＲＯＭ出力データラッチ回路７１２が、入力されるＲＯＭ光量補正データＲＯＭＤＴ（５ビットデータ）を光量補正主走査カウント信号ＫＨＬＣＮＴによって３度ラッチし、ＬＥＤヘッドＡブロック光量補正データＫＨＤＡＴＡ１ＲとＬＥＤヘッドＢブロック光量補正データＫＨＤＡＴＡ２Ｒとに分割して同時に出力する。
また、光量補正有効範囲回路７１１が、各ＬＥＤヘッド５０３＿１〜５０３＿３への光量補正データ転送用クロックＣＴＣＫＲを生成して出力する。
【０１０６】
次に、図９のＣＰＬＤ５１１内のフィールドメモリ読み出し制御部５３１の制御について、図３４によって説明をする。
図３４は、ＣＰＬＤ５１１内のフィールドメモリ（以下「ＦＭ」ともいう）読み出し制御部５３１の構成例を示す回路図である。
ＦＭ読み出し制御部５３１は、ＬＥＤヘッド５０３＿２，５０３＿３がＬＥＤヘッド５０３＿１に対して感光体ドラム２５の回転方向に位置がずれて取り付けられた分のデータを遅延させるためのＦＭのゲート信号を生成する。
【０１０７】
ＦＭ読み出し制御部５３１において、カウンタ副走査回路７１９と、ＦＭ遅延期間生成回路７２０と、ＦＭ読み出しリセット生成回路７２１とからなるリセット信号生成回路は、ＦＭ５１５＿２，５１５＿３の読み出しを開始させるためのリセット信号ＦＭ２ＲＳＴＲ，ＦＭ３ＲＳＴＲを生成して出力する。
ＦＭ読み出し範囲生成回路７１８は、ＦＭ５１５＿２，５１５＿３の読み出しを許可するＦＭ読み出しイネーブル信号ＦＭ２ＲＥ２，ＦＭ３ＲＥを出力する。
カウンタ回路７１７は、ＦＭに格納されたデータを読み出すためのクロックＦＭ２ＳＲＣＫ２，ＦＭ３ＳＲＣＫを生成して出力する。
【０１０８】
副走査遅延回路７２２は、遅延された副走査分だけ後端側に遅延させるための信号ＤＭＳＫ１，ＤＭＳＫ２，ＤＭＳＫ３を生成して出力する。
読み出し開始信号生成回路７１５は、ＣＰＬＤ５１０にて生成された読み出し主走査画像開始信号ＲＬＳＹＮＣを基準クロックＳＹＳＣＫに同期させ、読み出し信号ＲＬＳＹＮＣＤＤを出力し、後段の各回路に入力させる。
カウンタ回路７１６は、基準クロックＳＹＳＣＫをカウントして、そのカウント値を示すカウント信号ＲＤＣＫを出力し、基準クロックＳＹＳＣＫに同期した読み出し信号ＲＬＳＹＮＣＤＤによってリセットをかけ、再びカウントする。
【０１０９】
（１）ＦＭ５１５＿２，５１５＿３の読み出しを開始するためのリセット信号ＦＭ２ＲＳＴＲ，ＦＭ３ＲＳＴＲの生成
プリンタ制御回路５０４は、ＣＰＬＤ５１０にて生成された読み出し画像期間信号ＲＦＧＡＴＥおよび基準クロックＳＹＳＣＫに同期した読み出し信号ＲＬＳＹＮＣＤＤをカウンタ副走査回路７１９に入力させ、ＦＭ５１５＿２用のカウント信号ＤＬＣＮＴ２およびＦＭ５１５＿３用のカウント信号ＤＬＣＮＴ３を出力させ、ＦＭ読み出しリセット生成回路７２１と遅延回路７２２へ入力させる。
【０１１０】
また、操作部４００の操作パネル４２０上のキー操作によってレジスタ部５４２に設定された副走査遅延設定値と、ＦＭ用のＦＭ２ＤＬとＦＭ３ＤＬ、および基準クロックＳＹＳＣＫに同期した読み出し信号ＲＬＳＹＮＣ２Ｄ（ＲＬＳＹＮＣＤＤ）をＦＭ遅延期間生成回路７２０を入力させ、ＦＭ５１５＿２（ＬＥＤヘッド５０３＿２用），ＦＭ５１５＿３（ＬＥＤヘッド５０３＿３用）への遅延期間イネーブル信号ＤＬＣＮＴ２，ＤＬＣＮＴ３を生成出力させる。
さらに、カウンタ副走査回路７１９，ＦＭ遅延期間生成回路７２０，およびカウンタ回路７１６からそれぞれ出力された各信号をＦＭ読み出しリセット生成回路７２１に入力させ、ＦＭ読み出しリセット信号ＦＭ２ＲＳＴＲとＦＭ３ＲＳＴＲを生成出力させる。なお、パルス幅は、カウンタ回路７１６による４カウント分とする。
【０１１１】
（２）ＦＭ５１５＿２，５１５＿３のクロック（ＦＭ３ＳＲＣＫ、ＦＭ２ＳＲＣＫ２）の生成
カウンタ回路７１７は、カウンタ回路７１６からのカウント信号ＲＤＣＫを４分周したクロックＦＭ３ＳＲＣＫ、ＦＭ２ＳＲＣＫ２を生成して出力する。
【０１１２】
（３）ＦＭ５１５＿２，５１５＿３の読み出し範囲（ＦＭ３ＲＥ，ＦＭ２ＲＥ２）の生成
プリンタ制御回路５０４は、カウンタ回路７１６からのカウント信号ＲＤＣＫをＦＭ読み出し範囲生成回路７１８に入力させ、４クロック分を１カウントとしてカウントアップさせ、１９２０カウントでクリアするカウンタ回路により、ＣＰＬＤ５１０で生成された読み出し画像期間信号ＲＦＧＡＴＥと後述するＬＥＤヘッド５０３＿２の遅延されたＤＭＳＫ２の期間、ＦＭ５１５＿３およびＦＭ５１５＿２の読み出しをそれぞれ許可する（有効にする）ＦＭ読み出しイネーブル信号ＦＭ３ＲＥ，ＦＭ２ＲＥ２を出力させる。
上述の制御によって副走査の遅延開始の設定が可能となり、次に遅れて出力した分だけ副走査を遅延させるために、ＦＭ遅延ＦＧＡＴＥ生成回路７２２が各ＬＥＤヘッド５０３＿１〜５０３＿３の副走査遅延ＦＧＡＴＥを生成し、ＤＭＳＫ１，２，３を出力する。
【０１１３】
プリンタ制御回路５０４は、操作装置４００の操作パネル４２０上のキー操作によってレジスタ部５４２に設定された副走査遅延設定値、ＦＭ用のＦＭ２ＤＬとＦＭ３ＤＬ、および基準クロックＳＹＳＣＫに同期した読み出し信号ＲＬＳＹＮＣ２Ｄ（ＲＬＳＹＮＣＤＤ）をＦＭ遅延期間生成回路７２０に入力させ、ＦＭ５１５＿２（ＬＥＤヘッド５０３＿２用），ＦＭ５１５＿３（ＬＥＤヘッド５０３＿３用）への遅延期間イネーブル信号ＤＬＣＮＴ２，ＤＬＣＮＴ３を出力させることにより、３本のＬＥＤヘッド５０３＿１〜５０３＿３の副走査を調整できる。
なお、ＬＥＤヘッド５０３＿１〜５０３＿３の取り付けがメカ的に合っていることを前提にデフォルト値を設定しておき、副走査調整用テストチャート（格子など）を出力し、ズレ分を考慮して更に操作装置４００の操作パネル４２０上のキー操作を行っていく。
【０１１４】
次に、図９のＣＰＬＤ５１１内のＬＰＨ１画像データ入力セレクト部５３４およびＬＰＨ１画像データフォーマット変換部５３５の制御について、図３５によって説明をする。
図３５は、ＣＰＬＤ５１１内のＬＰＨ１画像データ入力セレクト部（以下「セレクト部」という）５３４およびＬＰＨ１画像データフォーマット変換部（以下「フォーマット変換部」という）５３５の構成例を示す回路図である。但し、この回路図は、セレクト部５３４の機能とフォーマット変換部５３５の機能を兼ねた回路群によって構成されたものを示している。
【０１１５】
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫと、ＣＰＬＤ５１０からの読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥとをデータ切換信号生成回路７２３に入力させ、読み出し画像期間の間、読み出し主走査画像開始信号ＲＬＳＹＮＣをトリガとして切り換えるデータ切換信号ＢＡＮＫＳＥＬを出力させ、データ変換回路７２４へ入力させる。
データ変換回路７２４には、転送制御部５４０およびテストパターン生成部５４１にて生成されたクロックＣＬＫＥＮ９５，ＣＬＫＥＮ４７５、更にＬＥＤヘッド５０３＿１の副走査遅延ＦＧＡＴＥ，ＤＭＳＫ１を入力される。
【０１１６】
ここで使用する画像データは、ＬＥＤヘッド５０３＿１に転送すべきデータであり、Ａ群のＳＲＡＭ５１４Ａ＿１，５１４Ａ＿２およびＢ群のＳＲＡＭ５１４Ｂ＿１，５１４Ｂ＿２からの出力であり、Ａ群のＳＲＡＭ５１４Ａ＿１から出力された２ビット単位のイーブン，オッドのデータを４ビット単位とし、データＳＯＤＡ１として入力する。
【０１１７】
また、Ｂ群のＳＲＡＭ５１４Ｂ＿１から出力された２ビット単位のイーブン，オッドのデータを４ビット単位としてデータＳＯＤＢ１とし、Ａ群のＳＲＡＭ５１４Ａ＿２から出力された２ビット単位のイーブン，オッドのデータを４ビット単位としてデータＳＯＤＡ２とし、Ｂ群のＲＡＭ５１４Ｂ＿２から出力された２ビット単位のイーブン，オッドのデータを４ビット単位としてデータＳＯＤＢ２とする。ここでは、Ａ群のＳＲＡＭ５１４Ａ＿１，Ｂ群のＳＲＡＭ５１４Ｂ＿１についてのデータフォーマットを記す。
【０１１８】
Ａ群のＳＲＡＭ５１４Ａ＿１，Ｂ群のＳＲＡＭ５１４Ｂ＿１の各４ビットデータＳＯＤＡ１，ＳＯＤＢ１は、ＬＥＤヘッド５０３＿１の取り付けが画像転送方向左からに対して右からの転送方向なため、ＬＥＤヘッドのデータ転送Ａ，ＢブロックのＢブロックに相当するためＢブロックデータＩＭＤＡＴＡ２より出力される。
データ変換回路７２４は、データ切換信号ＢＡＮＫＡＳＥＬが“Ｈ”の期間、Ａ群のＳＲＡＭ５１４Ａ＿１からの４ビットデータＳＯＤＡ１を選択する。なお、４ビットデータＳＯＤＡ１は、前述したように、２ビット毎のイーブンデータ，オッドデータによって構成されている。つまり、４ビットデータＳＯＤＡ１の上位２ビットがオッドデータ、下位２ビットがイーブンデータである。
【０１１９】
そして、転送制御部５４０およびテストパターン生成部５４１にて生成されたクロックＣＬＫＥＮ９５とＣＬＫＥＮ４７５の関係より、クロックＣＬＫＥＮ９５が“Ｈ”でＣＬＫＥＮ４７５が“Ｌ”の場合は、４ビットデータＳＯＤＡ１の上位２ビットのオッドデータをシリアルデータにフォーマット変換してＩＭＤＡＴＡ２として出力し、クロックＣＬＫＥＮ９５およびＣＬＫＥＮ４７５が共に“Ｈ”の場合には、４ビットデータＳＯＤＡ１の下位２ビットのイーブンデータをシリアルデータにフォーマット変換してＩＭＤＡＴＡ２として出力し、以後その各動作を交互に行う。
【０１２０】
また、データ切換信号ＢＡＮＫＡＳＥＬが“Ｌ”の期間には、Ｂ群のＳＲＡＭ５１４Ｂ＿１からの４ビットデータＳＯＤＢ１を選択し、データＳＯＤＡ１に対する動作と同様に、上位２ビットのオッドデータをシリアルデータにフォーマット変換してＩＭＤＡＴＡ２として出力し、その後下位２ビットのイーブンデータをシリアルデータにフォーマット変換してＩＭＤＡＴＡ２として出力し、以後その各動作を交互に行う。
Ａ群のＳＲＡＭ５１４Ａ＿２からの４ビットデータＳＯＤＡ２およびＢ群のＳＲＡＭ５１４Ｂ＿２からの４ビットデータＳＯＤＢ２も上述と同様にそれぞれ、上位２ビットのオッドデータをシリアルデータにフォーマット変換してＭＤＡＴＡ１として出力する動作と、下位２ビットのイーブンデータをシリアルデータにフォーマット変換してＭＤＡＴＡ１として出力する動作を交互に行う。
【０１２１】
次に、図９のＣＰＬＤ５１１内のＬＰＨ２，３画像データフォーマット変換部５３２の制御について、図３６によって説明をする。
図３６は、ＣＰＬＤ５１１内のＬＰＨ２，３画像データフォーマット変換部（以下「フォーマット変換部」という）５３２の構成例を示す回路図である。
フォーマット変換部５３２を構成するデータ変換回路７２５は、ＬＥＤヘッドＬＥＤヘッド５０３＿２へ転送すべきデータのフォーマット変換と、ＬＥＤヘッド５０３＿３へ転送すべきデータのフォーマット変換とを行う。
【０１２２】
そのうち、ＬＥＤヘッド５０３＿２へ転送すべきデータのフォーマット変換は、次のようにして行う。
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫと、ＣＰＬＤ５１０からの読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥと、転送制御部５４０およびテストパターン生成部５４１にて生成されたクロックＣＬＫＥＮ９５，ＣＬＫＥＮ４７５とをデータ変換回路７２５に入力させ、ＦＭ５１５＿２からの８ビットデータをフォーマット変換させ、ＬＥＤヘッド５０３＿２のＡブロックへの２ビットデータＩＭＤＡＴＡ１とＢブロックへの２ビットデータＩＭＤＡＴＡ２とを出力させる。
【０１２３】
ここで、ＦＭ５１５＿２からの８ビットデータのうち、上位４ビットデータはＡ群のＳＲＡＭ５１４Ａ＿４，Ｂ群の５１４Ｂ＿４からの２ビットイーブンデータ，２ビットオッドデータであり、下位４ビットデータはＡ群のＳＲＡＭ５１４Ａ＿３，Ｂ群の５１４Ｂ＿３からの２ビットイーブンデータ，２ビットオッドデータである。前者は出力データＩＭＤＡＴＡ２へ、後者は出力データＩＭＤＡＴＡ１へそれぞれ変換される。
【０１２４】
データ変換回路７２５は、転送制御部５４０およびテストパターン生成部５４１にて生成されたクロックＣＬＫＥＮ９５とＣＬＫＥＮ４７５の関係より、クロックＣＬＫＥＮ９５が“Ｈ”でＣＬＫＥＮ４７５が“Ｌ”の場合は、上記上位４ビットデータの上位２ビットのイーブンデータをシリアルデータにフォーマット変換してＩＭＤＡＴＡ２として出力し、クロックＣＬＫＥＮ９５およびＣＬＫＥＮ４７５が共に“Ｈ”の場合には、下位２ビットのオッドデータをシリアルデータにフォーマット変換してＩＭＤＡＴＡ２として出力し、以後その各動作を交互に行う。
なお、ＬＥＤヘッド５０３＿３へ転送すべきデータのフォーマット変換も上述と同様であるが、転送開始データはオッドデータとなる。
【０１２５】
次に、図９のＣＰＬＤ５１１内のＬＰＨ１画像データガンマ補正部５３６＿１，ＬＰＨ３画像データガンマ補正部５３６＿３の制御について、図３７によって説明をする。
図３７は、ＬＰＨ１画像データガンマ補正部（以下単に「ガンマ補正部」という）５３６＿１，ＬＰＨ３画像データガンマ補正部（以下単に「ガンマ補正部」という）５３６＿３の構成例を示す回路図である。但し、この回路図は、ガンマ補正部５３６＿１の機能とガンマ補正部５３６＿３の機能を兼ねた回路群によって構成されたものを示している。
【０１２６】
ガンマ補正部（γ補正部）５３６＿１は、ＬＥＤヘッド５０３＿１へ転送すべき画像データに対してガンマ補正（ビット変換）を行う。
ガンマ補正部５３６＿３は、ＬＥＤヘッド５０３＿３へ転送すべき画像データに対してガンマ補正を行う。
そのうち、ガンマ補正部５３６＿１によるガンマ補正およびビット変換は、次のように行う。なお、ガンマ補正部５３６＿３によるガンマ補正も同様なので、その説明は省略する。
【０１２７】
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫと、レジスタ部５４２より設定された５ビットのガンマ補正データ（２ビットデータ“０”“１”の変換データ）ＧＭＤＴ１と、５ビットのガンマ補正データ（２ビットデータ“１”“０”の変換データ）ＧＭＤＴ２とをガンマ補正部５３６＿１のデータ変換回路７２６に入力させ、フォーマット変換部５３５から出力された２ビットシリアルデータＩＭＤＡＴＡ１，ＩＭＤＡＴＡ２をそれぞれ５ビットデータに変換させてＧＭＭＯＤＡＴ１，ＧＭＭＯＤＡＴ２として出力させる。
データ変換回路７２６から出力された５ビットデータＧＭＭＯＤＡＴ１，ＧＭＭＯＤＡＴ２あるいはテストパターンＴＥＳＴＰＡＴは、データ変換回路７２７によって選択させて出力させる。
【０１２８】
次に、図９のＣＰＬＤ５１１内のＬＰＨ２画像データガンマ補正・繋ぎ目光量補正部５３６＿２の制御について、図３８によって説明をする。
図３８は、ＣＰＬＤ５１１内のＬＰＨ２画像データガンマ補正・繋ぎ目光量補正部（以下「ガンマ補正・繋ぎ目光量補正部」という）５３６＿２の構成例を示す回路図である。
ガンマ補正・繋ぎ目光量補正部５３６＿２は、ＬＥＤヘッド５０３＿２へ転送すべき画像データに対してガンマ補正・繋ぎ目光量補正を行う。
【０１２９】
ここで、ＬＥＤヘッド５０３＿２の画像有効範囲を固定し、ＬＥＤヘッド５０３＿２の全ドット数である７６８０ドットに対して左右２５８ドットは余白領域であり、データ転送は２分割であるので、１分割分は３８４０ドットとなり、Ａブロックでの先頭画素データは２５９ドット目となる。終了画素データは、Ｂブロックの３５８２ドット目である。
【０１３０】
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫと、ＣＰＬＤ５１０からの読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥと、転送制御部５４０およびテストパターン生成部５４１にて生成されたクロックＣＬＫＥＮ９５とをガンマ補正・繋ぎ目光量補正部５３６＿２の繋ぎ目光量補正有効ドット生成回路７２８に入力させてカウント動作を行わせる。
繋ぎ目光量補正有効ドット生成回路７２８は、カウンタ値が「２５９」になったら信号ＣＮＡＤＡＴ１を“Ｈ”にする。なお、この信号ＣＮＡＤＡＴ１が、ＬＥＤヘッド５０３＿２のＡブロックデータＩＭＤＡＴＡ１の繋ぎ目光量補正有効ドットとなる。
【０１３１】
また、カウント値が「３５８２」になったら、信号ＣＮＡＤＡＴ２を“Ｈ”にする。なお、この信号ＣＮＡＤＡＴ２が、ＬＥＤヘッド５０３＿２のＢブロックデータＩＭＤＡＴＡ２の繋ぎ目光量補正有効ドットとなる。
プリンタ制御回路５０４は、繋ぎ目光量補正有効ドット信号ＣＮＡＤＡＴ１，ＣＮＡＤＡＴ２と、レジスタ部５４２にて設定された５ビットガンマ補正データＧＭＤＴ１，ＧＭＤＴ２と、同じくレジスタ部５４２にて設定された５ビット繋ぎ目光量補正データＡＤＪＬ１，２，３と、フォーマット変換部５３２から出力された２ビットデータＩＭＤＡＴＡ１，ＩＭＤＡＴＡ２とをデータ変換回路７２９に入力させる。
【０１３２】
データ変換回路７２９は、２ビットデータＩＭＤＡＴＡ１が“０”“０”の場合は、「０」を示す５ビットデータをＧＭＭＯＤＡＴ１として出力する。２ビットデータＩＭＤＡＴＡ１が“１”“１”の場合は、５ビットＭＡＸの３２値を示す５ビットデータをＧＭＭＯＤＡＴ１として出力する。２ビットデータＩＭＤＡＴＡ１が“０”“１”の場合は、レジスタ部５４２にて設定された５ビットガンマ補正データＧＭＤＴ１を選択し、ＧＭＭＯＤＡＴ１として出力する。２ビットデータＩＭＤＡＴＡ１が“１”“０”の場合は、レジスタ部５４２にて設定された５ビットガンマ補正データＧＭＤＴ２を選択し、ＧＭＭＯＤＡＴ１として出力する。
【０１３３】
また、２ビットデータＩＭＤＡＴＡ２が“０”“０”の場合は、「０」を示す５ビットデータをＧＭＭＯＤＡＴ２として出力する。２ビットデータＩＭＤＡＴＡ２が“１”“１”の場合は、５ビットＭＡＸの３２値を示す５ビットデータをＧＭＭＯＤＡＴ２として出力する。２ビットデータＩＭＤＡＴＡ２が“０”“１”の場合は、レジスタ部５４２にて設定された５ビットガンマ補正データＧＭＤＴ１を選択し、ＧＭＭＯＤＡＴ２として出力する。２ビットデータＩＭＤＡＴＡ２が“１”“０”の場合は、レジスタ部５４２にて設定された５ビットガンマ補正データＧＭＤＴ２を選択し、ＧＭＭＯＤＡＴ２として出力する。
【０１３４】
ここで、この実施形態では、複数個のＬＥＤヘッド５０３＿１〜５０３＿３をその主走査方向の端部をオーバラップさせて配列しており、ＣＰＬＤ５１０のＳＲＡＭ制御にてデータのシフトは可能となるが、１ビット単位であり、１ビット以下でのデータのシフトはできない。仮に、ＬＥＤヘッド５０３＿１への終端ビットデータと、ＬＥＤヘッド５０３＿２への画像有効開始ビットデータ、つまりＡブロックデータの２５９ドット目において１ドット以下で離れている場合、画像にて白スジが発生する可能性がある。
そこで、ＬＥＤヘッド５０３＿２での画像有効範囲は固定しているので、ＬＥＤヘッド５０３＿１へ転送すべき画像データをＣＰＬＤ５１０のＳＲＡＭ制御にて１ドットだけＬＥＤヘッド５０３＿２側へ移動させ、画像データをオーバラップさせる。すると今度は、黒スジが発生してしまう。
【０１３５】
そこで、操作装置４００の操作パネル４２０上のキー操作により、レジスタ部５４２から繋ぎ目光量補正モード有りにすると、上記生成したＬＥＤヘッド５０３＿２のＡブロックデータＩＭＤＡＴＡ１の繋ぎ目光量補正有効ドット信号ＣＮＡＤＡＴ１により、入力２ビットデータＩＭＤＡＴＡ１の２５９ドット目を注目させ、レジスタ部５４２にて設定されたＡＤＪＬ１，２，３の繋ぎ目光量補正データを５ビット可変できるようにする。
【０１３６】
ここで、レジスタ部５４２にて設定されたＡＤＪＬ１，２，３の繋ぎ目光量補正データは、それぞれ入力データ“０”“１”，“１”“０”，“１”“１”に相当し、ＭＡＸ３２値の変換ができる。
よって、黒スジが発生した場合、２５９ドット目の入力２ビットデータＩＭＤＡＴＡ１が“１”“１”であればレジスタ部５４２からの５ビット繋ぎ目光量補正データＡＤＪＬ３を小さな値にし、５ビット変換することで黒スジが目立たなくなる。
なお、ＬＥＤヘッド５０３＿２のＢブロックについても同様の制御を行う。
【０１３７】
次に、図９のＣＰＬＤ５１１内のＰセンサ出力部５３７および画像データ・光量補正データセレクト部５３８の制御について、図３９によって説明をする。
図３９は、ＣＰＬＤ５１１内のＰセンサ出力部５３７および画像データ・光量補正データセレクト部（以下単に「セレクト部」という）５３８の構成例を示す回路図である。但し、この回路図は、Ｐセンサ出力部５３７の機能とセレクト部５３８の機能を兼ねた回路群によって構成されたものを示している。
【０１３８】
電源投入時に、プリンタ制御回路５０４は、モード切換信号ＫＨＳＥＬをセレクト部５３８を構成するセレクタ回路７３２に入力させ、ＬＥＤヘッド５０３＿１〜５０３＿３のドット単位およびチップ単位の光量補正データ，ゲート信号として、画像情報記憶装置３００からの光量補正データ，ゲート信号、あるいは光量補正ＲＯＭ読み出し制御部５４３で制御した光量補正ＲＯＭからの光量補正データ，ゲート信号を選択させて出力させる。
また、プロセス条件，トナー濃度出力用に生成したＰセンサイネーブル信号とＬＥＤヘッド５０３＿２のＡブロックデータをセレクタ回路７３１に入力させ、両者を出力データＰＳＯＤとして出力させる。
【０１３９】
さらに、セレクタ回路７３２から出力された光量補正データ，光量補正用ゲート信号，およびガンマ補正・繋ぎ目光量補正部５３６＿２からの画像データと、ガンマ補正部５３６＿１，５３６＿３からの画像データとをセレクタ回路７３３に入力させ、モード切換信号ＫＨＥＮＢＬにより、光量補正モード，通常画像データ転送（階調モード）の切り換えを行わせ、ＬＥＤヘッド５０３＿１〜５０３＿３へ出力させる。
【０１４０】
次に、図９のＣＰＬＤ５１１内のＬＰＨストローブ出力制御部５３９の制御について、図４０および図４１によって説明をする。
図４０は、ＣＰＬＤ５１１内のＬＰＨストローブ出力制御部（以下単に「ストローブ出力制御部」という）５３９の構成例を示す回路図である。図４１は、ストローブ出力制御部５３９の動作を示すタイミングチャートである。
【０１４１】
ストローブ出力制御部５３９は、ＬＥＤヘッド５０３＿１〜５０３＿３を点灯させるための点灯パルス信号を生成する。
ＬＥＤヘッド５０３＿１〜５０３＿３の点灯方式は、主走査１ライン分の５ビットデータをラッチした後、主走査期間から設定した３２カウント分のクロック点灯期間を基準に４本の信号ライン順に出力することによって点灯させる方式（ＬＥＤヘッド４分割点灯方式）であり、それによって画像の印刷が行われる。
【０１４２】
プリンタ制御回路５０４は、まず、ＣＰＬＤ５１０により生成された画像開始信号ＲＬＳＹＮＣと基準同期信号ＳＹＳＣＫをカウンタ回路７３６に入力させてカウントアップさせ、カウント値を示すカウンタ信号ＳＴＢＷＤを出力させる。カウンタ信号ＳＴＢＷＤは、ＬＥＤヘッドへ出力する点灯ストローブの１クロック分のカウント値を示す内部カウンタ信号である。カウンタ回路７３６のリセットは、レジスタ部５４２で設定されたストローブ１クロック分の周期を示すＳＴＢ周期信号ＳＴＢＣＹＣにて行わせる。
【０１４３】
また、ＳＴＢ周期信号ＳＴＢＣＹＣによる中間カウント値の期間を示す中間カウント値期間信号ＳＴＢＤＴＹを、ＳＴＢ周期信号ＳＴＢＣＹＣと同様に設定させ、カウンタ信号ＳＴＢＷＤと組み合わせてストローブ１クロック分の中間イネーブル信号ＳＴＢＷＤＤＴＹを生成出力させる。
次に、１クロック周期信号ＳＴＢＷＤＣＹＣ（ＳＴＢＷＤ＝ＳＴＢＣＹＣ）をカウンタ回路７３７に入力させ、同信号を基準にカウンタ信号ＳＴＢＣＮＴを出力させる。カウンタ回路７３７のリセットは、カウンタＳＴＢＣＮＴが示すカウント値が「３１」（「０」〜「３１」のカウント）になったら行われる。
【０１４４】
次に、カウント値「３１」を示すカウンタ信号ＳＴＢＣＮＴをカウンタ回路７３８に入力させ、同信号を基準にカウンタ信号ＳＴＢＢＬＫを出力させる。カウンタ回路７３８のリセットは、カウンタ信号ＳＴＢＢＬＫが示すカウント値が「３」になったら行われる。
次に、カウント値「３」を示すカウンタ信号ＳＴＢＢＬＫとＣＰＬＤ５１０より生成された読み出し主走査画像開始信号ＲＬＳＹＮＣを主走査ＳＴＢ期間生成回路７３９に入力させ、主走査１ラインでのストローブ信号期間を示すＳＴＢ期間信号ＳＴＢＬＥＮを出力させる。
【０１４５】
また、副走査ＳＴＢ期間生成回路７４０によって副走査ストローブ期間を示すＳＴＢ期間信号ＳＴＢＦＥＮを生成出力させる。
そして、カウンタ回路７３６〜７３８，主走査ＳＴＢ期間生成回路７３９，副走査ＳＴＢ期間生成回路７４０で生成された各信号をＳＴＢクロック生成回路７４１に入力させ、４本のストローブクロックＳＴＢＣＬＫ０〜３を順治出力させる。
ここで、ストローブ１クロック分の周期を示すＳＴＢ周期信号ＳＴＢＣＹＣと中間カウント値の期間を示す中間カウント値期間信号ＳＴＢＤＴＹの設定について説明する。
【０１４６】
ＬＥＤヘッド５０３＿１〜５０３＿３の点灯時間は、主走査期間に対して８％〜１５％としている。仮に、点灯時間１０％とすると、主走査期間４７０．３μｓｅｃであると、４７．０３μｓｅｃがストローブクロック周期となり、３２クロックが含まれている。１クロックの周期は、４７．０３μｓｅｃ／３２クロックで１．４７μｓｅｃとなる。
基準同期クロックＳＹＳＣＫは、１９ＭＨｚであり、０．０５２μｓｅｃの周期なので、１クロックの周期１．４７μｓｅｃは、基準同期クロックＳＹＳＣＫが２８カウント分となる（カウンタ信号ＳＴＢＷＤが０〜２７カウント）。
【０１４７】
よって、ＳＴＢ周期信号ＳＴＢＣＹＣが示すストローブ１クロック分の周期に対応する設定値が「２７」となり、中間カウント値期間ＳＴＢＤＴＹが示す中間カウント値の期間に対応する設定値が「１３」となる。
なお、上述した制御は、５ビット画像データに対応する点灯期間のパルス制御を行う他に、図１１に示したＬＥＤヘッド５０３＿１〜５０３＿３の内部回路（図１１参照）のＬＥＤ素子に流れる電流値を決定している発光光量信号（基準電圧）Ｖｒｅｆを可変ボリュウム等の調整手段によって調整することにより、ＬＥＤ素子に流れる電流を制御することによっても実現可能とする。
【０１４８】
【発明の効果】
以上説明してきたように、請求項１の発明の画像形成装置によれば、書き込み装置を、１個の発光素子アレイユニット（高コストで広幅用の発光素子アレイユニット）によって構成するのではなく、感光体の軸線方向に沿って千鳥状に配列した複数個の発光素子アレイユニット（小幅で低コストの発光素子アレイユニット）によって構成し、その各発光素子アレイユニットへ転送すべき画像データを分割制御手段によってその各発光素子アレイユニット毎に分割するようにしたので、複数個の発光素子アレイユニットによる感光体の感光層への分割露光によっても、高品質の画像を得ることが可能になる。
また、書き込み装置による各発光素子アレイユニットの走査方向が偶数番目と奇数番目とで逆になるように、分割制御手段によって分割された各発光素子アレイユニットへそれぞれ転送すべき画像データを、偶数番目の発光素子アレイユニットの各発光素子への画像データの転送方向と奇数番目の発光素子アレイユニットの各発光素子への画像データの転送方向とが逆になるように転送方向制御手段によって制御するようにしたので、感光体の回動方向に結像させる位置の間隔を狭くし、データ遅延用のメモリを節約できるという効果も得ることができる。
【０１４９】
請求項２の発明の画像形成装置によれば、書き込み装置の各発光素子アレイユニットを感光体の回動方向に結像させる位置をずらして配列し、分割制御手段によって分割した各画像データを転送タイミング制御手段によって感光体の回動方向（送り方向）に結像させる位置分だけ時間的にずらして各発光素子アレイユニットへ転送させるようにしたので、請求項１の発明と同様の効果に加え、各発光素子アレイユニットと感光体との配置設計を容易にできるという効果も得ることができる。
【０１５１】
請求項３の発明の画像形成装置によれば、請求項２の転送タイミング制御手段による各画像データの転送タイミングを転送タイミング調整手段によって調整できるようにしたので、請求項２の発明と同様の効果に加え、次のような効果も得ることができる。例えば、複数個の発光素子アレイユニットを感光体の軸線方向に沿って同じ方向に千鳥状に配列し、部品・組み付けにより感光体の回動方向に結像させる位置がばらついてしまっても、発光素子アレイユニット毎に画像データの転送タイミング（遅延量）を調整することにより、書き込み位置を最適位置に調整することができる。
【図面の簡単な説明】
【図１】この発明を実施するデジタル複写機の構成例を示すブロック図である。
【図２】図１の画像読取装置１００の機構部の一例を示す概略構成図である。
【図３】図１の複写機本体２００の機構部の一例を示す概略構成図である。
【図４】図１の操作パネル４２０の構成例を示すレイアウト図である。
【図５】図１のデジタル複写機における全体の画像データの流れを説明するためのブロック図である。
【図６】図１のＬＥＤ書込制御回路５０１の前半の構成例を示すブロック図である。
【図７】同じくその後半の構成例を示すブロック図である。
【図８】図６のＣＰＬＤ５１０（ＣＰＬＤ１）の構成例を示すブロック図である。
【図９】図７のＣＰＬＤ５１１（ＣＰＬＤ２）の構成例を示すブロック図である。
【図１０】図５のＬＥＤヘッド５０３＿１の構成例を示すブロック図である。
【図１１】図１０のドライバＩＣ５３１＿１の内部回路およびＬＥＤの構成例を示すブロック図である。
【図１２】図８のデータ入力細線化部５２１の構成例を示す回路図である。
【図１３】同じく信号セレクト部５２０の構成例を示す回路図である。
【図１４】同じくテストパターン生成部５２２の構成例を示す回路図である。
【図１５】同じくセレクタ部５２３の構成例を示す回路図である。
【図１６】同じくダブルコピー制御部５１９の構成例を示す回路図である。
【図１７】図１６に示したダブルコピー制御部５１９の動作を示すタイミング図である。
【図１８】図５の各ＬＥＤヘッド５０３＿１〜５０３＿３の画像領域を説明するための説明図である。
【図１９】図６のＡ群６個のＳＲＡＭ５１４Ａ＿１（ＳＲＡＭ１），５１４Ａ＿２（ＳＲＡＭ２），Ｂ群６個のＳＲＡＭ５１４Ｂ＿１（ＳＲＡＭ１），５１４Ｂ＿２（ＳＲＡＭ２）へのデータの書き込みおよびそのデータの読み出しの順序とＬＥＤヘッド５０３＿１（ＬＰＨ１）の各ＬＥＤへのデータ転送方向とＳＲＡＭアドレスを説明するための説明図である。
【図２０】図６のＡ群６個のＳＲＡＭ５１４Ａ＿３（ＳＲＡＭ３），５１４Ａ＿４（ＳＲＡＭ４），Ｂ群６個のＳＲＡＭ５１４Ｂ＿３（ＳＲＡＭ３），５１４Ｂ＿４（ＳＲＡＭ４）へのデータの書き込みおよびそのデータの読み出しの順序とＬＥＤヘッド５０３＿２（ＬＰＨ２）の各ＬＥＤへのデータ転送方向とＳＲＡＭアドレスを説明するための説明図である。
【図２１】図６のＡ群６個のＳＲＡＭ５１４Ａ＿５（ＳＲＡＭ５），５１４Ａ＿６（ＳＲＡＭ６），Ｂ群６個のＳＲＡＭ５１４Ｂ＿５（ＳＲＡＭ５），５１４Ｂ＿６（ＳＲＡＭ６）へのデータの書き込みおよびそのデータの読み出しの順序とＬＥＤヘッド５０３＿３（ＬＰＨ３）の各ＬＥＤへのデータ転送方向とＳＲＡＭアドレスを説明するための説明図である。
【図２２】図８のブロック切換制御部５２４の構成例を示す回路図である。
【図２３】同じくＳＲＡＭ書き込み制御部５２５の構成例を示す回路図である。
【図２４】同じくＳＲＡＭ読み出し制御部５２６の構成例を示す回路図である。
【図２５】同じく書き込みパルス生成部５２７の構成例を示す回路図である。
【図２６】同じくアドレスセレクタ部５２８の構成例を示す回路図である。
【図２７】図２５の書き込みパルス生成部５２７および図２６のアドレスセレクタ部５２８の動作を示すタイミング図である。
【図２８】図８のデータフォーマット変換部５１８の構成例を示す回路図である。
【図２９】同じくフィールドメモリ書き込み制御部５２９の構成例を示す回路図である。
【図３０】同じくレジスタ部５３０の構成例を示す回路図である。
【図３１】図９の転送制御部５４０およびテストパターン生成部５４１の構成例を示す回路図である。
【図３２】同じく光量補正ＲＯＭ読み出し制御部５４３の前半の構成例を示す回路図である。
【図３３】同じくその後半の構成例を示すブロック図である。
【図３４】同じくフィールドメモリ（ＦＭ）読み出し制御部５３１の構成例を示す回路図である。
【図３５】同じくＬＰＨ１画像データ入力セレクト部５３４およびＬＰＨ１画像データフォーマット変換部５３５の構成例を示す回路図である。
【図３６】同じくＬＰＨ２，３画像データフォーマット変換部５３２の構成例を示す回路図である。
【図３７】同じくＬＰＨ１画像データガンマ補正部５３６＿１，ＬＰＨ３画像データガンマ補正部５３６＿３の構成例を示す回路図である。
【図３８】同じくＬＰＨ２画像データガンマ補正・繋ぎ目光量補正部５３６＿２の構成例を示す回路図である。
【図３９】同じくＰセンサ出力部５３７および画像データ・光量補正データセレクト部５３８の構成例を示す回路図である。
【図４０】同じくＬＰＨストローブ出力制御部５３９の構成例を示す回路図である。
【図４１】図４０に示したストローブ出力制御部５３９の動作を示すタイミング図である。
【符号の説明】
１００：画像読取装置 ２００：複写機本体
３００：画像情報記憶装置 ３０１：画像メモリ部
４００：操作装置 ４１０：操作制御回路
４２０：操作パネル ５００：プリンタ装置
５０１：ＬＥＤ書込制御回路
５０２：ＬＥＤヘッド制御回路
５０３（５０３＿１〜５０３＿３）：ＬＥＤヘッド
５０４：プリンタ制御回路 ５１０，５１１：ＣＰＬＤ
５１８：データフォーマット変換部
５１９：ダブルコピー制御部 ５２０：信号セレクト部
５２１：データ入力細線化部
５２２：テストパターン生成部 ５２３：セレクタ部
５２４：ブロック切換制御部
５２５：ＳＲＡＭ書き込み制御部
５２６：ＳＲＡＭ読み出し制御部
５２７：書き込みパルス生成部
５２８：アドレスセレクタ部
５２９：フィールドメモリ書き込み制御部
５３０，５４２：レジスタ部
５３１：フィールドメモリ読み出し制御部
５３２：ＬＰＨ２，３画像データフォーマット変換部
５３４：ＬＰＨ１画像データ入力セレクト部
５３５：ＬＰＨ１画像データフォーマット変換部
５３６＿１：ＬＰＨ１画像データガンマ補正部
５３６＿２：ＬＰＨ２画像データガンマ補正・繋ぎ目光量補正部
５３６＿３：ＬＰＨ３画像データガンマ補正部
５３７：Ｐセンサ出力部
５３８：画像データ・光量補正データセレクト部
５３９：ＬＰＨストローブ出力制御部
５４０：転送制御部 ５４１：テストパターン生成部
５４３：光量補正ＲＯＭ読み出し制御部
【発明の属する技術分野】
この発明は、画像データを感光体上に書き込むための複数の発光素子（例えばＬＥＤ）を主走査方向に所定密度で列設した発光素子アレイユニットを用いた書き込み装置を備え、画像データを発光素子アレイユニットによる光ビームによって感光体に書き込むことによってデジタル画像を形成するデジタル複写機やプリンタ等の画像形成装置に関する。
【０００２】
【従来の技術】
例えば、ＬＥＤプリンタは、発光素子アレイユニット（記録ヘッド）として複数個のＬＥＤ（発光ダイオード）素子を主走査方向に所定密度でアレイ状に列設した１次元のＬＥＤヘッドを使用した書き込み装置を搭載しており、書き込み画像に対応する信号（画像データ）に応じてＬＥＤヘッドの各ＬＥＤ素子の発光を制御し、その光情報を感光体上に結像投射して画像の書き込みを行っている。
このようなＬＥＤプリンタは、レーザプリンタで使用しているポリゴンミラーのような可動部がないため、信頼性が高い。また、大判サイズのプリント出力を必要とする広幅機の場合には、主走査方向に光ビームを走査させるための光学的空間が不要で、ＬＥＤアレイとセルフォックレンズ等の光学素子を一体化したＬＥＤヘッドを配置することにより、装置全体を小型化することができるので、レーザプリンタに置き代わられている。
【０００３】
ところで、レーザプリンタが１０ｍＷ程度の出力の光源（レーザダイオード）１個を発光（点灯）させ、その光ビームをポリゴンミラーおよびｆθレンズ等により走査させているのに対し、ＬＥＤプリンタは１画素毎に１個のＬＥＤ素子を複数個主走査方向に並べ、これにおのおの数ｍＡ〜１０ｍＡ程度の電流を流して発光させるようにしており、１ＬＥＤ素子毎にデータ転送および点灯の制御を行っている。
したがって、プリンタや複写機が大型になってくれば、それだけ使用するＬＥＤ素子およびドライバＩＣが増えて生産の歩留まりが低下し、またユニットが長くなり、書き込みビーム配列精度を維持するために、部品精度を良くする必要があり、部品単価も小型のプリンタや複写機に較べて非常に高くなってしまう。
【０００４】
そこで、価格の安い小型のプリンタや複写機用のＬＥＤヘッドを複数個主走査方向に配置し、大型機用にしたものが提案されている。
例えば、特開平１０−８６４３８号公報に記載されたデジタル複写機では、感光体の表面を露光して静電潜像を形成させる露光手段を、感光体の軸線上に沿って配列した複数個のＬＥＤヘッドによって構成し、感光体の軸線方向の最大感光幅をその各ＬＥＤヘッドによって分割露光可能にしている。
【０００５】
【発明が解決しようとする課題】
このようなデジタル複写機において、例えばＡ０幅（最大幅）の感光層を有する感光体を露光するには、Ａ３幅用のＬＥＤヘッドを感光体の軸線方向（主走査方向）に沿って千鳥状に配列し、その各ＬＥＤヘッドによって感光体のＡ０幅の感光層を分割露光すればよいが、特開平１０−８６４３８号公報には、その分割露光のための具体的な制御までは言及されておらず、高品質の画像を得られるとは言えなかった。
この発明は上記の問題点に鑑みてなされたものであり、上述した複数個の発光素子アレイユニットによる感光体の感光層への分割露光によっても、高品質の画像を得られるようにすることを目的とする。
【０００６】
【課題を解決するための手段】
この発明は、画像データを感光体上に書き込むための複数個の発光素子を主走査方向に所定密度でアレイ状に列設した発光素子アレイユニットを用いた書き込み装置を有する画像形成装置において、上記の目的を達成するため、次のようにしたことを特徴とする。
請求項１の発明による画像形成装置は、上記書き込み装置を、上記発光素子アレイユニットを複数備え、その各発光素子アレイユニットを感光体の軸線方向に沿って千鳥状に配列することによって構成し、その各発光素子アレイユニットへ転送すべき画像データをその各発光素子アレイユニット毎に分割する分割制御手段と、上記書き込み装置による上記各発光素子アレイユニットの走査方向が偶数番目と奇数番目とで逆になるように、前記分割制御手段によって分割された上記各発光素子アレイユニットへそれぞれ転送する画像データを、偶数番目の発光素子アレイユニットの各発光素子への画像データの転送方向と奇数番目の発光素子アレイユニットの各発光素子への画像データの転送方向とが逆になるように制御する転送方向制御手段とを設けたものである。
【０００７】
請求項２の発明による画像形成装置は、請求項１の画像形成装置において、上記書き込み装置の上記各発光素子アレイユニットを感光体の回動方向に結像させる位置をずらして配列し、上記分割制御手段によって分割した各画像データを感光体の回動方向に結像させる位置分だけ時間的にずらして上記各発光素子アレイユニットへ転送させる転送タイミング制御手段を設けたものである。
【０００８】
請求項３の発明による画像形成装置は、請求項２の画像形成装置において、転送タイミング制御手段による各画像データの転送タイミングを調整する転送タイミング調整手段を設けたものである。
【０００９】
【発明の実施の形態】
以下、この発明の実施形態を図面に基づいて具体的に説明する。
まず、この発明を実施する画像形成装置であるデジタル複写機の概要について図１を参照して説明する。
図１は、この発明を実施するデジタル複写機の構成例を示すブロック図である。
【００１０】
このデジタル複写機は、原稿の画像を読み取る画像読取手段としての画像読取装置１００と、画像読取装置１００によって読み取った画像データ（画像情報）を記憶する記憶手段としての画像情報記憶装置３００，および画像情報記憶装置３００に記憶された画像データを可視画像として転写紙にプリント（複写）するための一連のプロセスを実行するプリンタ装置５００からなる複写機本体２００と、各種情報を入力する操作装置４００とを備えている。
【００１１】
次に、図１の画像読取装置１００について図２を参照して説明する。図２は、画像読取装置１００の機構部の一例を示す概略構成図である。
オペレータが画像読取装置１００の挿入口から原稿を挿入すると、その原稿はローラ１の回転に応じてコンタクトガラス２の上面を搬送される。そして、搬送中の原稿には蛍光灯４からの光が照射され、その反射光はレンズ５を介して撮像素子（光電変換素子）であるＣＣＤラインイメージセンサ（以下単に「ＣＣＤ」という）６上に結像され、原稿の画像が読み取られる。
【００１２】
ＣＣＤ６上に結像された原稿からの反射光は、そこでアナログ画像信号に変換されて図１の画像増幅回路１０１に入力され、そこで増幅されて同期制御回路１０５からのクロック信号に同期して出力される。
Ａ／Ｄ変換回路１０２は、画像増幅回路１０１で増幅されたアナログ画像信号を画素毎の多値のデジタル画像信号（デジタル画像情報）に変換する。
シェーディング補正回路１０３は、Ａ／Ｄ変換回路１０２で変換されたデジタル画像情報に対して光量ムラ，コンタクトガラスの汚れ，ＣＣＤの感度ムラ等による歪を補正する処理を施す。
【００１３】
この補正されたデジタル画像情報は、画像処理回路１０４で所定の画像処理が施されてデジタル記録画像情報として画像情報記憶装置３００に出力され、画像メモリ部（ページメモリ）３０１に書き込まれる。
さらに、この画像メモリ部３０１に書き込まれたデジタル記録画像情報は、適宜読み出されてプリンタ装置５００のデジタル書き込み装置５０６へ出力され、ＬＥＤ書込制御回路５０１およびＬＥＤヘッド制御回路５０２を介して複数個のＬＥＤヘッド５０３で赤外光に変換される。なお、画像メモリ部３０１に対するデジタル記録画像情報の書き込み及び読み出しに係わる制御は、システム制御装置３０２によって行われる。
【００１４】
次に、図１の複写機本体２００について図３を参照して説明する。
図３は、複写機本体２００の機構部の一例を示す概略構成図である。
この複写機本体２００において、２６は帯電装置で、図示しないメインモータによって回転される感光体ドラム２５を−８５０Ｖに一様に帯電させるグリッド付きのスコロトロンチャージャと呼ばれるものである。
５０３は複数個のＬＥＤ素子（発光素子）を主走査方向に所定密度でアレイ状に列設した複数個の１次元のＬＥＤヘッド（発光素子アレイユニット）であり、その各赤外光はＳＬＡ（セルフォックレンズアレー）を介して感光体ドラム２５に照射される。
【００１５】
後述する図１のＬＥＤ書込制御回路５０１で画像メモリ部３０１から読み出されたデジタル記録画像情報に応じて複数個のＬＥＤヘッド５０３の発光（点灯）制御が行われ、その光が感光体ドラム２５に照射されると、光導電現象で感光体表面の電荷がアースに流れて消滅する。
ここで、各ＬＥＤヘッド５０３において、原稿の画像濃度の淡い部分（２値化信号が非記録レベル）に対応するＬＥＤ素子は発光させないようにし、原稿の画像濃度の濃い部分（２値化信号が記録レベル）に対応するＬＥＤ素子は発光させる。これにより、感光体ドラム２５の赤外光非照射部は−８５０Ｖの電位に、赤外光照射部は−１００Ｖ程度の電位になり、画像の濃淡に対応する静電潜像が形成される。
この静電潜像は、現像ユニット２７によって現像される。つまり、現像ユニット２７内のトナーは撹拌により負に帯電されており、−６００Ｖの現像バイアスが印加されているため、赤外光照射部分だけにトナーが付着する。
【００１６】
一方、複写機本体２００には、それぞれロール状に巻かれた転写紙１１（１１ａ，１１ｂ，１１ｃ）が収納された３つの給紙装置１０（１０ａ，１０ｂ，１０ｃ）が備えられており、そのいずれか選択された給紙装置１０の転写紙１１がフィードローラ１２（１２ａ，１２ｂ，１２ｃ）により繰り出され、カッタ１３（１３ａ，１３ｂ，１３ｃ）で所定の長さに切断された後、レジストローラ２４により所定のタイミングで感光体ドラム２５の下部を通過し、この時転写チャージャ２３によりトナー像が転写される。
【００１７】
トナー像が転写された転写紙は、次に分離チャージャ２８により感光体ドラム２５から分離されて搬送ベルト３１により搬送されて定着ユニット３０に送られ、そこでトナーが転写紙に定着される。トナーが定着された転写紙は、排紙トレイ３２に送られ機外に排紙される。２９はクリーニングユニットであり、感光体ドラム２５上の残留トナーを除去する。
【００１８】
次に、図１の操作装置４００の操作パネル４２０について図４を参照して説明する。図４は、操作パネル４２０の構成例を示すレイアウト図である。
操作装置４００は、操作制御回路４１０及び操作パネル４２０からなる。操作パネル４２０は、各種機能を指定するキー、例えばスタートキー４２１，ストップキー４２２，モードクリアキー４２３，設定キー４２４，テンキー４２５，紙種指定キー４２６，濃度調整キー４２７，画質調整キー４２８，用紙サイズキー４２９，変倍キー４３０と、セット枚数表示器４３１，コピー枚数表示器４３２，変倍率表示器４３３，原稿挿入可表示器４３４とを備えている。
【００１９】
次に、図５を参照して全体の画像データの流れを説明する。
図５は、このデジタル複写機における全体の画像データの流れを説明するためのブロック図である。
画像メモリ部３０１からイーブン（Ｅ）：２ｂｉｔ，オッド（Ｏ）：２ｂｉｔの画像データが２ラインパラレルの２５ＭＨｚでＬＥＤ書込制御回路５０１に送られる。ＬＥＤ書込制御回路５０１に２ラインで送られてきた画像データは、そのＬＥＤ書込制御回路５０１の内部で一旦１ラインに合成された後、各々のＬＥＤ素子当たり２分割で全体として６分割され、更に２ｂｉｔから５ｂｉｔに変換されて、ＬＥＤヘッド制御回路５０２を介して複数個のＬＥＤヘッド５０３＿１，５０３＿２，５０３＿３へ９．５ＭＨｚで転送される。
【００２０】
次に、図６および図７を参照してＬＥＤ書込制御回路５０１の各ブロック（回路）の説明を行う。
図６および図７は、ＬＥＤ書込制御回路５０１の構成例を示すブロック図である。
まず、画像データ入力部を構成するＬＶＤＳレシーバ５１２について説明する。
【００２１】
画像データのイーブン（Ｅ）：２ｂｉｔ，オッド（Ｏ）：２ｂｉｔ、およびタイミング信号は、画像メモリ部３０１より低電圧作動信号素子のＬＶＤＳレシーバを使用し、パラレルからシリアルに変換され、ＬＥＤ書込制御回路５０１に２５ＭＨｚで送られるため、そのＬＥＤ書込制御回路５０１でもＬＶＤＳレシーバ５１２を使用してシリアル信号からパラレル信号に変換し、ＰＫＤＥ（１..０），ＰＫＤＯ（１..０），ＸＰＣＬＫ，ＸＰＬＳＹＮＣ，ＸＰＬＧＡＴＥ，ＸＰＦＧＡＴＥ＿ＩＰＵとしてＣＰＬＤ５１０（ＣＰＬＤ１）に入力させる。
タイミング信号のＸＰＬＳＹＮＣとＸＰＦＧＡＴＥ＿ＩＰＵはＣＰＬＤ５１０の処理時間分だけ遅らせ、ＲＬＳＹＮＣ，ＲＦＧＡＴＥとしてＣＰＬＤ５１１（ＣＰＬＤ２）に入力される。
【００２２】
次に、画像データＲＡＭ部を構成するＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６および５１４Ｂ＿１〜５１４Ｂ＿６について説明する。
ＣＰＬＤ５１０に入力された画像データは、ＥＤ（１..０），ＯＤ（１..０）としてＳＲＡＭアドレス信号ＡＡＤＲ（１０..０）およびＢＡＤＲ（１０..０）と共にＡ群６個のＳＲＡＭ（５１４Ａ＿１〜５１４Ａ＿６），Ｂ群６個のＳＲＡＭ（５１４Ｂ＿１〜５１４Ｂ＿６）に２５ＭＨｚで出力される。
ＬＥＤヘッド５０３Ａ＿１〜５０３Ａ＿３は、総ｄｏｔ数が２３０４０ｄｏｔ（Ａ３幅７６８０ｄｏｔ×３本）でデータ転送が６分割（１本／２分割×３本）方式のため、Ａ３幅ＬＥＤヘッド１本の１分割分である３８４０ｄｏｔ（７６８０ｄｏｔ／２分割）毎に、Ａ群として６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６を設けている。
【００２３】
そして、２ｄｏｔ（ＥＤ：２ｂｉｔ，ＯＤ：２ｂｉｔ）分の画像データを４ｂｉｔとして１アドレスに割り当て、主走査１ライン分の画像データのうち、Ａ群のＳＲＡＭ５１４Ａ＿１（ＳＲＡＭ１）にＬＥＤヘッド５０３＿１の１分割目の画像データを、ＳＲＡＭ５１４Ａ＿２（ＳＲＡＭ２）にＬＥＤヘッド５０３＿１の２分割目の画像データを、ＳＲＡＭ５１４Ａ＿３（ＳＲＡＭ３）にＬＥＤヘッド５０３＿２の１分割目の画像データを、ＳＲＡＭ５１４Ａ＿４（ＳＲＡＭ４）にＬＥＤヘッド５０３＿２の２分割目の画像データを、ＳＲＡＭ５１４Ａ＿５（ＳＲＡＭ５）にＬＥＤヘッド５０３＿３の１分割目の画像データを、ＳＲＡＭ５１４Ａ＿６（ＳＲＡＭ６）にＬＥＤヘッド５０３＿３の２分割目の画像データをそれぞれ格納する。
【００２４】
２５ＭＨｚでＡ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６に順次格納された画像データは、４．７５ＭＨｚでＡ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６から同時に読み出され、ＳＲＡＭ５１４Ａ＿１，ＳＲＡＭ５１４Ａ＿２から読み出されたＬＥＤヘッド５０３＿１の画像データは、ＣＰＬＤ５１１へＳＯＤＡ１（３..０），ＳＯＤＡ２（３..０），ＳＯＤＢ１（３..０），ＳＯＤＢ２（３..０）として入力され、ＳＲＡＭ５１４Ａ＿３，ＳＲＡＭ５１４Ａ＿４から読み出されたＬＥＤヘッド５０３＿２の画像データ、およびＳＲＡＭ５１４Ａ＿５，ＳＲＡＭ５１４Ａ＿６から読み出されたＬＥＤヘッド５０３＿３の画像データは、画像遅延メモリ部を構成するフィールドメモリ（Field Memory）５１５＿１〜５１５＿３に送られる。
【００２５】
Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６が読み出しを行っている間に、次のラインの画像データをＢ群の６個のＳＲＡＭ１５１４Ｂ＿１〜５１４Ｂ＿６にＡ群と同様に格納する。
このリード（読み出し）０，ライト（書き込み）動作を、Ａ郡６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６、Ｂ郡６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６をトグル動作させることによって行い、ライン間の繋ぎを行う。
【００２６】
次に、画像データ遅延部を構成するフィールドメモリ５１５＿１〜５１５＿３について説明する。
（１）ＬＥＤヘッド５０３＿２用の画像データ遅延部
この実施形態では、Ａ３幅の３個（３本）のＬＥＤヘッド５０３＿１〜５０３＿３を感光体ドラム２５の軸線方向に沿って千鳥状に配列しているため、ＬＥＤヘッド５０３＿１を基準とし、ＬＥＤヘッド５０３＿２はメカレイアウト上、副走査方向に７ｍｍずらして取り付けている（図５参照）。
【００２７】
このため、Ａ郡６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６、Ｂ郡６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６から読み出された画像データを同時に処理し、ＬＥＤヘッド５０３＿２へ転送すると、ＬＥＤヘッド５０３＿１に対してＬＥＤヘッド５０３＿２は副走査方向に７ｍｍ（７ｍｍ／４２．３μｍ（６００ｄｐｉの１ｄｏｔ）＝１６５ライン）ずれて印字されてしまう。
そこで、このメカ的なずれを補正するため、４．７５ＭＨｚでＡ群のＳＲＡＭ５１４Ａ＿３，５１４Ａ＿４、Ｂ群のＳＲＡＭ５１４Ｂ＿３，５１４Ｂ＿４から読み出されたＬＥＤヘッド５０３＿２の２分割分の画像データ（各４ｂｉｔ）を、８ｂｉｔの画像データとしてフィールドメモリ５１５＿１に転送ライン順に４．７５ＭＨｚで１００ライン（固定）分書き込む。
【００２８】
次に、書き込まれた順に４．７５ＭＨｚでフィールドメモリ５１５＿１より画像データを読み出すと同時に、カスケード接続されたフィールドメモリ５１５＿２に６５ライン（可変）分書き込む。
次に、書き込まれた順に４．７５ＭＨｚでフィールドメモリ５１５＿２より画像データを読み出し、ＦＭＯＤ２（７..０）としてＣＰＬＤ５１１へ入力させる。
これにより、ＬＥＤヘッド５０３＿２の画像データは、１６５ライン（７ｍｍ）遅延されたことになる。遅延させるライン数はＬＥＤヘッド５０３＿２の部品精度，組み付けのバラツキにより個々に異なるため、１ライン（４２．３μｍ）単位での制御が可能である。
【００２９】
（２）ＬＥＤヘッド５０３＿３用の画像データ遅延部
この実施形態では、Ａ３幅の３個のＬＥＤヘッド５０３＿１〜５０３＿３を感光体ドラム２５の軸線方向に沿って千鳥状に配列しているため、ＬＥＤヘッド５０３＿１を基準とし、ＬＥＤヘッド５０３＿３はメカレイアウト上、副走査方向に１ｍｍずらして取り付けている（図５参照）。
このため、Ａ郡６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６、Ｂ郡６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６から読み出された画像データを同時に処理し、ＬＥＤヘッド５０３＿３へ転送すると、ＬＥＤヘッド５０３＿１に対してＬＥＤヘッド５０３＿３は副走査方向に１ｍｍ（７ｍｍ／４２．３μｍ（６００ｄｐｉに１ｄｏｔ）＝２３ライン）ずれて印字されてしまう。
【００３０】
そこで、このメカ的なずれを補正するため、４．７５ＭＨｚでＡ群のＳＲＡＭ５１４Ａ＿５，５１４Ａ＿６、Ｂ群のＳＲＡＭ５１４Ｂ＿５，５１４Ｂ＿６から読み出されたＬＥＤヘッド５０３＿３の２分割分の画像データ（各４ｂｉｔ）を、８ｂｉｔの画像データとしてフィールドメモリ５１５＿３に転送ライン順に４．７５ＭＨｚで２３ライン（可変）分書き込む。
次に、書き込まれた順に４．７５ＭＨｚでフィールドメモリ５１５＿３より画像データを読み出し、ＦＭＯＤ３（７..０）としてＣＰＬＤ５１１へ入力させる。
これにより、ＬＥＤヘッド５０３＿３の画像データは、２３ライン（１ｍｍ）遅延されたことになる。遅延させるライン数はＬＥＤヘッド５０３＿３の部品精度、組み付けのバラツキにより個々に異なるため、１ライン（４２．３μｍ）単位での制御が可能である。
【００３１】
次に、光量補正ＲＯＭ部を構成する光量補正ＲＯＭ５１６＿１，５１６＿２，５１６＿３について説明する。
ＬＥＤヘッド５０３＿１〜５０３＿３には、各ＬＥＤ素子の光量バラツキを補正するためにＬＥＤ素子毎に５ｂｉｔの光量バラツキ補正データおよびＬＥＤ素子１９２個おきにＬＥＤアレイチップ補正データの入った光量補正ＲＯＭ５１６＿１，５１６＿２，５１６＿３があり、電源投入時に、システム制御装置３０２が、光量バラツキ補正データを各ＬＥＤヘッド５０３＿１〜５０３＿３に転送する。
【００３２】
まず、電源投入時（電源ＯＮ時）あるいはＬＥＤ書込制御回路５０１がリセットされた後、最初にＬＥＤヘッド５０３＿１の光量補正ＲＯＭ５１６＿１より、ＣＰＬＤ５１１からのアドレス信号ＨＯＳＥＩＡＤＲ（１２..０）により００００Ｈより順番に読み出され、光量補正データがＨＯＳＥＩＤ（４..０）としてＣＰＬＤ５１１に入力される。
そして、ＣＰＬＤ５１１の内部にて００００ｈ（１ｄｏｔ目の補正データ）のデータがラッチされ、０００１ｈ（３８４１ｄｏｔ目の補正データ）のデータと同時にＬＥＤヘッド５０３＿１へ９．５ＭＨｚで並列転送される。
【００３３】
この処理は１Ｅ２８ｈ（７７２０個の補正データ）まで繰り返し行われ、ＬＥＤヘッド５０３＿１の光量補正が行われる。
ＬＥＤヘッド５０３＿１の補正データの転送終了後、ＬＥＤヘッド５０３＿１と同様に順次、ＬＥＤヘッド５０３＿２，ＬＥＤヘッド５０３＿３の光量補正が行われる。
転送された光量補正データは、ＬＥＤヘッド５０３＿１〜５０３＿３の電源がＯＦＦにならない限り、ＬＥＤヘッドＬＥＤヘッド５１３＿１〜５１３＿３内部にて保持されるようになっている。
【００３４】
次に、ダブルコピーＲＡＭ部を構成するダブルコピーＳＲＡＭ５１３について説明する。
このデジタル複写機は、主走査方向の最大４２０ｍｍ（Ａ２縦サイズ）までの画像を、最大８４１ｍｍ（Ａ０縦サイズ）の用紙に並べて２回印刷（画像形成）し、コピー，プリンタの生産性を２倍にする機能を有する。
ダブルコピー時、画像メモリ部３０１からの画像データ（Ｅ［１..０］、Ｏ［１..０］）は、ＸＰＬＳＹＮＣが１／２以下でＬＥＤ書込制御回路５０１に転送されてくる。これを利用し、１つのＸＰＬＳＹＮＣの中で、画像データのダビング操作を行うようにしている。
【００３５】
画像メモリ部３０１から２５ＭＨｚで送出された画像データ（Ｅ［１..０］、Ｏ［１..０］）は、ＣＰＬＤ５１０よりＥＤＷ（１..０）、ＯＤＷ（１..０）としてダブルコピーＳＲＡＭ５１３にアドレス信号ＷＡＤＲ（１３..０）と共に出力され、ダブルコピーＳＲＡＭ５１３に格納されると同時に、画像データＲＡＭ部のＡ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６にも格納される。
画像メモリ部３０１からの画像データの格納終了と同時に、ダブルコピーＳＲＡＭ５１３に格納された画像データが読み出され、ＣＰＬＤ５１０に取り込まれ、画像メモリ部３０１から送出された画像データと同様に、Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６に追加読み込みされる。
【００３６】
これにより、Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６には、ダブルコピー画像データの主走査１ライン分が格納されたことになる。
上述の動作をＡ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６、Ｂ群６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６をトグル動作させることによって行い、ライン間の繋ぎを行う。
【００３７】
次に、画像データ出力部を構成するドライバ１０００について説明する。
ＣＰＬＤ５１１に入力されたＬＰＨ１〜３（ＬＥＤヘッド５０３＿１〜５０３＿３）の２ライン画像データは、ＣＰＬＤ５１１内部にて１ライン合成される。
次に、１ライン合成された画像データは、２ｂｉｔデータから５ｂｉｔデータにｂｉｔ変換され、最終段として、ＬＥＤヘッド５０３＿１の１分割目の画像データはＤ１Ａ（４..０）、２分割目の画像データはＤ１Ｂ(４..０)、ＬＥＤヘッド５０３＿２の１分割目の画像データはＤ２Ａ（４..０）、２分割目の画像データはＤ２Ｂ(４..０)、ＬＥＤヘッド５０３＿３の１分割目の画像データはＤ３Ａ（４..０）、２分割目の画像データはＤ３Ｂ(４..０)としてＣＰＬＤ５１１からタイミング信号と共に出力され、ドライバ１０００を介し、９．５ＭＨｚのスピードで各ＬＥＤヘッド５０３＿１〜５０３＿３へそれぞれ転送される。
【００３８】
次に、ダウンロード部を構成するＥＰＲＯＭ５１７について説明する。
ＣＰＬＤ５１０，ＣＰＬＤ５１１はＳＲＡＭタイプのＣＰＬＤであるため、電源ＯＦＦにより、ＣＰＬＤ５１０，ＣＰＬＤ５１１内部の書き込み制御プログラムが全て消去される。
そのため、電源投入時（電源ＯＮ時）に、ＥＰＲＯＭ５１７よりプログラムのダウンロード（コンフィギュレーション）が毎回行われる。
まず、電源が投入されると、ＣＰＬＤ５１０にＥＰＲＯＭ５１７よりＤＯＷＮＲＯＡＤ＿ＣＰＬＤ１としてプログラムがシリアルデータで転送されてダウンロードが行われ、ＣＰＬＤ５１０へのダウンロードが終了すると同時に、ＣＰＬＤ５１１にＥＰＲＯＭ５１７よりＤＯＷＮＲＯＡＤ＿ＣＰＬＤ２としてプログラムがシリアルデータで転送され、プログラムがダウンロードされる。
【００３９】
次に、リセット回路部を構成するリセットＩＣ５１８について説明する。
電源ＯＮ時あるいはＬＥＤヘッド制御回路５０２への供給電源の電圧降下により、リセットＩＣ５１８よりシステムリセット信号ＲＥＳＥＴ＿ＣＰＬＤ１およびＲＥＳＥＴ＿ＣＰＬＤ２が出力される。
システムリセット信号ＲＥＳＥＴ＿ＣＰＬＤ１はＣＰＬＤ５１０に、システムリセット信号ＲＥＳＥＴ＿ＣＰＬＤ２はＣＰＬＤ５１１にそれぞれ入力され、これを基にＣＰＬＤ５１０およびＣＰＬＤ５１１内部のカウンタ回路のリセットが行われ、システムの初期化が行われる。
【００４０】
次に、条件設定部を構成するプリンタ制御回路５０４について説明する。
ＬＥＤ書込制御回路５０１への書き込み条件（ダブルコピーの有無，書き込み用紙サイズなど）の設定は、プリンタ制御回路５０４からの各制御信号ＬＤＡＴＡ（７..０），ＬＡＤＲ（６..０），ＶＤＢＣＳ，ＸＰＦＧＡＴＥ＿ＩＯＢ，ＸＰＳＧＡＴＥ，ＸＴＬＧＡＴＥがＣＰＬＤ５１０、ＣＰＬＤ５１１に入力されることによって行われる。
ここで、プリンタ制御回路５０４およびＬＥＤ書込制御回路５０１が、以下の（１）〜（４）に示すこの発明に係わる機能を果たす。
【００４１】
（１）各ＬＥＤヘッド５０３＿１〜５０３＿３へ転送すべき画像データをそのＬＥＤヘッド５０３＿１〜５０３＿３毎に分割する分割制御手段としての機能
（２）その機能によって分割した各画像データを感光体ドラム２５の回動方向に結像させる位置分だけ時間的にずらして各ＬＥＤヘッド５０３＿１〜５０３＿３へ転送させる転送タイミング制御手段としての機能
（３）（１）の機能によって分割された各ＬＥＤヘッド５０３＿１〜５０３＿３へそれぞれ転送すべき画像データのうち、偶数番目のＬＥＤヘッドの各発光素子への画像データの転送方向と奇数番目のＬＥＤヘッドの各発光素子への画像データの転送方向が逆になるように制御する転送方向制御手段としての機能
（４）（２）の機能による各画像データの転送タイミングを調整する転送タイミング調整手段としての機能
【００４２】
次に、図８によってＣＰＬＤ５１０（ＣＰＬＤ１）を、図９によってＣＰＬＤ５１１（ＣＰＬＤ２）の内部の詳細を説明する前に、図１０および図１１によってＬＥＤヘッド５０３＿１〜５０３＿３の内部の説明をする。
まず、図１０を参照してＬＥＤヘッド５０３＿１〜５０３＿３のうちのＬＥＤヘッド５０３＿１について説明する。なお、他のＬＥＤヘッド５０３＿２，５０３＿３も同様なので、説明を省略する。
【００４３】
図１０は、ＬＥＤヘッド５０３＿１の構成例を示すブロック図である。
ＬＥＤヘッド５０３＿１は、内部でＬＥＤアレイ５３０＿１〜ＬＥＤアレイ５３０＿４０の１９２個単位で４０分割され、主走査方向に等間隔に配置されている。
各々のＬＥＤ素子（単に「ＬＥＤ」ともいう）には、ドライバＩＣ５３１＿１〜５３１＿４０がそれぞれ接続されている。
【００４４】
ドライバＩＣ５３１＿１〜５３１＿４０にはそれぞれ、各ドットに対応する画像データおよびＬＥＤをその時間だけ点灯させるストローブ（ＳＴＢ）信号、データ転送用のクロック（ＣＬＫ）、データをクリアするためのリセット（ＲＳＴ）信号、ＬＥＤ全体の明るさを設定する発光光量信号Ｖｒｅｆなどが入力信号として入力される。
ＬＥＤヘッド５０３＿１に転送される画像データは、まずＬＥＤヘッド制御回路５０２を介してＬＥＤアレイ５３０＿１の各ＬＥＤに対応するドライバＩＣに入力される。
次いで、ＲＳＴ信号によって前の画像データがクリアされ、ＳＴＢ信号によって画像データに対応するＬＥＤが点灯し、感光体面に潜像が形成される。
【００４５】
次に、図１１を参照してドライバＩＣ５３１＿１〜５３１＿４０のうちのドライバＩＣ５３１＿１の内部回路およびＬＥＤについて説明する。なお、他のドライバＩＣ５３１＿２〜５３１＿４０の内部回路およびＬＥＤも同様なので、説明を省略する。
図１１は、ドライバＩＣ５３１＿１の内部回路およびＬＥＤの構成例を示すブロック図である。
【００４６】
ＬＥＤ１〜ＬＥＤ１９２はカソードコモンでＧＮＤに接続され、アノードはドライバＩＣ５３１＿１内部のトランジスタ５３５＿１〜５３５＿１９２のエミッタに接続されている。
トランジスタ５３５＿１〜５３５＿１９２のコレクタは、Ｖｃｃに全て接続されている。
トランジスタ５３５＿１〜５３５＿１９２のベースは、ＬＥＤの電流を設定するアンプ５３６＿１〜５３６＿１９２の出力端子にそれぞれ接続されている。
【００４７】
アンプ５３６＿１〜５３６＿１９２の２つの入力端子の一方は、ＬＥＤヘッド制御回路５０２の共通のＶｒｅｆ信号の出力端子に接続され、他方はＡＮＤゲート５３７＿１〜５３７＿１９２の出力端子に接続されている。
ＡＮＤゲート５３７＿１〜５３７＿１９２の２つの入力端子の一方は、ＬＥＤヘッド制御回路５０２の共通のＳＴＢ信号の出力端子に接続され、他方はＬＥＤヘッド制御回路５０２の画像データの出力端子に接続されている。
【００４８】
次に、図８および図９を参照して、図５のＬＥＤ書込制御回路５０１の内部回路による制御について説明する。
図８はＣＰＬＤ５１０（ＣＰＬＤ１）の構成例を示すブロック図、図９はＣＰＬＤ５１１（ＣＰＬＤ２）の構成例を示すブロック図である。
【００４９】
ＣＰＬＤ５１０は、画像情報記憶装置３００から送られてくる各２ビットのイーブンデータ，オッドデータをＳＲＡＭ群に書き込んだり、読み出したりする制御を行う。また、テストパターンとのセレクト（選択）を可能とし、データ転送に必要なゲート信号を生成する。
ＣＰＬＤ５１１は、ＣＰＬＤ５１０での制御によりＳＲＡＭ群に格納された２ビットのイーブンデータ，オッドデータを１ラインに合成し、更に２ビットデータを５ビットデータに変換してＬＥＤヘッド５０３＿１へ転送する制御を行う。
【００５０】
以下、ＣＰＬＤ５１０の各部（各ブロック）の詳細制御について説明する。
まず、ＣＰＬＤ５１０内のデータ入力細線化部５２１の制御について、図１２の（１）によって説明をする。
図１２は、ＣＰＬＤ５１０内のデータ入力細線化部５２１の構成例を示す回路図である。なお、図中、「ＦＦ」はフリップフロップ回路である。
プリンタ制御回路５０４は、転送基準クロックＸＰＣＬＫに同期した２ビット単位のイーブンデータＰＫＥＤＩ，オッドデータＰＫＯＤＩを入力ＦＦ６００＿１，２ｎｄＦＦ６００＿２，３ｒｄＦＦ６００＿３によりラッチさせ、注目画素に対し、前後のデータを組み合わせ回路６０１＿１，６０１＿２に入力させ、その出力を比較器６０２に入力させる。
【００５１】
比較器６０２より出力されたデータは、次段のマスクＦＦ６０３に入力され、画像有効範囲信号の期間のみ出力するようマスクされる。
マスクされたデータは、ＰＫＥＤＩ３，ＰＫＯＤＩ３として出力される。
ここで、上記制御を行うために、操作装置４００の操作パネル４２０上のキー操作によって上記注目画素を変換するモードを選択することにより、画像情報記憶装置３００より変換信号（細線化信号）がレジスタ部５３０を介してＣＰＬＤ５１０に入力される。
【００５２】
次に、ＣＰＬＤ５１０内の信号セレクト部５２０の制御について、図１３によって説明する。
図１３はＣＰＬＤ５１０内の信号セレクト部５２０の構成例を示す回路図である。
プリンタ制御回路５０４は、転送基準クロックＸＰＣＬＫあるいは図示しない内部回路からのテストクロックＴＥＳＴ＿ＣＬＫを、セレクタ回路６２０によってレジスタ部５３０からのＥＸＴＭＯＤ信号により選択させ、次段のＳＲＡＭ書き込み制御部５２５に書き込みクロックＳＷＣＬＫとして出力させる。
また、その書き込みクロックＳＷＣＬＫを内部ＬＳＹＮＣ生成回路６２２に入力させ、書き込み開始信号ＷＳＴＴＰが生成出力させる。
【００５３】
さらに、画像情報記憶装置３００からの画像領域信号ＸＰＬＧＡＴＥをマスク領域設定回路６２１に入力させ、レジスタ部５３０からの画像マスクＩＳＲＥＧにより範囲を指定させ、画像有効範囲信号ＰＬＧＡＴＥＩＳとして出力させる。
その画像有効範囲信号ＰＬＧＡＴＥＩＳは、セレクタ回路６２５に入力させ、書き込み開始信号ＷＳＴＴＰとの選択をレジスタ部５３０からのＴＥＳＴＭＯＤによって行わせ、主走査の書き込み開始信号ＷＲＳＴＡＲＴ信号として出力させる。
画像情報記憶装置３００より出力された画像期間信号ＸＰＦＧＡＴＥと内部ＬＳＹＮＣ同期回路６２３に同期した画像期間信号ＩＯＢＦＧＡＴＥは、セレクタ回路６２４に入力させ、レジスタＦＧＴＭＯＤによって選択させ、書き込み期間信号ＳＷＦＧＡＴＥとして出力させる。
【００５４】
内部ＬＳＹＮＣ生成回路６２２によって生成出力された書き込み開始信号ＷＳＴＴＰと画像情報記憶装置３００より出力された主走査画素開始信号ＸＰＬＳＹＮＣは、セレクタ６２６に入力させ、レジスタ部５３０からのＴＥＳＴＭＯＤ信号により選択させて出力させる。
セレクタ回路６２６から出力された信号は、ＳＹＳＣＬＫ同期回路６２７に入力させ、内部基準クロックＳＹＳＣＬＫと同期させて、読み出し主走査画像開始信号ＲＬＳＹＮＣとして出力させる。
【００５５】
その読み出し主走査画像開始信号ＲＬＳＹＮＣは、１ライン遅延回路６２８に入力させ、セレクタ回路６２４から出力された書き込み期間信号ＳＷＦＧＡＴＥと同期させ、読み出し画像期間信号ＲＦＧＡＴＥとして出力させる。
上述した各ゲート信号は、次段のＳＲＡＭ書き込み制御部５２５，ＳＲＡＭ読み出し制御部５２６，ブロック切換制御部５２４，ダブルコピー制御部５１９，テストパターン発生制御部５２２へそれぞれ転送される。
【００５６】
次に、図８のＣＰＬＤ５１０内のテストパターン生成部５２２の制御について、図１４によって説明する。
図１４は、ＣＰＬＤ５１０内のテストパターン生成部５２２の構成例を示す回路図である。
プリンタ制御回路５０４は、信号セレクト部５２０より生成された主走査書き込み開始信号ＷＳＴＴＰと副走査書き込み期間信号ＳＷＦＧＡＴＥは、主走査カウンタ回路６０４，副走査カウンタ回路６０５に入力させ、主走査カウンタ回路６０４によって信号ＬＣＯＵＮＴを、副走査カウンタ回路６０５によって信号ＦＣＯＵＮＴをそれぞれ生成させ、組合回路６０６によって両信号を組み合わせることによりパターンを生成させる。
【００５７】
生成された各々のパターンはセレクタ回路６０７に入力させ、レジスタ部５３０からのパターン選択信号によって選択させ、データＴＰＤＡＴＡとして出力させる。
セレクタ回路６０７から出力されたデータＴＰＤＡＴＡは、２ビット変換回路６０８に入力させ、２ビットデータＰＫＥＤＴＰ，ＰＫＯＤＴＰとして出力させる。
【００５８】
次に、図８のＣＰＬＤ５１０内のセレクタ部５２３の制御について、図１５によって説明する。
図１５は、ＣＰＬＤ５１０内のセレクタ部５２３の構成例を示す回路図である。
プリンタ制御回路５０４は、データ入力細線化部５２１から出力された２ビットのイーブンデータＰＫＥＤＩ３，オッドデータＰＫＯＤＩ３と、テストパターン生成部５２２から出力されたテストパターンを構成する２ビットのイーブンデータＰＫＥＤＴＰ，オッドデータＰＫＯＤＴＰをセレクタ回路６０９に入力させ、画像情報記憶装置３００よりレジスタ部５３０を介して入力されるパターン選択信号（操作装置４００の操作パネル４２０上のキー操作によって選択される）によって選択させ、データＰＫＥＤ４，ＰＫＯＤ４として出力させる。
【００５９】
次に、図８のＣＰＬＤ５１０内のダブルコピー制御部５１９の制御について、図１６および図１７によって説明する。
図１６は、ＣＰＬＤ５１０内のダブルコピー制御部５１９の構成例を示す回路図である。図１７は、ダブルコピー制御部５１９の動作を示すタイミングチャートである。
プリンタ制御回路５０４は、転送基準クロックＸＰＣＬＫと信号セレクト部５２０からの書き込み開始信号ＷＲＳＴＡＲＴ、およびレジスタ部５３０からのダブルコピー信号をカウンタ生成回路６３０に入力させ、レジスタ部５３０に設定されたカウント分だけＸＰＣＬＫに同期したカウント信号を出力させる。
【００６０】
カウンタ生成回路６３０から出力されたカウント信号は、ＳＲＡＭ書き込み期間回路６３１，ＳＲＡＭ読み出し期間回路６３２，およびセレクタ回路６３３に入力される。
ＳＲＡＭ書き込み期間回路６３１は、カウント信号と信号セレクト部５２０からの書き込み開始信号ＷＲＳＴＡＲＴとレジスタ部５３０からのダブルコピー信号とが入力され、ＳＲＡＭへの書き込み期間信号ＷＣＰ＿ＷＥＮを出力する。
ＳＲＡＭ読み出し期間回路６３２は、ＳＲＡＭへの書き込み期間信号ＷＣＰ＿ＷＥＮが入力され、その信号の入力終了後、ＳＲＡＭへの読み出し期間信号ＷＣＰ＿ＲＥＮを出力する。
【００６１】
外部のＳＲＡＭへの制御信号，書き込み信号ＷＲＷ，読み出し信号ＲＤＷ，カウント信号ＷＡＤＲは、ＳＲＡＭ書き込み期間回路６３１より出力された書き込み期間信号ＷＣＰ＿ＷＥＮおよびＳＲＡＭ読み出し期間回路６３２より出力された読み出し期間信号ＷＣＰ＿ＲＥＮが組合回路６３８，反転回路６３９，セレクタ回路６３３に入力されることによって生成され、出力される。
セレクタ部５２３より出力されたデータＰＫＥＤ４，ＰＫＯＤ４は、セレクタ回路６３４，６３７に入力される。
【００６２】
セレクタ６３４に入力されたデータは、そこでＳＲＡＭ書き込み期間回路６３１からの書き込み期間信号ＷＣＰ＿ＷＥＮと信号セレクト部５２０からの書き込み開始信号ＷＲＳＴＡＲＴおよび書き込み期間信号ＳＷＦＧＡＴＥにより選択され、データＰＫＥＤ５，ＰＫＯＤ５として出力され、セレクタ回路６３５へ入力される。
セレクタ回路６３５は、ＳＲＡＭ書き込み期間回路６３１からの書き込み期間信号ＷＣＰ＿ＷＥＮにより入力データの選択を行い、データＥＤＷ，ＯＤＷとして出力する。
【００６３】
このデータＥＤＷ，ＯＤＷは、外部のＳＲＡＭのデータであり、双方向性をもち、ＳＲＡＭからの読み出し信号をセレクタ回路６３６へ入力させる。
セレクタ回路６３６は、上記入力データをＳＲＡＭ読み出し期間信号ＷＣＰ＿ＲＥＮによって選択し、データＰＫＥＤＤ，ＰＫＯＤＤとして出力してセレクタ６３７へ入力させる。
セレクタ回路６３７は、データＰＫＥＤＤ，ＰＫＯＤＤとデータＰＫＥＤ４，ＰＫＯＤ４が入力され、ＳＲＡＭ書き込み期間回路６３１からの書き込み期間信号ＷＣＰ＿ＷＥＮとレジスタ部５３０からのダブルコピー信号により選択し、出力データＰＫＥＤ，ＰＫＯＤとして出力する。
【００６４】
ここで、ダブルコピー制御部５１９の動作タイミングについて、図１７を参照して説明する。
ダブルコピーモードが選択された場合、書き込み開始信号ＷＲＳＴＡＲＴがハイレベル“Ｈ”（オン）になると、ダブルコピー用のＳＲＡＭ書き込み期間ＷＣＰ＿ＷＥＮも“Ｈ”になり、入力画像データが通常動作のＳＲＡＭ群に転送されつつ、ダブルコピー用ＳＲＡＭにも転送されて書き込まれる。
主走査方向の中間点になると、ダブルコピー用のＳＲＡＭ読み出し期間ＷＣＰ＿ＲＥＮが“Ｈ”になり、ＳＲＡＭ群のデータは、ダブルコピー用ＳＲＡＭからのデータが読み出されて転送されることにより、主走査ラインに同じ画像データが書き込まれる。
【００６５】
次に、図８のＣＰＬＤ５１０内のデータフォーマット変換部５１８，ブロック切換制御部５２４，ＳＲＡＭ書き込み制御部５２５，ＳＲＡＭ読み出し制御部５２６，書き込みパルス生成部５２７，アドレスセレクタ部５２８について説明する前に、各ＬＥＤヘッド５０３＿１〜５０３＿３の画像領域について説明する。
図１８は、各ＬＥＤヘッド５０３＿１〜５０３＿３の画像領域を説明するための説明図である。
各ＬＥＤヘッド５０３＿１〜５０３＿３は、いずれも７６８０ドット（ｄｏｔ）の画素数分の長さを有している。
【００６６】
各ＬＥＤヘッド５０３＿１〜５０３＿３の両端を重複させることで余白部をもたせ、有効画像領域を制御することにより、画像が重ならないようにする。
また、ＬＥＤヘッド５０３＿２は、有効画像領域を固定にして、両端２５８ドットを余白領域として画像を取り込まないようにし、ＬＥＤヘッド５０３＿１，５０３＿３にて有効画像領域は固定のままで、画像をシフトさせてＬＥＤヘッド間（ＬＥＤヘッド５０３＿１と５０３＿２との間およびＬＥＤヘッド５０３＿２と５０３＿３との間）の位置補正をする。
各ＬＥＤヘッド５０３＿１〜５０３＿３の有効画像領域の画像を割り当てられたＳＲＡＭに２ドット単位のデータ（画素）で書き込みを行う。
【００６７】
次に、図１９〜図２１を参照して、Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６，Ｂ群６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６へのデータの書き込みおよびそのデータの読み出しの順序と、各ＬＥＤヘッド５０３＿１〜５０３＿３の各ＬＥＤへのデータ転送方向と、ＳＲＡＭアドレスについて説明する。
図１９〜図２１は、Ａ群６個のＳＲＡＭ５１４Ａ＿１（ＳＲＡＭ１）〜５１４Ａ＿６（ＳＲＡＭ６），Ｂ群６個のＳＲＡＭ５１４Ｂ＿１（ＳＲＡＭ１）〜５１４Ｂ＿６（ＳＲＡＭ６）へのデータの書き込みおよびそのデータの読み出しの順序（方向）と、各ＬＥＤヘッド５０３＿１〜５０３＿３の各ＬＥＤへのデータ転送方向と、ＳＲＡＭアドレスを説明するための説明図である。
【００６８】
有効画素番号は、図１の画像情報記憶装置３００から転送される１画素データに対応するものであり、最大画像データ数２１６１２画素（ドット）分のＬＥＤに転送される順番に番号０から２１６１１に配列したものである。
３本のＬＥＤヘッド５０３＿１〜５０３＿３のデータ分担は、ＬＥＤヘッド５０３＿１が０から７２２３ドット、ＬＥＤヘッド５０３＿２が７２２４ドットから１４３８７ドット、ＬＥＤヘッド５０３＿３が１４３８８ドットから２１６１１ドットとなる。
【００６９】
ＬＥＤヘッド（ＬＰＨ）上の物理位置は、各有効画素番号の１画素データによる点灯が各ＬＥＤヘッド５０３＿１〜５０３＿３のどの場所で行われるかを示している。
ＬＥＤヘッド５０３＿１〜５０３＿３は、データ転送２分割であり、７６８０ドットの半分の３８４０ドットずつとなる。
３本のＬＥＤヘッド５０３＿１〜５０３＿３は、千鳥状に取り付いているので、各ＳＲＡＭから各ＬＥＤヘッド５０３＿１〜５０３＿３の各ＬＥＤへのデータ転送方向は次のようになる。
【００７０】
すなわち、ＬＥＤヘッド５０３＿１（ＬＰＨ１）の各ＬＥＤへのデータ転送は、下から（実際には右から左へ）始まる。ＬＥＤヘッド５０３＿２（ＬＰＨ２）の各ＬＥＤへのデータ転送は、上から（実際には左から右へ）始まる。ＬＥＤヘッド５０３＿３（ＬＰＨ３）の各ＬＥＤへのデータ転送は、下から（実際には右から左へ）始まる。
３本のＬＥＤヘッド５０３＿１〜５０３＿３を重複させて一直線とすると、ＬＥＤヘッド５０３＿１のＡブロック２５８ドット目の次にＬＥＤヘッド５０３＿２のＡブロック２５８ドット目が続くことにより、画像データがずれることなくつながる。
【００７１】
同様に、ＬＥＤヘッド５０３＿２のＢブロック３５８１ドット目の次にＬＥＤヘッド５０３＿３のＢブロック３５８１ドット目が続く。
ＳＲＡＭ上のアドレスは、ＬＥＤヘッド１本あたりデータ転送２分割の１分割に１個のＳＲＡＭを対応させている（ＬＥＤヘッド３本＊２分割＝６個）。つまり１ライン目の画像データをＡ群のＳＲＡＭ５１４Ａ＿１（ＳＲＡＭ１）〜５１４Ａ＿６（ＳＲＡＭ６）に書き込み、２ライン目の画像データをＢ群のＳＲＡＭ５１４Ｂ＿１（ＳＲＡＭ１）〜５１４Ｂ＿６（ＳＲＡＭ６）に書き込むので、１２個のＳＲＡＭを使用する構成である。
【００７２】
ＬＥＤヘッドの各ＬＥＤへのデータ転送方向が、ＬＥＤヘッド５０３＿１，５０３＿３は下から、ＬＥＤヘッド５０３＿２は上からであるので、各ＳＲＡＭへの書き込みアドレスを、ＬＥＤヘッド５０３＿１，５０３＿３に対してはダウンカウント、ＬＥＤヘッド５０３＿２に対してはアップカウントする。また、ＳＲＡＭ１アドレスには２ドット単位で書き込まれる（格納される）ので、ＬＥＤヘッド１分割分のデータは、３８４０ドットの半分の１９２０アドレスとなる。
ＳＲＡＭの書き込みスタートアドレス、書き込み終了アドレスは、原稿・転写紙サイズに依存し、画像情報記憶装置３００にて判断して適切なアドレス値を出力し、レジスタ部５３０により転送される。
【００７３】
一方、ＬＥＤヘッド５０３＿１と５０３＿２との間（ＬＰＨ１−２間）の繋ぎ目アドレス、ＬＥＤヘッド５０３＿２と５０３＿３との間（ＬＥＤヘッド２−３間）の繋ぎ目アドレスは、図１の操作装置４００の操作パネル４２０上のキー操作によって入力され、画像情報記憶装置３００からレジスタ部５３０により転送される。上述の操作により、上記繋ぎ目の調整が可能である。また、上記繋ぎ目の調整に伴い、書き込みスタートアドレス，終了アドレスも可変する。
次に、ＳＲＡＭ読み出し方向では、各ＳＲＡＭ上のアドレスに書き込まれたデータを全て同時にアドレス０からアップカウントして読み出す。読み出し方向は、各ＬＥＤヘッド取り付けでの転送方向となる。
以上の動作を、Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６とＢ群６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６に対して交互に行うことにより、主走査ラインのデータを転送できる。
【００７４】
次に、図８のＣＰＬＤ５１０内のブロック切換制御部５２４の制御について、図２２によって説明する。
図２２は、ＣＰＬＤ５１０内のブロック切換制御部５２４の構成例を示す回路図である。
入力書き込みクロックＳＷＣＬＫ，読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥは、ブロック切換信号生成回路８１４に入力され、そこから読み出し画像期間が有効の場合に主走査ライン毎に切り換わるラインブロック切換信号ＢＬＯＣＫが出力され、Ａ群ＳＲＡＭとＢ群ＳＲＡＭの切り換えが行われる。
【００７５】
次に、図８のＣＰＬＤ５１０内のＳＲＡＭ書き込み制御部５２５の制御について、図２３によって説明する。
図２３は、ＣＰＬＤ５１０内のＳＲＡＭ書き込み制御部５２５の構成例を示す回路図である。
プリンタ制御回路５０４は、入力書き込みクロックＳＷＣＬＫ，基準同期クロックＳＹＳＣＫ，およびレジスタ部５３０からのクリア信号ＭＣＬＲ，ＳＲＥＳＥＴをリセットパルス生成回路８１６に入力させて、リセットパルスＳＲＥＳＲＰを出力させ、ＳＲＡＭ書き込み制御回路８１７と書き込みアドレスカウンタ回路８１８に入力させる。
【００７６】
ＳＲＡＭ書き込み制御回路８１７は、レジスタ部５３０からの書き込みスタートアドレス信号ＨＳＴＡＤＲＳ，書き込み開始ＳＲＡＭブロック信号ＨＳＴＢＬＫ，書き込み終了アドレス信号ＨＥＮＡＤＲＳ，書き込み終了ＳＲＡＭブロック信号ＨＥＮＢＬＫに基いて、どのＳＲＡＭから書き込み動作を開始するか、そしてどの条件で次のＳＲＡＭへ移行するか、またスタート位置に戻すかを処理し、ＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐを出力する。
プリンタ制御回路５０４は、ＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐを書き込みアドレスカウンタ回路８１８に入力させ、ＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐに応じてＳＲＡＭ書き込みアドレスカウンタ信号ＷＣＮＴを設定させ、出力させる。
【００７７】
ＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐに応じてＳＲＡＭ書き込みアドレスカウンタ信号ＷＣＮＴが設定されるが、図１９〜図２１に示したように、各ＳＲＡＭへの書き込みアドレス設定が、奇数番目のＬＥＤヘッド５０３＿１，５０３＿３に対してはダウンカウント、偶数番目のＬＥＤヘッド５０３＿２に対してはアップカウントとなり、奇数番目のＬＥＤヘッド５０３＿１，５０３＿３の各ＬＥＤへの画像データの転送方向と偶数番目のＬＥＤヘッド５０３＿２のＬＥＤへの画像データの転送方向が逆になるように制御される。
なお、複数個のＬＥＤヘッドを同じ方向に配列させ、その各ＬＥＤヘッドの各ＬＥＤへの画像データの転送方向を同じにしても制御可能とする。
【００７８】
次に、図８のＣＰＬＤ５１０内のＳＲＡＭ読み出し制御部５２６の制御について、図２４によって説明する。
図２４は、ＣＰＬＤ５１０内のＳＲＡＭ読み出し制御部５２６の構成例を示す回路図である。
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫ，読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥを読み出しカウンタ生成回路８２２に入力させ、基準同期クロックＳＹＳＣＫを４分周させてＳＲＡＭ読み出しタイミングカウンタ信号ＳＲＲＤＣＫを出力させ、ＳＲＡＭ読み出し制御回路８２３に入力させる。
【００７９】
ＳＲＡＭ読み出し制御回路８２３に、ＳＲＡＭ読み出しタイミングカウンタ信号ＳＲＲＤＣＫの他に、ＳＲＡＭ書き込み制御部５２５からのＳＲＡＭ書き込み処理シーケンサｓｅｑ＿ｐ，ＳＲＡＭ書き込みアドレスカウンタ信号ＷＣＮＴ，リセットパルスＳＲＥＳＲＰを入力させることにより、ＳＲＡＭ読み出しアドレスカウンタ信号ＲＣＮＴを出力させる。
そのＳＲＡＭ読み出しアドレスカウンタ信号ＲＣＮＴは、ブロック切換制御部５２４からのラインブロック切換信号ＢＬＯＣＫ，読み出し主走査画像開始信号ＲＬＳＹＮＣ、読み出し画像期間信号ＲＦＧＡＴＥと共に、読み出しイネーブル信号生成回路８２４に入力させ、Ａ，Ｂ群のＳＲＡＭのどちらを有効にするかを示す信号、つまりＡ群ＳＲＡＭ読み出し信号ＲＤＡあるいはＢ群ＳＲＡＭ読み出し信号ＲＤＢを選択的に出力させる。
【００８０】
次に、図８のＣＰＬＤ５１０内の書き込みパルス生成部５２７およびアドレスセレクタ部５２８の制御について、図２５〜図２７によって説明する。
図２５はＣＰＬＤ５１０内の書き込みパルス生成部５２７の構成例を示す回路図、図２６はＣＰＬＤ５１０内のアドレスセレクタ部５２８の構成例を示す回路図である。図２７は、書き込みパルス生成部５２７およびアドレスセレクタ部５２８の動作を示すタイミングチャートである。
【００８１】
プリンタ制御回路５０４は、ＳＲＡＭ書き込み制御部５２５からのＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐおよびブロック切換制御部５２４からのラインブロック切換信号ＢＬＯＣＫを、書き込みパルス生成部５２７を構成する書き込みパルス生成回路８１９に入力させ、例えばラインブロック切換信号ＢＬＯＣＫが“Ｈ”ならば書き込みイネーブル信号ＷＥＡ１〜６を選択させ、ＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐの該当するＳＲＡＭをＨｉｇｈイネーブルにする。
よって、主走査１ライン目では、書き込みイネーブル信号ＷＥＡ１〜６を順番にイネーブルしていき、主走査２ライン目では、書き込みイネーブル信号ＷＥＢ１〜６を順番にイネーブルしていく。
【００８２】
書き込みパルス生成回路８１９から出力される書き込みイネーブル信号ＷＥＡ１〜６とＷＥＢ１〜６は、書き込み信号生成回路８２０に入力される。
書き込み信号生成回路８２０は、入力される書き込みイネーブル信号ＷＥＡ１〜６およびＷＥＢ１〜６を入力書き込みクロックＳＷＣＬＫと同期させ、Ａ群ＳＲＡＭ書き込み信号ＷＲＡ１〜６およびＢ群ＳＲＡＭ書き込み信号ＷＲＢ１〜６を出力する。
プリンタ制御回路５０４は、ＳＲＡＭ書き込み信号を有効にするために、書き込み期間イネーブル信号ＳＷＦＧＡＴＥをＳＲＡＭ書き込みブロック信号生成回路８２１に入力させ、Ａ群ＳＲＡＭバッファゲート信号ＡＳＥＬとＢ群ＳＲＡＭバッファゲート信号ＢＳＥＬとを出力させる。
【００８３】
一方、プリンタ制御回路５０４は、読み出し画像期間信号が示す読み出し画像期間が有効のとき、ブロック切換制御部５２４からの主走査ライン毎に切り替わるラインブロック切換信号ＢＬＯＣＫをアドレスセレクタ部５２８を構成するアドレスセレクタ回路８１５に入力させ、ＳＲＡＭ書き込み制御部５２５から出力されたＳＲＡＭ書き込みアドレスカウンタ信号ＷＣＮＴとＳＲＡＭ読み出し制御部５２６から出力されたＳＲＡＭ読み出しアドレスカウンタ信号ＲＣＮＴの入力を切り換え、Ａ群ＳＲＡＭアドレス信号ＡＡＤＲあるいはＢ群ＳＲＡＭアドレス信号ＢＡＤＲとして出力させる。
【００８４】
次に、図８のＣＰＬＤ５１０内のデータフォーマット変換部５１８の制御について、図２８によって説明する。
図２８は、ＣＰＬＤ５１０内のデータフォーマット変換部５１８の構成例を示す回路図である。
ＳＲＡＭへの１アドレスへのデータは、２画素単位である。ＬＥＤヘッド５０３＿１と５０３＿２との繋ぎ目部、ＬＥＤヘッド５０３＿２と５０３＿３との繋ぎ目部のヘッド間の位置補正を１画素単位で制御するために、ＳＲＡＭ書き込みアドレスを変更せず、入力データを１画素ずらす。
【００８５】
プリンタ制御回路５０４は、入力２ビットイーブンデータＰＫＥＤ，入力２ビットオッドデータＰＫＯＤをラッチ１回路８１０に入力させ、入力書き込みクロックＳＷＣＬＫによってラッチさせ、データＰＫＥＤ１Ｄ，ＰＫＯＤ１Ｄとして出力する。
また、ラッチ１回路８１０から出力されたデータＰＫＯＤ１Ｄをラッチ２回路８１１によってラッチさせ、ＰＫＯＤ２Ｄとして出力する。
ラッチ１回路８１０およびラッチ２回路８１１から出力されたデータは、ＬＥＤヘッド５０３＿３（ＬＥＤヘッド３）への１ドット遅延したデータ、ＬＥＤヘッド５０３＿２（ＬＥＤヘッド２），ＬＥＤヘッド５０３＿３（ＬＥＤヘッド３）への正規データ、ＬＥＤヘッド５０３＿１（ＬＥＤヘッド１）への１ドット遅延したデータ、ＬＥＤヘッド５０３＿１への正規データとなり、セレクタ回路８１３に入力される。
【００８６】
プリンタ制御回路５０４は、セレクタ回路８１３に入力された各データのいずれかを、どのＳＲＡＭのデータかを決めているＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐと、画像情報記憶装置３００からレジスタ部５３０により転送されたシフト信号ＳＨＩＦＴ１，３，書き込み開始アドレス信号ＨＳＴＡＤＲＳ，ヘッド２−３接続アドレス信号と、ＳＲＡＭ書き込みアドレスカウンタ信号ＷＣＮＴとに基づいて選択させ、出力データＥＤ又はＯＤとして出力させる。
【００８７】
次に、図８のＣＰＬＤ５１０内のフィールドメモリ書き込み制御部５２９の制御について、図２９によって説明する。
図２９は、ＣＰＬＤ５１０内のフィールドメモリ書き込み制御部５２９の構成例を示す回路図である。
フィールドメモリ書き込み制御部５２９は、Ａ群６個のＳＲＡＭ５１４Ａ＿３〜５１４Ａ＿６，Ｂ群６個のＳＲＡＭ５１４Ｂ＿３〜５１４Ｂ＿６より出力されるＬＥＤヘッド５０３＿２，５０３＿３に転送すべき画像データをフィールドメモリ（ＦＭ）に書き込むためのゲート信号を生成するブロックである。
【００８８】
ＬＥＤヘッド５０３＿２へ転送すべき画像データは２個のフィールドメモリ５１５＿１，５１５＿２を使用し、１００ライン分のデータをフィールドメモリ５１５＿１に書き込んだ（格納した）後、フィールドメモリ５１５＿２へ転送し、ＬＥＤヘッド５０３＿３へ転送すべき画像データは、フィールドメモリ５１５＿３に書き込む。
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫ，読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥを副走査カウンタ生成回路８２５に入力させ、１００ライン分遅延させてフィールドメモリ５１５＿１から５１５＿２にデータを転送させるための副走査遅延カウンタ信号ＳＳＤＣＮＴを出力させる。
【００８９】
次に、読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥに加え、ＳＲＡＭ読み出し制御部５２６からのＳＲＡＭ読み出しアドレスカウンタ信号ＲＣＮＴ，基準クロックＳＹＳＣＫを４分周したＳＲＡＭ読み出しタイミングカウンタ信号ＳＲＲＤＣＫをＦＭ書き込みアドレスリセット信号生成回路８２６に入力させ、読み出し主走査画像開始信号ＲＬＳＹＮＣが“Ｈ”にすることにより、ＦＭ書き込みアドレスリセット信号ＦＭＷＲＳＴを生成出力させ、フィールドメモリ５１５＿１〜５１５＿３のアドレスを初期化させる。
【００９０】
ＦＭ書き込みアドレスリセット信号ＦＭＷＲＳＴは、変換回路群８３１に入力される。
変換回路群８３１は、ＦＭ書き込みアドレスリセット信号ＦＭＷＲＳＴの入力により、フィールドメモリ５１５＿１（ＦＭ１），５１５＿２（ＦＭ２）をリセットするためのＦＭ１，２書き込みアドレスリセット信号ＦＭ２ＲＳＴＷ、あるいはフィールドメモリ５１５＿３（ＦＭ３）をリセットするためのＦＭ３書き込みアドレスリセット信号ＦＭ３ＲＳＴＷを出力する。
【００９１】
ここで、フィールドメモリ５１５＿１（ＦＭ１）〜５１５＿３（ＦＭ３）の書き込みアドレスがリセットされ、後述する書き込みイネーブル信号が“Ｈ”になって、ラインデータ（画像データ）がフィールドメモリ５１５＿１（ＦＭ１）に書き込まれ、副走査ライン１００のラインデータが書き込まれたら（格納されたら）、フィールドメモリ５１５＿１（ＦＭ１）の読み出しアドレスがリセットされ、ラインデータをフィールドメモリ５１５＿２（ＦＭ２）へ転送させるために、プリンタ制御回路５０４が、ＦＭ１読み出しアドレスリセット信号生成回路８２７にてＦＭ読み出しアドレスリセット信号ＦＭＲＲＳＴ１を出力させる。
【００９２】
また、ＦＭ書き込みオン時間を決定するため、プリンタ制御回路５０４が、ＦＭ書き込みイネーブル信号生成回路８２８にてＦＭ書き込みイネーブル信号ＦＭＷＥを出力させる。
ＦＭ書き込みイネーブル信号ＦＭＷＥは、変換回路群８３１に入力される。
変換回路群８３１は、ＦＭ書き込みイネーブル信号ＦＭＷＥの入力により、フィールドメモリ５１５＿１（ＦＭ１）およびフィールドメモリ５１５＿２（ＦＭ２）ヘの書き込みを許可するＦＭ１，２書き込みイネーブル信号ＦＭ２ＷＥ、フィールドメモリ５１５＿３（ＦＭ３）ヘの書き込みを許可するＦＭ３書き込みイネーブル信号ＦＭ３ＷＥ、あるいはフィールドメモリ５１５＿２（ＦＭ２）からの読み出しを許可するＦＭ２読み出しイネーブル信号ＦＭ２ＲＥを出力する。
【００９３】
プリンタ制御回路５０４は、基準クロックＳＹＳＣＫを４分周したＳＲＡＭ読み出しタイミングカウンタ信号ＳＲＲＤＣＫをクロック生成回路８２９に入力させ、ＦＭ書き込みクロックＦＭＷＣＬＫを出力させる。
変換回路群８３１は、クロック生成回路８２９からのＦＭ書き込みクロックＦＭＷＣＬＫの入力により、フィールドメモリ５１５＿１（ＦＭ１）およびフィールドメモリ５１５＿２（ＦＭ２）にラインデータを書き込むためのＦＭ１，２書き込みクロックＦＭ２ＳＷＣＫ、フィールドメモリ５１５＿３（ＦＭ３）にラインデータを書き込むためのＦＭ３書き込みクロックＦＭ３ＳＷＣＫ、あるいはフィールドメモリ５１５＿２（ＦＭ２）からラインデータを読み出すためのＦＭ２読み出しクロックＦＭ２ＳＲＣＫを出力する。
【００９４】
プリンタ制御回路５０４は、ＳＲＡＭ読み出し制御部５２６から出力されたＡ群ＳＲＡＭ読み出し信号ＲＤＡ，Ｂ群ＳＲＡＭ読み出し信号ＲＤＢをＦＭ１，３Ａ群／Ｂ群書き込みバッファゲート生成回路８３０に入力させ、フィールドメモリ５１５＿１（ＦＭ１）およびフィールドメモリ５１５＿３（ＦＭ３）に対して、Ａ群ＳＲＡＭデータの書き込みか、Ｂ群ＳＲＡＭデータの書き込みかを選択し、Ａ群ＦＭ１書き込みバッファゲート信号ＦＭ１ＤＡＳＥＬ，Ｂ群ＦＭ１書き込みバッファゲート信号ＦＭ１ＤＢＳＥＬ，Ａ群ＦＭ３書き込みバッファゲート信号ＦＭ３ＤＡＳＥＬ，あるいはＢ群ＦＭ３書き込みバッファゲート信号ＦＭ３ＤＢＳＥＬを出力する。これらのゲート信号の出力動作は、Ａ，Ｂ群のトグル動作となる。
【００９５】
次に、図８のＣＰＬＤ５１０内のレジスタ部５３０の制御について、図３０によって説明する。
図３０は、ＣＰＬＤ５１０内のレジスタ部５３０の構成例を示す回路図である。
プリンタ制御回路５０４は、クロックＳＹＳＣＬＫにより、画像情報記憶装置３００より出力されるアドレス・データをレジスタ部５３０を構成するＳＹＳＣＬＫ同期回路９００によってラッチさせ、入力データを確定して出力させる。
なお、後述するＣＰＬＤ５１１内のレジスタ部５４２も同様の構成であれ、同様の動作を行う。
【００９６】
続いて、図９のＣＰＬＤ５１１（ＣＰＬＤ２）の各部の詳細制御について説明する。
ＣＰＬＤ５１１では、内部クロックＳＹＳＣＫを基準同期クロックとして各制御部に入力している。
ＣＰＬＤ５１１は、フィールドメモリ５１５＿１〜５１５＿３のデータを読み出すためのゲート信号の生成とＬＥＤヘッド５０３＿１〜ＬＥＤヘッド５０３＿３にデータを転送するためのゲート信号の生成を行う。
【００９７】
ＣＰＬＤ５１０での制御より、ＳＲＡＭ群に格納されたＬＥＤヘッド５０３＿１に転送すべき２ビットのイーブンデータ，オッドデータを１ライン合成にフォーマット変換し、更に２ビットデータを５ビットデータに変換してＬＥＤヘッド５０３＿１へ転送する。同様に、フィールドメモリに格納されたＬＥＤヘッド５０３＿２，５０３＿３に転送すべきデータを読み出し、ＬＥＤヘッド５０３＿１に転送すべきデータと同様に、２ビットのイーブンデータ，オッドデータを１ライン合成にフォーマット変換し、更に２ビットデータを５ビットデータに変換してＬＥＤヘッド５０３＿２，５０３＿３へそれぞれ転送する。
【００９８】
以下、図９のＣＰＬＤ５１１の各部（各ブロック）の詳細制御について説明する。
まず、ＣＰＬＤ５１１内のＬＥＤヘッド転送制御部（以下単に「転送制御部」という）５４０およびテストパターン生成部５４１の制御について、図３１によって説明をする。
図３１は、ＣＰＬＤ５１１内の転送制御部５４０およびテストパターン生成部５４１の構成例を示す回路図である。但し、この回路図は、転送制御部５４０の機能とテストパターン生成部５４１の機能を兼ねた回路群によって構成されたものを示している。
【００９９】
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫおよびＣＰＬＤ５１０からの読み出し主走査画像開始信号ＲＬＳＹＮＣを副走査カウンタ回路７０１に入力させてカウントさせ、そのカウント値を示す副走査カウンタ信号をテストパターン生成回路７０３へ出力させる。
また、基準同期クロックＳＹＳＣＫおよびＣＰＬＤ５１０からの読み出し主走査画像開始信号ＲＬＳＹＮＣを主走査カウンタ回路７０２に入力させてカウントさせ、そのカウント値を示す主走査カウンタ信号をＰセンサ生成回路７０４，ＬＥＤヘッド（ＬＰＨ）転送信号生成１回路７０５，ＬＥＤヘッド（ＬＰＨ）転送信号生成２回路７０６，クロック生成回路７０７へ出力させる。
【０１００】
テストパターン生成回路７０３は、副走査カウンタ回路７０１からの副走査カウンタ信号の入力により、内部テストパターンＴＰＤＡＴＡを出力する。
Ｐセンサ生成回路７０４は、画像濃度検知用で使用され、主走査カウンタ信号の入力により、ＬＥＤヘッド５０３＿２のＡブロック（Ａ群）の規定された部分のみにＰセンサパターンＰＳＬＧＡＴＥを出力する。
ＬＥＤヘッド転送信号生成１回路７０５は、主走査カウンタ信号の入力により、ＬＰＨ画像データクロック有効範囲信号ＨＣＬＫＥＮを出力する。
【０１０１】
ＬＥＤヘッド転送信号生成２回路７０６は、主走査カウンタ信号およびＬＰＨ画像データクロック有効範囲信号ＨＣＬＫＥＮの入力により、ＬＥＤヘッド５０３＿１〜５０３＿３への画像データ有効範囲のみＬＰＨ画像データ転送クロックＨＣＬＫを出力する。
クロック生成回路７０７は、基準クロックＳＹＳＣＫを主走査カウンタ信号毎にクリアした２分周のクロックＣＬＫＥＮ９５と４分周したクロックＣＬＫＥＮ４７５を出力する。
【０１０２】
次に、図９のＣＰＬＤ５１１内の光量補正ＲＯＭ読み出し制御部５４３の制御について、図３２および図３３によって説明をする。
図３２および図３３は、ＣＰＬＤ５１１内の光量補正ＲＯＭ読み出し制御部５４３の構成例を示す回路図である。
電源オンにより、プリンタ制御回路５０４は、光量補正カウンタ回路７０８に基準同期クロックＳＹＳＣＫとＣＰＬＤ５１０から出力された読み出し主走査画像開始信号ＲＬＳＹＮＣと光量補正モード切換信号（光量補正開始信号）ＫＨＳＴＡＴを入力させ、副走査カウンタ信号ＫＨＦＣＮＴを生成出力させる。
【０１０３】
セレクタ・比較回路７０９は、光量補正カウンタ回路７０８から出力された副走査カウンタ信号ＫＨＦＣＮＴに基づいて、前述した光量補正ＲＯＭ（ＰＲＯＭ）５１６＿１，５１６＿２，５１６＿３のアクセスを許可するためのアクセスイネーブル信号ＲＯＭＣＥ１，２，３を出力する。また、光量補正開始信号ＫＨＳＴＣＬＲ，各ＬＥＤヘッド５１３＿１〜５１３＿３への光量補正データＬＯＡＤ信号ＫＨＬＯＡＤＲ，光量補正有効信号ＬＰＨＳＥＬ，光量補正主走査カウント信号ＫＨＬＣＮＴを生成し、ゲート信号として出力する。
ＲＯＭアドレス生成回路７１０は、光量補正有効信号ＬＰＨＳＥＬおよび光量補正主走査カウント信号ＫＨＬＣＮＴに基づいて光量補正ＲＯＭのアドレスを生成して出力する。
【０１０４】
ここで、１個の光量補正ＲＯＭ（ＰＲＯＭ）内には、ＬＥＤヘッド１本分の光量補正データが格納されており、各ＬＥＤヘッド５０３＿１〜５０３＿３はそれぞれ２分割のデータ転送方式に対応するものであるので、各光量補正ＲＯＭ５１６＿１，５１６＿２，５１６＿３の格納データはそれぞれ、Ａブロック（Ａ群）目の１番目のデータ、次にＢブロック（Ｂ群）目の１番目のデータと交互に配列されている。
【０１０５】
そこで、ＲＯＭ出力データラッチ回路７１２が、入力されるＲＯＭ光量補正データＲＯＭＤＴ（５ビットデータ）を光量補正主走査カウント信号ＫＨＬＣＮＴによって３度ラッチし、ＬＥＤヘッドＡブロック光量補正データＫＨＤＡＴＡ１ＲとＬＥＤヘッドＢブロック光量補正データＫＨＤＡＴＡ２Ｒとに分割して同時に出力する。
また、光量補正有効範囲回路７１１が、各ＬＥＤヘッド５０３＿１〜５０３＿３への光量補正データ転送用クロックＣＴＣＫＲを生成して出力する。
【０１０６】
次に、図９のＣＰＬＤ５１１内のフィールドメモリ読み出し制御部５３１の制御について、図３４によって説明をする。
図３４は、ＣＰＬＤ５１１内のフィールドメモリ（以下「ＦＭ」ともいう）読み出し制御部５３１の構成例を示す回路図である。
ＦＭ読み出し制御部５３１は、ＬＥＤヘッド５０３＿２，５０３＿３がＬＥＤヘッド５０３＿１に対して感光体ドラム２５の回転方向に位置がずれて取り付けられた分のデータを遅延させるためのＦＭのゲート信号を生成する。
【０１０７】
ＦＭ読み出し制御部５３１において、カウンタ副走査回路７１９と、ＦＭ遅延期間生成回路７２０と、ＦＭ読み出しリセット生成回路７２１とからなるリセット信号生成回路は、ＦＭ５１５＿２，５１５＿３の読み出しを開始させるためのリセット信号ＦＭ２ＲＳＴＲ，ＦＭ３ＲＳＴＲを生成して出力する。
ＦＭ読み出し範囲生成回路７１８は、ＦＭ５１５＿２，５１５＿３の読み出しを許可するＦＭ読み出しイネーブル信号ＦＭ２ＲＥ２，ＦＭ３ＲＥを出力する。
カウンタ回路７１７は、ＦＭに格納されたデータを読み出すためのクロックＦＭ２ＳＲＣＫ２，ＦＭ３ＳＲＣＫを生成して出力する。
【０１０８】
副走査遅延回路７２２は、遅延された副走査分だけ後端側に遅延させるための信号ＤＭＳＫ１，ＤＭＳＫ２，ＤＭＳＫ３を生成して出力する。
読み出し開始信号生成回路７１５は、ＣＰＬＤ５１０にて生成された読み出し主走査画像開始信号ＲＬＳＹＮＣを基準クロックＳＹＳＣＫに同期させ、読み出し信号ＲＬＳＹＮＣＤＤを出力し、後段の各回路に入力させる。
カウンタ回路７１６は、基準クロックＳＹＳＣＫをカウントして、そのカウント値を示すカウント信号ＲＤＣＫを出力し、基準クロックＳＹＳＣＫに同期した読み出し信号ＲＬＳＹＮＣＤＤによってリセットをかけ、再びカウントする。
【０１０９】
（１）ＦＭ５１５＿２，５１５＿３の読み出しを開始するためのリセット信号ＦＭ２ＲＳＴＲ，ＦＭ３ＲＳＴＲの生成
プリンタ制御回路５０４は、ＣＰＬＤ５１０にて生成された読み出し画像期間信号ＲＦＧＡＴＥおよび基準クロックＳＹＳＣＫに同期した読み出し信号ＲＬＳＹＮＣＤＤをカウンタ副走査回路７１９に入力させ、ＦＭ５１５＿２用のカウント信号ＤＬＣＮＴ２およびＦＭ５１５＿３用のカウント信号ＤＬＣＮＴ３を出力させ、ＦＭ読み出しリセット生成回路７２１と遅延回路７２２へ入力させる。
【０１１０】
また、操作部４００の操作パネル４２０上のキー操作によってレジスタ部５４２に設定された副走査遅延設定値と、ＦＭ用のＦＭ２ＤＬとＦＭ３ＤＬ、および基準クロックＳＹＳＣＫに同期した読み出し信号ＲＬＳＹＮＣ２Ｄ（ＲＬＳＹＮＣＤＤ）をＦＭ遅延期間生成回路７２０を入力させ、ＦＭ５１５＿２（ＬＥＤヘッド５０３＿２用），ＦＭ５１５＿３（ＬＥＤヘッド５０３＿３用）への遅延期間イネーブル信号ＤＬＣＮＴ２，ＤＬＣＮＴ３を生成出力させる。
さらに、カウンタ副走査回路７１９，ＦＭ遅延期間生成回路７２０，およびカウンタ回路７１６からそれぞれ出力された各信号をＦＭ読み出しリセット生成回路７２１に入力させ、ＦＭ読み出しリセット信号ＦＭ２ＲＳＴＲとＦＭ３ＲＳＴＲを生成出力させる。なお、パルス幅は、カウンタ回路７１６による４カウント分とする。
【０１１１】
（２）ＦＭ５１５＿２，５１５＿３のクロック（ＦＭ３ＳＲＣＫ、ＦＭ２ＳＲＣＫ２）の生成
カウンタ回路７１７は、カウンタ回路７１６からのカウント信号ＲＤＣＫを４分周したクロックＦＭ３ＳＲＣＫ、ＦＭ２ＳＲＣＫ２を生成して出力する。
【０１１２】
（３）ＦＭ５１５＿２，５１５＿３の読み出し範囲（ＦＭ３ＲＥ，ＦＭ２ＲＥ２）の生成
プリンタ制御回路５０４は、カウンタ回路７１６からのカウント信号ＲＤＣＫをＦＭ読み出し範囲生成回路７１８に入力させ、４クロック分を１カウントとしてカウントアップさせ、１９２０カウントでクリアするカウンタ回路により、ＣＰＬＤ５１０で生成された読み出し画像期間信号ＲＦＧＡＴＥと後述するＬＥＤヘッド５０３＿２の遅延されたＤＭＳＫ２の期間、ＦＭ５１５＿３およびＦＭ５１５＿２の読み出しをそれぞれ許可する（有効にする）ＦＭ読み出しイネーブル信号ＦＭ３ＲＥ，ＦＭ２ＲＥ２を出力させる。
上述の制御によって副走査の遅延開始の設定が可能となり、次に遅れて出力した分だけ副走査を遅延させるために、ＦＭ遅延ＦＧＡＴＥ生成回路７２２が各ＬＥＤヘッド５０３＿１〜５０３＿３の副走査遅延ＦＧＡＴＥを生成し、ＤＭＳＫ１，２，３を出力する。
【０１１３】
プリンタ制御回路５０４は、操作装置４００の操作パネル４２０上のキー操作によってレジスタ部５４２に設定された副走査遅延設定値、ＦＭ用のＦＭ２ＤＬとＦＭ３ＤＬ、および基準クロックＳＹＳＣＫに同期した読み出し信号ＲＬＳＹＮＣ２Ｄ（ＲＬＳＹＮＣＤＤ）をＦＭ遅延期間生成回路７２０に入力させ、ＦＭ５１５＿２（ＬＥＤヘッド５０３＿２用），ＦＭ５１５＿３（ＬＥＤヘッド５０３＿３用）への遅延期間イネーブル信号ＤＬＣＮＴ２，ＤＬＣＮＴ３を出力させることにより、３本のＬＥＤヘッド５０３＿１〜５０３＿３の副走査を調整できる。
なお、ＬＥＤヘッド５０３＿１〜５０３＿３の取り付けがメカ的に合っていることを前提にデフォルト値を設定しておき、副走査調整用テストチャート（格子など）を出力し、ズレ分を考慮して更に操作装置４００の操作パネル４２０上のキー操作を行っていく。
【０１１４】
次に、図９のＣＰＬＤ５１１内のＬＰＨ１画像データ入力セレクト部５３４およびＬＰＨ１画像データフォーマット変換部５３５の制御について、図３５によって説明をする。
図３５は、ＣＰＬＤ５１１内のＬＰＨ１画像データ入力セレクト部（以下「セレクト部」という）５３４およびＬＰＨ１画像データフォーマット変換部（以下「フォーマット変換部」という）５３５の構成例を示す回路図である。但し、この回路図は、セレクト部５３４の機能とフォーマット変換部５３５の機能を兼ねた回路群によって構成されたものを示している。
【０１１５】
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫと、ＣＰＬＤ５１０からの読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥとをデータ切換信号生成回路７２３に入力させ、読み出し画像期間の間、読み出し主走査画像開始信号ＲＬＳＹＮＣをトリガとして切り換えるデータ切換信号ＢＡＮＫＳＥＬを出力させ、データ変換回路７２４へ入力させる。
データ変換回路７２４には、転送制御部５４０およびテストパターン生成部５４１にて生成されたクロックＣＬＫＥＮ９５，ＣＬＫＥＮ４７５、更にＬＥＤヘッド５０３＿１の副走査遅延ＦＧＡＴＥ，ＤＭＳＫ１を入力される。
【０１１６】
ここで使用する画像データは、ＬＥＤヘッド５０３＿１に転送すべきデータであり、Ａ群のＳＲＡＭ５１４Ａ＿１，５１４Ａ＿２およびＢ群のＳＲＡＭ５１４Ｂ＿１，５１４Ｂ＿２からの出力であり、Ａ群のＳＲＡＭ５１４Ａ＿１から出力された２ビット単位のイーブン，オッドのデータを４ビット単位とし、データＳＯＤＡ１として入力する。
【０１１７】
また、Ｂ群のＳＲＡＭ５１４Ｂ＿１から出力された２ビット単位のイーブン，オッドのデータを４ビット単位としてデータＳＯＤＢ１とし、Ａ群のＳＲＡＭ５１４Ａ＿２から出力された２ビット単位のイーブン，オッドのデータを４ビット単位としてデータＳＯＤＡ２とし、Ｂ群のＲＡＭ５１４Ｂ＿２から出力された２ビット単位のイーブン，オッドのデータを４ビット単位としてデータＳＯＤＢ２とする。ここでは、Ａ群のＳＲＡＭ５１４Ａ＿１，Ｂ群のＳＲＡＭ５１４Ｂ＿１についてのデータフォーマットを記す。
【０１１８】
Ａ群のＳＲＡＭ５１４Ａ＿１，Ｂ群のＳＲＡＭ５１４Ｂ＿１の各４ビットデータＳＯＤＡ１，ＳＯＤＢ１は、ＬＥＤヘッド５０３＿１の取り付けが画像転送方向左からに対して右からの転送方向なため、ＬＥＤヘッドのデータ転送Ａ，ＢブロックのＢブロックに相当するためＢブロックデータＩＭＤＡＴＡ２より出力される。
データ変換回路７２４は、データ切換信号ＢＡＮＫＡＳＥＬが“Ｈ”の期間、Ａ群のＳＲＡＭ５１４Ａ＿１からの４ビットデータＳＯＤＡ１を選択する。なお、４ビットデータＳＯＤＡ１は、前述したように、２ビット毎のイーブンデータ，オッドデータによって構成されている。つまり、４ビットデータＳＯＤＡ１の上位２ビットがオッドデータ、下位２ビットがイーブンデータである。
【０１１９】
そして、転送制御部５４０およびテストパターン生成部５４１にて生成されたクロックＣＬＫＥＮ９５とＣＬＫＥＮ４７５の関係より、クロックＣＬＫＥＮ９５が“Ｈ”でＣＬＫＥＮ４７５が“Ｌ”の場合は、４ビットデータＳＯＤＡ１の上位２ビットのオッドデータをシリアルデータにフォーマット変換してＩＭＤＡＴＡ２として出力し、クロックＣＬＫＥＮ９５およびＣＬＫＥＮ４７５が共に“Ｈ”の場合には、４ビットデータＳＯＤＡ１の下位２ビットのイーブンデータをシリアルデータにフォーマット変換してＩＭＤＡＴＡ２として出力し、以後その各動作を交互に行う。
【０１２０】
また、データ切換信号ＢＡＮＫＡＳＥＬが“Ｌ”の期間には、Ｂ群のＳＲＡＭ５１４Ｂ＿１からの４ビットデータＳＯＤＢ１を選択し、データＳＯＤＡ１に対する動作と同様に、上位２ビットのオッドデータをシリアルデータにフォーマット変換してＩＭＤＡＴＡ２として出力し、その後下位２ビットのイーブンデータをシリアルデータにフォーマット変換してＩＭＤＡＴＡ２として出力し、以後その各動作を交互に行う。
Ａ群のＳＲＡＭ５１４Ａ＿２からの４ビットデータＳＯＤＡ２およびＢ群のＳＲＡＭ５１４Ｂ＿２からの４ビットデータＳＯＤＢ２も上述と同様にそれぞれ、上位２ビットのオッドデータをシリアルデータにフォーマット変換してＭＤＡＴＡ１として出力する動作と、下位２ビットのイーブンデータをシリアルデータにフォーマット変換してＭＤＡＴＡ１として出力する動作を交互に行う。
【０１２１】
次に、図９のＣＰＬＤ５１１内のＬＰＨ２，３画像データフォーマット変換部５３２の制御について、図３６によって説明をする。
図３６は、ＣＰＬＤ５１１内のＬＰＨ２，３画像データフォーマット変換部（以下「フォーマット変換部」という）５３２の構成例を示す回路図である。
フォーマット変換部５３２を構成するデータ変換回路７２５は、ＬＥＤヘッドＬＥＤヘッド５０３＿２へ転送すべきデータのフォーマット変換と、ＬＥＤヘッド５０３＿３へ転送すべきデータのフォーマット変換とを行う。
【０１２２】
そのうち、ＬＥＤヘッド５０３＿２へ転送すべきデータのフォーマット変換は、次のようにして行う。
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫと、ＣＰＬＤ５１０からの読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥと、転送制御部５４０およびテストパターン生成部５４１にて生成されたクロックＣＬＫＥＮ９５，ＣＬＫＥＮ４７５とをデータ変換回路７２５に入力させ、ＦＭ５１５＿２からの８ビットデータをフォーマット変換させ、ＬＥＤヘッド５０３＿２のＡブロックへの２ビットデータＩＭＤＡＴＡ１とＢブロックへの２ビットデータＩＭＤＡＴＡ２とを出力させる。
【０１２３】
ここで、ＦＭ５１５＿２からの８ビットデータのうち、上位４ビットデータはＡ群のＳＲＡＭ５１４Ａ＿４，Ｂ群の５１４Ｂ＿４からの２ビットイーブンデータ，２ビットオッドデータであり、下位４ビットデータはＡ群のＳＲＡＭ５１４Ａ＿３，Ｂ群の５１４Ｂ＿３からの２ビットイーブンデータ，２ビットオッドデータである。前者は出力データＩＭＤＡＴＡ２へ、後者は出力データＩＭＤＡＴＡ１へそれぞれ変換される。
【０１２４】
データ変換回路７２５は、転送制御部５４０およびテストパターン生成部５４１にて生成されたクロックＣＬＫＥＮ９５とＣＬＫＥＮ４７５の関係より、クロックＣＬＫＥＮ９５が“Ｈ”でＣＬＫＥＮ４７５が“Ｌ”の場合は、上記上位４ビットデータの上位２ビットのイーブンデータをシリアルデータにフォーマット変換してＩＭＤＡＴＡ２として出力し、クロックＣＬＫＥＮ９５およびＣＬＫＥＮ４７５が共に“Ｈ”の場合には、下位２ビットのオッドデータをシリアルデータにフォーマット変換してＩＭＤＡＴＡ２として出力し、以後その各動作を交互に行う。
なお、ＬＥＤヘッド５０３＿３へ転送すべきデータのフォーマット変換も上述と同様であるが、転送開始データはオッドデータとなる。
【０１２５】
次に、図９のＣＰＬＤ５１１内のＬＰＨ１画像データガンマ補正部５３６＿１，ＬＰＨ３画像データガンマ補正部５３６＿３の制御について、図３７によって説明をする。
図３７は、ＬＰＨ１画像データガンマ補正部（以下単に「ガンマ補正部」という）５３６＿１，ＬＰＨ３画像データガンマ補正部（以下単に「ガンマ補正部」という）５３６＿３の構成例を示す回路図である。但し、この回路図は、ガンマ補正部５３６＿１の機能とガンマ補正部５３６＿３の機能を兼ねた回路群によって構成されたものを示している。
【０１２６】
ガンマ補正部（γ補正部）５３６＿１は、ＬＥＤヘッド５０３＿１へ転送すべき画像データに対してガンマ補正（ビット変換）を行う。
ガンマ補正部５３６＿３は、ＬＥＤヘッド５０３＿３へ転送すべき画像データに対してガンマ補正を行う。
そのうち、ガンマ補正部５３６＿１によるガンマ補正およびビット変換は、次のように行う。なお、ガンマ補正部５３６＿３によるガンマ補正も同様なので、その説明は省略する。
【０１２７】
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫと、レジスタ部５４２より設定された５ビットのガンマ補正データ（２ビットデータ“０”“１”の変換データ）ＧＭＤＴ１と、５ビットのガンマ補正データ（２ビットデータ“１”“０”の変換データ）ＧＭＤＴ２とをガンマ補正部５３６＿１のデータ変換回路７２６に入力させ、フォーマット変換部５３５から出力された２ビットシリアルデータＩＭＤＡＴＡ１，ＩＭＤＡＴＡ２をそれぞれ５ビットデータに変換させてＧＭＭＯＤＡＴ１，ＧＭＭＯＤＡＴ２として出力させる。
データ変換回路７２６から出力された５ビットデータＧＭＭＯＤＡＴ１，ＧＭＭＯＤＡＴ２あるいはテストパターンＴＥＳＴＰＡＴは、データ変換回路７２７によって選択させて出力させる。
【０１２８】
次に、図９のＣＰＬＤ５１１内のＬＰＨ２画像データガンマ補正・繋ぎ目光量補正部５３６＿２の制御について、図３８によって説明をする。
図３８は、ＣＰＬＤ５１１内のＬＰＨ２画像データガンマ補正・繋ぎ目光量補正部（以下「ガンマ補正・繋ぎ目光量補正部」という）５３６＿２の構成例を示す回路図である。
ガンマ補正・繋ぎ目光量補正部５３６＿２は、ＬＥＤヘッド５０３＿２へ転送すべき画像データに対してガンマ補正・繋ぎ目光量補正を行う。
【０１２９】
ここで、ＬＥＤヘッド５０３＿２の画像有効範囲を固定し、ＬＥＤヘッド５０３＿２の全ドット数である７６８０ドットに対して左右２５８ドットは余白領域であり、データ転送は２分割であるので、１分割分は３８４０ドットとなり、Ａブロックでの先頭画素データは２５９ドット目となる。終了画素データは、Ｂブロックの３５８２ドット目である。
【０１３０】
プリンタ制御回路５０４は、基準同期クロックＳＹＳＣＫと、ＣＰＬＤ５１０からの読み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥと、転送制御部５４０およびテストパターン生成部５４１にて生成されたクロックＣＬＫＥＮ９５とをガンマ補正・繋ぎ目光量補正部５３６＿２の繋ぎ目光量補正有効ドット生成回路７２８に入力させてカウント動作を行わせる。
繋ぎ目光量補正有効ドット生成回路７２８は、カウンタ値が「２５９」になったら信号ＣＮＡＤＡＴ１を“Ｈ”にする。なお、この信号ＣＮＡＤＡＴ１が、ＬＥＤヘッド５０３＿２のＡブロックデータＩＭＤＡＴＡ１の繋ぎ目光量補正有効ドットとなる。
【０１３１】
また、カウント値が「３５８２」になったら、信号ＣＮＡＤＡＴ２を“Ｈ”にする。なお、この信号ＣＮＡＤＡＴ２が、ＬＥＤヘッド５０３＿２のＢブロックデータＩＭＤＡＴＡ２の繋ぎ目光量補正有効ドットとなる。
プリンタ制御回路５０４は、繋ぎ目光量補正有効ドット信号ＣＮＡＤＡＴ１，ＣＮＡＤＡＴ２と、レジスタ部５４２にて設定された５ビットガンマ補正データＧＭＤＴ１，ＧＭＤＴ２と、同じくレジスタ部５４２にて設定された５ビット繋ぎ目光量補正データＡＤＪＬ１，２，３と、フォーマット変換部５３２から出力された２ビットデータＩＭＤＡＴＡ１，ＩＭＤＡＴＡ２とをデータ変換回路７２９に入力させる。
【０１３２】
データ変換回路７２９は、２ビットデータＩＭＤＡＴＡ１が“０”“０”の場合は、「０」を示す５ビットデータをＧＭＭＯＤＡＴ１として出力する。２ビットデータＩＭＤＡＴＡ１が“１”“１”の場合は、５ビットＭＡＸの３２値を示す５ビットデータをＧＭＭＯＤＡＴ１として出力する。２ビットデータＩＭＤＡＴＡ１が“０”“１”の場合は、レジスタ部５４２にて設定された５ビットガンマ補正データＧＭＤＴ１を選択し、ＧＭＭＯＤＡＴ１として出力する。２ビットデータＩＭＤＡＴＡ１が“１”“０”の場合は、レジスタ部５４２にて設定された５ビットガンマ補正データＧＭＤＴ２を選択し、ＧＭＭＯＤＡＴ１として出力する。
【０１３３】
また、２ビットデータＩＭＤＡＴＡ２が“０”“０”の場合は、「０」を示す５ビットデータをＧＭＭＯＤＡＴ２として出力する。２ビットデータＩＭＤＡＴＡ２が“１”“１”の場合は、５ビットＭＡＸの３２値を示す５ビットデータをＧＭＭＯＤＡＴ２として出力する。２ビットデータＩＭＤＡＴＡ２が“０”“１”の場合は、レジスタ部５４２にて設定された５ビットガンマ補正データＧＭＤＴ１を選択し、ＧＭＭＯＤＡＴ２として出力する。２ビットデータＩＭＤＡＴＡ２が“１”“０”の場合は、レジスタ部５４２にて設定された５ビットガンマ補正データＧＭＤＴ２を選択し、ＧＭＭＯＤＡＴ２として出力する。
【０１３４】
ここで、この実施形態では、複数個のＬＥＤヘッド５０３＿１〜５０３＿３をその主走査方向の端部をオーバラップさせて配列しており、ＣＰＬＤ５１０のＳＲＡＭ制御にてデータのシフトは可能となるが、１ビット単位であり、１ビット以下でのデータのシフトはできない。仮に、ＬＥＤヘッド５０３＿１への終端ビットデータと、ＬＥＤヘッド５０３＿２への画像有効開始ビットデータ、つまりＡブロックデータの２５９ドット目において１ドット以下で離れている場合、画像にて白スジが発生する可能性がある。
そこで、ＬＥＤヘッド５０３＿２での画像有効範囲は固定しているので、ＬＥＤヘッド５０３＿１へ転送すべき画像データをＣＰＬＤ５１０のＳＲＡＭ制御にて１ドットだけＬＥＤヘッド５０３＿２側へ移動させ、画像データをオーバラップさせる。すると今度は、黒スジが発生してしまう。
【０１３５】
そこで、操作装置４００の操作パネル４２０上のキー操作により、レジスタ部５４２から繋ぎ目光量補正モード有りにすると、上記生成したＬＥＤヘッド５０３＿２のＡブロックデータＩＭＤＡＴＡ１の繋ぎ目光量補正有効ドット信号ＣＮＡＤＡＴ１により、入力２ビットデータＩＭＤＡＴＡ１の２５９ドット目を注目させ、レジスタ部５４２にて設定されたＡＤＪＬ１，２，３の繋ぎ目光量補正データを５ビット可変できるようにする。
【０１３６】
ここで、レジスタ部５４２にて設定されたＡＤＪＬ１，２，３の繋ぎ目光量補正データは、それぞれ入力データ“０”“１”，“１”“０”，“１”“１”に相当し、ＭＡＸ３２値の変換ができる。
よって、黒スジが発生した場合、２５９ドット目の入力２ビットデータＩＭＤＡＴＡ１が“１”“１”であればレジスタ部５４２からの５ビット繋ぎ目光量補正データＡＤＪＬ３を小さな値にし、５ビット変換することで黒スジが目立たなくなる。
なお、ＬＥＤヘッド５０３＿２のＢブロックについても同様の制御を行う。
【０１３７】
次に、図９のＣＰＬＤ５１１内のＰセンサ出力部５３７および画像データ・光量補正データセレクト部５３８の制御について、図３９によって説明をする。
図３９は、ＣＰＬＤ５１１内のＰセンサ出力部５３７および画像データ・光量補正データセレクト部（以下単に「セレクト部」という）５３８の構成例を示す回路図である。但し、この回路図は、Ｐセンサ出力部５３７の機能とセレクト部５３８の機能を兼ねた回路群によって構成されたものを示している。
【０１３８】
電源投入時に、プリンタ制御回路５０４は、モード切換信号ＫＨＳＥＬをセレクト部５３８を構成するセレクタ回路７３２に入力させ、ＬＥＤヘッド５０３＿１〜５０３＿３のドット単位およびチップ単位の光量補正データ，ゲート信号として、画像情報記憶装置３００からの光量補正データ，ゲート信号、あるいは光量補正ＲＯＭ読み出し制御部５４３で制御した光量補正ＲＯＭからの光量補正データ，ゲート信号を選択させて出力させる。
また、プロセス条件，トナー濃度出力用に生成したＰセンサイネーブル信号とＬＥＤヘッド５０３＿２のＡブロックデータをセレクタ回路７３１に入力させ、両者を出力データＰＳＯＤとして出力させる。
【０１３９】
さらに、セレクタ回路７３２から出力された光量補正データ，光量補正用ゲート信号，およびガンマ補正・繋ぎ目光量補正部５３６＿２からの画像データと、ガンマ補正部５３６＿１，５３６＿３からの画像データとをセレクタ回路７３３に入力させ、モード切換信号ＫＨＥＮＢＬにより、光量補正モード，通常画像データ転送（階調モード）の切り換えを行わせ、ＬＥＤヘッド５０３＿１〜５０３＿３へ出力させる。
【０１４０】
次に、図９のＣＰＬＤ５１１内のＬＰＨストローブ出力制御部５３９の制御について、図４０および図４１によって説明をする。
図４０は、ＣＰＬＤ５１１内のＬＰＨストローブ出力制御部（以下単に「ストローブ出力制御部」という）５３９の構成例を示す回路図である。図４１は、ストローブ出力制御部５３９の動作を示すタイミングチャートである。
【０１４１】
ストローブ出力制御部５３９は、ＬＥＤヘッド５０３＿１〜５０３＿３を点灯させるための点灯パルス信号を生成する。
ＬＥＤヘッド５０３＿１〜５０３＿３の点灯方式は、主走査１ライン分の５ビットデータをラッチした後、主走査期間から設定した３２カウント分のクロック点灯期間を基準に４本の信号ライン順に出力することによって点灯させる方式（ＬＥＤヘッド４分割点灯方式）であり、それによって画像の印刷が行われる。
【０１４２】
プリンタ制御回路５０４は、まず、ＣＰＬＤ５１０により生成された画像開始信号ＲＬＳＹＮＣと基準同期信号ＳＹＳＣＫをカウンタ回路７３６に入力させてカウントアップさせ、カウント値を示すカウンタ信号ＳＴＢＷＤを出力させる。カウンタ信号ＳＴＢＷＤは、ＬＥＤヘッドへ出力する点灯ストローブの１クロック分のカウント値を示す内部カウンタ信号である。カウンタ回路７３６のリセットは、レジスタ部５４２で設定されたストローブ１クロック分の周期を示すＳＴＢ周期信号ＳＴＢＣＹＣにて行わせる。
【０１４３】
また、ＳＴＢ周期信号ＳＴＢＣＹＣによる中間カウント値の期間を示す中間カウント値期間信号ＳＴＢＤＴＹを、ＳＴＢ周期信号ＳＴＢＣＹＣと同様に設定させ、カウンタ信号ＳＴＢＷＤと組み合わせてストローブ１クロック分の中間イネーブル信号ＳＴＢＷＤＤＴＹを生成出力させる。
次に、１クロック周期信号ＳＴＢＷＤＣＹＣ（ＳＴＢＷＤ＝ＳＴＢＣＹＣ）をカウンタ回路７３７に入力させ、同信号を基準にカウンタ信号ＳＴＢＣＮＴを出力させる。カウンタ回路７３７のリセットは、カウンタＳＴＢＣＮＴが示すカウント値が「３１」（「０」〜「３１」のカウント）になったら行われる。
【０１４４】
次に、カウント値「３１」を示すカウンタ信号ＳＴＢＣＮＴをカウンタ回路７３８に入力させ、同信号を基準にカウンタ信号ＳＴＢＢＬＫを出力させる。カウンタ回路７３８のリセットは、カウンタ信号ＳＴＢＢＬＫが示すカウント値が「３」になったら行われる。
次に、カウント値「３」を示すカウンタ信号ＳＴＢＢＬＫとＣＰＬＤ５１０より生成された読み出し主走査画像開始信号ＲＬＳＹＮＣを主走査ＳＴＢ期間生成回路７３９に入力させ、主走査１ラインでのストローブ信号期間を示すＳＴＢ期間信号ＳＴＢＬＥＮを出力させる。
【０１４５】
また、副走査ＳＴＢ期間生成回路７４０によって副走査ストローブ期間を示すＳＴＢ期間信号ＳＴＢＦＥＮを生成出力させる。
そして、カウンタ回路７３６〜７３８，主走査ＳＴＢ期間生成回路７３９，副走査ＳＴＢ期間生成回路７４０で生成された各信号をＳＴＢクロック生成回路７４１に入力させ、４本のストローブクロックＳＴＢＣＬＫ０〜３を順治出力させる。
ここで、ストローブ１クロック分の周期を示すＳＴＢ周期信号ＳＴＢＣＹＣと中間カウント値の期間を示す中間カウント値期間信号ＳＴＢＤＴＹの設定について説明する。
【０１４６】
ＬＥＤヘッド５０３＿１〜５０３＿３の点灯時間は、主走査期間に対して８％〜１５％としている。仮に、点灯時間１０％とすると、主走査期間４７０．３μｓｅｃであると、４７．０３μｓｅｃがストローブクロック周期となり、３２クロックが含まれている。１クロックの周期は、４７．０３μｓｅｃ／３２クロックで１．４７μｓｅｃとなる。
基準同期クロックＳＹＳＣＫは、１９ＭＨｚであり、０．０５２μｓｅｃの周期なので、１クロックの周期１．４７μｓｅｃは、基準同期クロックＳＹＳＣＫが２８カウント分となる（カウンタ信号ＳＴＢＷＤが０〜２７カウント）。
【０１４７】
よって、ＳＴＢ周期信号ＳＴＢＣＹＣが示すストローブ１クロック分の周期に対応する設定値が「２７」となり、中間カウント値期間ＳＴＢＤＴＹが示す中間カウント値の期間に対応する設定値が「１３」となる。
なお、上述した制御は、５ビット画像データに対応する点灯期間のパルス制御を行う他に、図１１に示したＬＥＤヘッド５０３＿１〜５０３＿３の内部回路（図１１参照）のＬＥＤ素子に流れる電流値を決定している発光光量信号（基準電圧）Ｖｒｅｆを可変ボリュウム等の調整手段によって調整することにより、ＬＥＤ素子に流れる電流を制御することによっても実現可能とする。
【０１４８】
【発明の効果】
以上説明してきたように、請求項１の発明の画像形成装置によれば、書き込み装置を、１個の発光素子アレイユニット（高コストで広幅用の発光素子アレイユニット）によって構成するのではなく、感光体の軸線方向に沿って千鳥状に配列した複数個の発光素子アレイユニット（小幅で低コストの発光素子アレイユニット）によって構成し、その各発光素子アレイユニットへ転送すべき画像データを分割制御手段によってその各発光素子アレイユニット毎に分割するようにしたので、複数個の発光素子アレイユニットによる感光体の感光層への分割露光によっても、高品質の画像を得ることが可能になる。
また、書き込み装置による各発光素子アレイユニットの走査方向が偶数番目と奇数番目とで逆になるように、分割制御手段によって分割された各発光素子アレイユニットへそれぞれ転送すべき画像データを、偶数番目の発光素子アレイユニットの各発光素子への画像データの転送方向と奇数番目の発光素子アレイユニットの各発光素子への画像データの転送方向とが逆になるように転送方向制御手段によって制御するようにしたので、感光体の回動方向に結像させる位置の間隔を狭くし、データ遅延用のメモリを節約できるという効果も得ることができる。
【０１４９】
請求項２の発明の画像形成装置によれば、書き込み装置の各発光素子アレイユニットを感光体の回動方向に結像させる位置をずらして配列し、分割制御手段によって分割した各画像データを転送タイミング制御手段によって感光体の回動方向（送り方向）に結像させる位置分だけ時間的にずらして各発光素子アレイユニットへ転送させるようにしたので、請求項１の発明と同様の効果に加え、各発光素子アレイユニットと感光体との配置設計を容易にできるという効果も得ることができる。
【０１５１】
請求項３の発明の画像形成装置によれば、請求項２の転送タイミング制御手段による各画像データの転送タイミングを転送タイミング調整手段によって調整できるようにしたので、請求項２の発明と同様の効果に加え、次のような効果も得ることができる。例えば、複数個の発光素子アレイユニットを感光体の軸線方向に沿って同じ方向に千鳥状に配列し、部品・組み付けにより感光体の回動方向に結像させる位置がばらついてしまっても、発光素子アレイユニット毎に画像データの転送タイミング（遅延量）を調整することにより、書き込み位置を最適位置に調整することができる。
【図面の簡単な説明】
【図１】この発明を実施するデジタル複写機の構成例を示すブロック図である。
【図２】図１の画像読取装置１００の機構部の一例を示す概略構成図である。
【図３】図１の複写機本体２００の機構部の一例を示す概略構成図である。
【図４】図１の操作パネル４２０の構成例を示すレイアウト図である。
【図５】図１のデジタル複写機における全体の画像データの流れを説明するためのブロック図である。
【図６】図１のＬＥＤ書込制御回路５０１の前半の構成例を示すブロック図である。
【図７】同じくその後半の構成例を示すブロック図である。
【図８】図６のＣＰＬＤ５１０（ＣＰＬＤ１）の構成例を示すブロック図である。
【図９】図７のＣＰＬＤ５１１（ＣＰＬＤ２）の構成例を示すブロック図である。
【図１０】図５のＬＥＤヘッド５０３＿１の構成例を示すブロック図である。
【図１１】図１０のドライバＩＣ５３１＿１の内部回路およびＬＥＤの構成例を示すブロック図である。
【図１２】図８のデータ入力細線化部５２１の構成例を示す回路図である。
【図１３】同じく信号セレクト部５２０の構成例を示す回路図である。
【図１４】同じくテストパターン生成部５２２の構成例を示す回路図である。
【図１５】同じくセレクタ部５２３の構成例を示す回路図である。
【図１６】同じくダブルコピー制御部５１９の構成例を示す回路図である。
【図１７】図１６に示したダブルコピー制御部５１９の動作を示すタイミング図である。
【図１８】図５の各ＬＥＤヘッド５０３＿１〜５０３＿３の画像領域を説明するための説明図である。
【図１９】図６のＡ群６個のＳＲＡＭ５１４Ａ＿１（ＳＲＡＭ１），５１４Ａ＿２（ＳＲＡＭ２），Ｂ群６個のＳＲＡＭ５１４Ｂ＿１（ＳＲＡＭ１），５１４Ｂ＿２（ＳＲＡＭ２）へのデータの書き込みおよびそのデータの読み出しの順序とＬＥＤヘッド５０３＿１（ＬＰＨ１）の各ＬＥＤへのデータ転送方向とＳＲＡＭアドレスを説明するための説明図である。
【図２０】図６のＡ群６個のＳＲＡＭ５１４Ａ＿３（ＳＲＡＭ３），５１４Ａ＿４（ＳＲＡＭ４），Ｂ群６個のＳＲＡＭ５１４Ｂ＿３（ＳＲＡＭ３），５１４Ｂ＿４（ＳＲＡＭ４）へのデータの書き込みおよびそのデータの読み出しの順序とＬＥＤヘッド５０３＿２（ＬＰＨ２）の各ＬＥＤへのデータ転送方向とＳＲＡＭアドレスを説明するための説明図である。
【図２１】図６のＡ群６個のＳＲＡＭ５１４Ａ＿５（ＳＲＡＭ５），５１４Ａ＿６（ＳＲＡＭ６），Ｂ群６個のＳＲＡＭ５１４Ｂ＿５（ＳＲＡＭ５），５１４Ｂ＿６（ＳＲＡＭ６）へのデータの書き込みおよびそのデータの読み出しの順序とＬＥＤヘッド５０３＿３（ＬＰＨ３）の各ＬＥＤへのデータ転送方向とＳＲＡＭアドレスを説明するための説明図である。
【図２２】図８のブロック切換制御部５２４の構成例を示す回路図である。
【図２３】同じくＳＲＡＭ書き込み制御部５２５の構成例を示す回路図である。
【図２４】同じくＳＲＡＭ読み出し制御部５２６の構成例を示す回路図である。
【図２５】同じく書き込みパルス生成部５２７の構成例を示す回路図である。
【図２６】同じくアドレスセレクタ部５２８の構成例を示す回路図である。
【図２７】図２５の書き込みパルス生成部５２７および図２６のアドレスセレクタ部５２８の動作を示すタイミング図である。
【図２８】図８のデータフォーマット変換部５１８の構成例を示す回路図である。
【図２９】同じくフィールドメモリ書き込み制御部５２９の構成例を示す回路図である。
【図３０】同じくレジスタ部５３０の構成例を示す回路図である。
【図３１】図９の転送制御部５４０およびテストパターン生成部５４１の構成例を示す回路図である。
【図３２】同じく光量補正ＲＯＭ読み出し制御部５４３の前半の構成例を示す回路図である。
【図３３】同じくその後半の構成例を示すブロック図である。
【図３４】同じくフィールドメモリ（ＦＭ）読み出し制御部５３１の構成例を示す回路図である。
【図３５】同じくＬＰＨ１画像データ入力セレクト部５３４およびＬＰＨ１画像データフォーマット変換部５３５の構成例を示す回路図である。
【図３６】同じくＬＰＨ２，３画像データフォーマット変換部５３２の構成例を示す回路図である。
【図３７】同じくＬＰＨ１画像データガンマ補正部５３６＿１，ＬＰＨ３画像データガンマ補正部５３６＿３の構成例を示す回路図である。
【図３８】同じくＬＰＨ２画像データガンマ補正・繋ぎ目光量補正部５３６＿２の構成例を示す回路図である。
【図３９】同じくＰセンサ出力部５３７および画像データ・光量補正データセレクト部５３８の構成例を示す回路図である。
【図４０】同じくＬＰＨストローブ出力制御部５３９の構成例を示す回路図である。
【図４１】図４０に示したストローブ出力制御部５３９の動作を示すタイミング図である。
【符号の説明】
１００：画像読取装置 ２００：複写機本体
３００：画像情報記憶装置 ３０１：画像メモリ部
４００：操作装置 ４１０：操作制御回路
４２０：操作パネル ５００：プリンタ装置
５０１：ＬＥＤ書込制御回路
５０２：ＬＥＤヘッド制御回路
５０３（５０３＿１〜５０３＿３）：ＬＥＤヘッド
５０４：プリンタ制御回路 ５１０，５１１：ＣＰＬＤ
５１８：データフォーマット変換部
５１９：ダブルコピー制御部 ５２０：信号セレクト部
５２１：データ入力細線化部
５２２：テストパターン生成部 ５２３：セレクタ部
５２４：ブロック切換制御部
５２５：ＳＲＡＭ書き込み制御部
５２６：ＳＲＡＭ読み出し制御部
５２７：書き込みパルス生成部
５２８：アドレスセレクタ部
５２９：フィールドメモリ書き込み制御部
５３０，５４２：レジスタ部
５３１：フィールドメモリ読み出し制御部
５３２：ＬＰＨ２，３画像データフォーマット変換部
５３４：ＬＰＨ１画像データ入力セレクト部
５３５：ＬＰＨ１画像データフォーマット変換部
５３６＿１：ＬＰＨ１画像データガンマ補正部
５３６＿２：ＬＰＨ２画像データガンマ補正・繋ぎ目光量補正部
５３６＿３：ＬＰＨ３画像データガンマ補正部
５３７：Ｐセンサ出力部
５３８：画像データ・光量補正データセレクト部
５３９：ＬＰＨストローブ出力制御部
５４０：転送制御部 ５４１：テストパターン生成部
５４３：光量補正ＲＯＭ読み出し制御部
Claims (3)
- 画像データを感光体上に書き込むための複数個の発光素子を主走査方向に所定密度でアレイ状に列設した発光素子アレイユニットを用いた書き込み装置を有する画像形成装置において、
前記書き込み装置は、前記発光素子アレイユニットを複数備え、その各発光素子アレイユニットを前記感光体の軸線方向に沿って千鳥状に配列することによって構成され、
前記各発光素子アレイユニットへ転送すべき画像データをその各発光素子アレイユニット毎に分割する分割制御手段と、
前記書き込み装置による前記各発光素子アレイユニットの走査方向が偶数番目と奇数番目とで逆になるように、前記分割制御手段によって分割された前記各発光素子アレイユニットへそれぞれ転送する画像データを、偶数番目の発光素子アレイユニットの各発光素子への画像データの転送方向と奇数番目の発光素子アレイユニットの各発光素子への画像データの転送方向とが逆になるように制御する転送方向制御手段とを設けたことを特徴とする画像形成装置。 - 請求項１記載の画像形成装置において、
前記書き込み装置は、前記各発光素子アレイユニットを前記感光体の回動方向に結像させる位置をずらして配列し、
前記分割制御手段によって分割した各画像データを前記感光体の回動方向に結像させる位置分だけ時間的にずらして前記各発光素子アレイユニットへ転送させる転送タイミング制御手段を設けたことを特徴とする画像形成装置。 - 請求項２記載の画像形成装置において、
前記転送タイミング制御手段による各画像データの転送タイミングを調整する転送タイミング調整手段を設けたことを特徴とする画像形成装置。
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