JP2006056122A - 画像形成装置 - Google Patents

Abstract

【課題】 隣接するＬＥＤヘッドの有効画像領域の各々の端部の複数個のＬＥＤ素子の発光を制御することによって感光体の主走査方向の繋ぎ目補正を行い、ＬＥＤヘッド間の濃度差を軽減する画像形成装置を提供することである。
【解決手段】 ＬＥＤヘッドの発光の時間を制御しての階調制御に加えて、ＬＥＤヘッドのＬＥＤ素子の発光制御において発光の強さを制御することによって幅広く階調を制御する。ＬＥＤヘッドのＬＥＤ素子の強さは、図２８に示すＳＴＢＣＬＫのパルスの幅によって決定している。このパルス幅を１５段階に設定し、図２９に示すように、各パルス幅に対してレジスタ値としてＤＵＴＹＮＯ[３：０]を割り当てこれを外部から変更可能にすることによってＬＥＤ素子の発光の強さ制御を行う。
【選択図】 図４

Description

本発明は、ＬＥＤヘッドによる光ビームで印字情報を感光体に書き込むことにより画像形成を行うデジタル画像形成装置に関する。

従来、広幅の画像形成装置の書き込みにおいては、Ａ０幅のＬＥＤヘッドが用いられてきたが、このＡ０幅のＬＥＤヘッドが高コストであった。
このＡ０幅の書き込みを低コストで実現するためは、下記特許文献１に記載されている発明のように、感光体の主走査方向に沿って２個、３個のＬＥＤヘッドを配置し分割露光をする方法が利用でき、Ａ０幅にするにはＡ３幅より若干大きいＬＥＤヘッドを図１に示すように感光体を主走査方向に千鳥状に３本並べて全体でＡ０幅以上にしてＡ０幅分に分割露光すれば良い。
特開２００１−３２８２９２公報

しかしながらＬＥＤを千鳥状に配置することで、感光体主走査方向、感光体副走査方向に位置ズレが生じてしまう。この位置ズレによって画像にＬＥＤヘッドの繋ぎ目がスジとして現れてしまうため、これを補正する必要がある。
そこで、このような画像形成装置では、ＬＥＤヘッド間の繋ぎ目で生じる濃度差を軽減するために、ＬＥＤヘッド間の繋ぎ目で生じる濃度差を隣接するＬＥＤヘッドの端部をオーバラップさせて、そのオーバーラップ領域内にＬＥＤヘッドの有効画像領域の端部を位置さる。そして、隣接するＬＥＤヘッドの有効画像領域の端部いずれか一方の端部１ｄｏｔ、または両方の端部１ｄｏｔのＬＥＤ素子の発光制御をする。こうして、感光体の主走査方向の繋ぎ目の補正を行なっていた。
また、他の方法として、中央に位置するＬＥＤヘッドの有効画像領域の両端部の各４ｄｏｔのＬＥＤ素子の発光を制御することで、感光体の主走査方向の繋ぎ目の補正を行い、ＬＥＤヘッドの繋ぎ目で生じる濃度差を軽減していた。
このように、感光体主走査線方向に対しては、１ｄｏｔ単位での書き込み位置の調整と、図１に示すように繋ぎ目部のＬＥＤ素子の発光制御によって補正を行なっているが、感光体副走査方向に対してはＬＥＤヘッドの出力タイミングを調整して画像データを出力し補正を行っている。

上記した従来の補正方法では、線画等ではＬＥＤヘッドの繋ぎ目は画像に現れにくく問題はないが、コピーやプリンタ画像においてはグレースケールなども必ず出力する機会が生じる。このようなグレースケールの画像を出力する場合はＬＥＤヘッドの繋ぎ目が縦の筋として画像に現れてしまう。
このようなＬＥＤヘッドを用いて分割露光する場合において、ＬＥＤヘッドの繋ぎ目部に対して図２に示すように、接続されたＬＥＤヘッド両方の端部近傍に位置する複数のｄｏｔのＬＥＤ素子の発光量を制御することにより感光体の主走査方向の画像の繋ぎ目補正を行い、書き込み画像の濃度差を軽減することができる。
そこで、図３に示すようにＡ０系を実現するために、Ａ３機用のＬＥＤヘッドを千鳥状に配置し、分割露光し、接続されたＬＥＤヘッド両方の端部近傍に位置する２ｄｏｔのＬＥＤ素子の発光量を制御することにより、感光体の主走査方向の画像の繋ぎ目補正を行い、書き込み画像の濃度差を軽減することが可能となる。

そこで、本発明の第１の目的は、各ＬＥＤヘッドを感光体の主走査方向に千鳥状に配列し、その端部をオーバラップさせ、そのオーバラップした領域内にＬＥＤヘッド有効書き込み領域の端部を位置させて、隣接するＬＥＤヘッドの有効画像領域の各々の端部の複数個のＬＥＤ素子の発光を制御することによって感光体の主走査方向の繋ぎ目補正を行い、ＬＥＤヘッド間の濃度差を軽減する画像形成装置を提供することである。
本発明の第２の目的は、ＬＥＤヘッドに転送される各画像データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じた適正値に変更し、ＬＥＤヘッドの発光を制御することで感光体の主走査方向の繋ぎ目補正を行い、ＬＥＤヘッド間の濃度差を軽減する画像形成装置を提供することである。
本発明の第３の目的は、ＬＥＤヘッドに転送される各画像データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じた適正値に変更し、ＬＥＤヘッドの発光を制御することに加えて、ＬＥＤ素子の発光の強さの制御を加えてより多くの階調表現を行い感光体の主走査方向の繋ぎ目の補正を行いＬＥＤヘッド間の濃度差を軽減する画像形成装置を提供することである。

本発明の第４の目的は、写真モードのような場合には階調表現が多い方がＬＥＤヘッド繋ぎ目の補正にも効果があり、出力画像にも影響ないが、文字モードの場合にはＬＥＤヘッドの繋ぎ目が現れにくく、また階調表現が多いと出力画像自体が見えにくくなってしまうことがあるため、そのような場合には発光の強さ制御を適応させず出力画像の画質を優先させ且つ制御系の制御負荷を軽減する画像形成装置を提供することである。
本発明の第５の目的は、ＬＥＤヘッドの発光のムラを抑えるために用意されている補正データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じた適正値に変更し、ＬＥＤヘッドの発光を制御することで、感光体の主走査方向の繋ぎ目の補正を行い、書き込み画像の濃度差を軽減する画像形成装置を提供することである。また、ＬＥＤヘッドが２値データしか扱えない場合でも前記補正方法を行い、書き込み画像の濃度差を軽減可能である画像形成装置を提供することである。

本発明の第６の目的は、感光体の主走査方向の画像の繋ぎ目補正の方法として、ＬＥＤヘッドの発光のムラを抑えるために用意されている補正データを、感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じて適当値に変更することと、ＬＥＤヘッドに転送される各画像データに対して感光体の主走査方向繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じた画像データを変更することの両方の機能を併せ持つことで、感光体の主走査方向の繋ぎ目の補正を行い、ＬＥＤヘッド間の濃度差を軽減する画像形成装置を提供することである。
本発明の第７目的は、ＬＥＤヘッドが画像データとして多値が扱える場合には画像データ変更と補正データ変更が適応できるが、扱える画像データが２値の場合では、画像データは変更することが出来ないので、そのような場合はＬＥＤ素子の点灯時間の制御を適応させず、制御系の負荷軽減を行う画像形成装置を提供することである。また、ＬＥＤヘッドが多値データを扱える場合でも、写真モードのような場合には階調表現が多い方がＬＥＤヘッド繋ぎ目の補正にも効果があり、出力画像にも影響ないが、文字モードの場合にはＬＥＤヘッドの繋ぎ目が現れにくく、また階調表現が多いと出力画像自体が見えにくくなってしまうことがあるため、そのような場合には発光の強さ制御を適応せず出力画像の画質を優先させる画像形成装置を提供することである。

本発明の第８目的は、上記補正方法をＬＥＤヘッドが多値仕様、２値仕様どちらを使用している場合でも対応することが可能とするために、ＬＥＤヘッドが２値仕様の場合においてＬＥＤ素子の強さを制御するより多くの階調を表現することを可能にしなくてはならないが、これを実現するためにＬＥＤ素子の発光の解像度を可変にしておくことで、ＬＥＤヘッドが多値仕様でも２値仕様でもこの補正方法を適応することを可能とした画像形成装置を提供することである。
本発明の第９の目的は、画像形成装置のＬＥＤヘッドが多値仕様、２値仕様どちらの場合においても前記のように最適な補正方法を選択でき、様々な場合に対応することを可能にすることで、ＬＥＤヘッドの仕様にとらわれず感光体の主走査方向の繋ぎ目の補正を行い、書き込み画像の濃度差を軽減することが実現可能になる画像形成装置を提供することである。

請求項１記載の発明では、複数個の発光素子が一方向に列設された発光素子アレーと、前記発光素子アレーの光を感光体に結像させる結像手段とからなるＬＥＤヘッド（発光素子アレーユニット）と、を備え、長さが感光体の主走査方向より短い複数個の前記ＬＥＤヘッドを、感光体の主走査方向に千鳥状に配列した画像形成装置において、ＬＥＤヘッド端部を互いにオーバラップさせ、そのオーバラップした領域内にＬＥＤヘッド有効書き込み領域の端部を位置させ、隣接するＬＥＤヘッドの有効画像領域の各々の端部の複数個の発光素子の発光を制御することでＬＥＤヘッドの繋ぎ目の濃度差を低減させる発光制御手段を備えたことにより、前記第１の目的を達成する。
請求項２記載の発明では、請求項１記載の発明において、前記ＬＥＤヘッドに転送される各画像データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じた適正値に変更する変更手段を備え、この変更手段により変更された適正値に基づき、前記発光制御手段が発光素子の発光を制御することにより、前記第２の目的を達成する。
請求項３記載の発明では、請求項２記載の発明において、前記発光制御手段が、前記ＬＥＤヘッドに転送される各画像データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目部の重なりに応じて、発光素子の発光の強さを制御することにより、前記第３の目的を達成する。

請求項４記載の発明では、請求項３記載の発明において、前記発光制御手段が、発光素子の発光の強さを制御するモードを用いるか否かを選択する選択手段を備えたことにより、前記第４の目的を達成する。
請求項５記載の発明では、請求項１記載の発明において、ＬＥＤヘッドの発光のムラを抑えるために用意されている補正データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目部の重なりに応じた適正値に変更する補正データ変更手段を備え、
この補正データ変更手段により変更された適正値に基づき、前記発光制御手段が発光素子の発光を制御することにより、前記第５の目的を達成する。

請求項６記載の発明では、請求項５記載の発明において、前記ＬＥＤヘッドに転送される各画像データに対して感光体の主走査方向繋ぎ目部の複数ｄｏｔに対して、繋ぎ目部の重なりに応じて画像データを変更する画像データ変更手段をさらに備えたことにより、前記第６の目的を達成する。
請求項７記載の発明では、請求項６記載の発明において、前記補正データ変更手段および前記画像データ変更手段の機能を用いるか否かを選択する機能選択手段をさらに備えたことにより、前記第７の目的を達成する。

請求項８記載の発明では、請求項６記載の発明において、前記発光制御手段が発光素子の発光を制御する際、発光の強さを制御する分解能を設定する分解能設定手段をさらに備えたことにより、前記第８の目的を達成する。
請求項９記載の発明では、請求項６記載の発明において、前記補正データ変更手段および前記画像データ変更手段の機能を用いるか否かを選択する機能選択手段と、前記発光制御手段が発光素子の発光を制御する際、発光の強さを制御する分解能を設定する分解能設定手段を共に備えたことにより、前記第９の目的を達成する。

請求項１記載の発明では、繋ぎ目部の光量変化が少なくなりＬＥＤヘッド間の繋ぎ目で生じる濃度差を軽減することができる。これにより、ハーフトーン画像においても繋ぎ目部が出力画像に現れにくくなる。
請求項２記載の発明では、ＬＥＤヘッドに転送される各画像データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じた適正値に変更し、ＬＥＤヘッドの発光を制御することで感光体の主走査方向の繋ぎ目補正を行い、ＬＥＤヘッド間の濃度差を軽減するので、出力画像に繋ぎ目部が現れずらくなる。
請求項３記載の発明では、ＬＥＤヘッドに転送される各画像データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じた適正値に変更しＬＥＤヘッドの発光を制御することに加えて、ＬＥＤ素子の発光の強さの制御を加えてより多くの階調表現を行い、感光体の主走査方向の繋ぎ目の補正を行い、ＬＥＤヘッド間の濃度差を軽減するので、出力画像に繋ぎ目部が現れずらくなる。

請求項４記載の発明では、文字モードの場合にはＬＥＤヘッドの繋ぎ目が現れにくく、また階調表現が多いと出力画像自体が見えにくくなってしまうことがあるため、そのような場合には発光の強さ制御を適応せず、出力画像の画質を優先させることで、出力画像の画質が低下することを防止し、且つ、制御系の制御負荷を軽減することができる。
請求項５記載の発明では、ＬＥＤヘッドの発光のムラを抑えるために用意されている補正データを、感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じた適正値に変更し、ＬＥＤヘッドの発光を制御することで、感光体の主走査方向の繋ぎ目の補正を行い、ＬＥＤヘッド間の繋ぎ目で生じる濃度差を軽減することができる。また、ＬＥＤヘッドが２値データしか扱えない場合でも、ＬＥＤヘッド間の繋ぎ目で生じる濃度差を軽減することが可能となる。

請求項６記載の発明では、ＬＥＤヘッドの発光のムラを抑えるために用意されている補正データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じて適当値に変更することと、ＬＥＤヘッドに転送される各画像データに対して感光体の主走査方向繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じて画像データを変更することの両方の機能を持ち合わせて、感光体の主走査方向の繋ぎ目の補正を行い、ＬＥＤヘッド間の繋ぎ目で生じる濃度差を軽減することができる。
請求項７記載の発明では、扱える画像データが２値の場合では、画像データは変更することが出来ないので、そのような場合はＬＥＤ素子の点灯時間の制御を適応させず、制御系の負荷を軽減できる。また、ＬＥＤヘッドが多値データを扱える場合でも写真モードのような場合には階調表現が多い方がＬＥＤヘッド繋ぎ目の補正にも効果があり、出力画像にも影響ないが、文字モードの場合にはＬＥＤヘッドの繋ぎ目が現れにくく、また階調表現が多いと出力画像自体が見えにくくなってしまうことがあるため、そのような場合には発光の強さ制御を適応せず出力画像の画質を優先させることで出力画像の画質が低下することを防止できる。

請求項８記載の発明では、この補正方法をＬＥＤヘッドが多値仕様、２値仕様どちらを使用している場合でも対応することを可能とするために、ＬＥＤヘッドが２値仕様の場合においてＬＥＤ素子の強さを制御するより多くの階調を表現することが可能にしなくてはならないが、これを実現するためにＬＥＤ素子の発光の解像度を可変にしておくことで、ＬＥＤヘッドが多値仕様でも２値仕様でもこの補正方法を適応することが可能になる。
請求項９記載の発明では、画像形成装置のＬＥＤヘッドが多値仕様、２値仕様どちらの場合においても前記のように最適な補正方法を選択でき、様々な場合に対応することを可能にすることで、ＬＥＤヘッドの仕様にとらわれず感光体の主走査方向の繋ぎ目の補正を行い、書き込み画像の濃度差を軽減することで前記のように出力画像に繋ぎ目部が現れずらくすることが可能となる。

以下、本発明の好適な実施の形態を図１ないし図３７を参照して詳細に説明する。
本発明の実施の形態に係る画像形成装置の概要を図４を参照して説明する。図４は、本実施の形態に係る画像形成装置の構成を示したブロック図である。
この画像形成装置は、原稿を読み取る読取手段としての原稿読取装置１００、読み取られた原稿情報を記憶する記憶手段としての画像情報記憶部３００、記憶された情報を転写紙に複写するための一連のプロセスを実行する複写装置２００、これらを制御するシステム制御装置３０２、このシステム制御装置にキー入力を行う操作手段としての操作部４００等で構成されている。

次に、図４および図５を参照して原稿読取装置１００の構成を説明する。図５は、本実施の形態に係る画像形成装置の構成を示した図である。
まず、オペレータが原稿を挿入口から挿入すると、原稿は、ローラ２１の回転により密着センサ１０１と白色ローラ２３との間を通して搬送される。搬送中の原稿は、密着センサ１０１に取り付けられているＬＥＤ素子により光が照射され、その反射光から密着センサ１０１に結像されて原稿画像情報が読み取られる。

図４に示すように、密着センサ１０１は、結像された原稿画像をアナログの電気信号に変換し，この電気信号は画像増幅回路１０２で増幅される。Ａ／Ｄ（アナログ／デジタル）変換回路１０３は、画像増幅回路１０２で増幅された画像信号を画素ごとに多値デジタル画像信号に変換する。このデジタル画像信号は、Ａ／Ｄ変換回路１０３にて同期制御回路１０６から出力されるクロックに同期して出力され、シェーディング補正回路１０４により、上記ＬＥＤ素子の光量ムラ、密着センサ１０１の感度ムラ等による歪を補正する。
シェーディング補正回路１０４で補正されたデジタル画像情報は、画像処理回路１０５でデジタル記録画像情報に変換された後、画像情報記憶部３００内の記憶手段としての画像メモリ部３０１に書き込まれる。
また、読取制御回路１０７は、読取部１００内の同期制御回路１０６などを制御し、スキャナ駆動装置１０８は、読取部１００内のローラ２１、白色ローラ２３などを回転させるモータ等を駆動する。

次に、画像メモリ部３０１に書き込まれた画像情報により転写しに画像を形成するための一連のプロセスを制御するシステム制御装置３０２と書込部５００の構成について説明する。
システム制御装置３０２は、本画像形成装置の全体制御を行う機能があり、読取制御回路１０７、同期制御回路１０６、画像メモリ部３０１、ＬＥＤ書込制御回路５０２による画像データ転送を制御し、駆動制御回路５０４に対してスキャナ駆動装置１０８、プリンタ駆動装置５０５を介してモータ等を駆動させて原稿及び転写紙搬送を円滑に制御する。
書込部５００では、画像メモリ部３０１より同期信号クロックにより転送された画像信号をＬＥＤ書込制御回路５０２で１画素単位ビットに変換し、発光素子アレーユニットとしてのＬＥＤヘッドユニット５０３のＬＥＤヘッド５０３＿１〜５０３＿３で赤外光に変換して出力する。

次に、図５を参照してながら本実施の形態における画像形成プロセスを説明する。
帯電装置２４は、像担持体としてのドラム状感光体２５を−２５００Ｖに一様に帯電させるグリッド付きのスコロトロンチャージャと呼ばれる帯電装置である。感光体２５は図示しないモータにより回転駆動されるようになっている。
ＬＥＤヘッド５０３＿１はＬＥＤアレーユニット５０３＿１〜５０３＿３を一次元に配列することで、複数個のＬＥＤ素子を主操作方向にアレイ状に並べたものである。そして、ＬＥＤ書込制御回路５０２からの画像情報に基づいて、ＬＥＤアレーユニット５０３＿１〜５０３＿３のＬＥＤが発光して、その光を光学素子であるセルフォックレンズアレーを介して感光体２５に照射する。

感光体２５は、ＬＥＤアレーユニット５０３からデジタル画像情報に基づいた光が照射されると、光導電現象で表面の電荷がアースに流れて消滅する。ここで、ＬＥＤアレーユニット５０３は、原稿の画像濃度の淡い部分ではＬＥＤ素子が発光せず、現行の画像濃度が濃い部分ではＬＥＤ素子が発光する。これにより、感光体２５上の光照射部は原稿画像の濃淡に対応した静電潜像が形成される。
この感光体２５上の静電潜像は現像装置２７によって現像されてトナー象となる。現像装置２７は、内部のトナーが撹拌により負に帯電されており、バイアスが−７００Ｖ印可されている為感光体２５上の光照射部分だけにトナーが付着するようになっている。
一方、シート状記録媒体としての転写紙は、３つの給紙台２８〜３０および手差し部から選択的にレジストローラ３１に給送され、レジストローラ３１により所定のタイミングで送り出されて感光体２５の下部を通過し、このときに転写手段としての転写チャージャ３２により感光体２５上のトナー像が転写される。転写紙は次に感光体２５より分離チャージャ３３により分離されて、搬送タンク３４により定着装置３５に送られ、そこでトナーが定着される。トナーが定着された転写紙は排紙ローラ３６、３７により機外に排紙される。

次に、図６を参照して、全体の画像データの流れを説明する。
図中ではＦＰＧＡは２つに分かれているがこれは１つのものである。画像データの流れは、画像メモリ部３０１からイーブン（Ｅ）：２ｂｉｔ、オッド（Ｏ）：２ｂｉｔの画像データが、２ラインパラレルの２５ＭＨｚでＬＥＤ書込制御回路５０２に送られてくる。
２ラインで送られてきた画像データは、ＬＥＤ書込制御回路５０２内部で一旦、１ラインに合成した後、各々のＬＥＤ当たり２分割で全体として６分割され、更に２ｂｉｔ→５ｂｉｔ変換されて、ＬＥＤヘッド５０３＿１、５０３＿２、５０３＿３へ９．５ＭＨｚで転送される。

次に、ＬＥＤ書込制御回路５０２を説明する。
まず、画像データ入力部のＬＶＤＳレシーバ５１２について説明する。
画像データイーブン（Ｅ）：２ｂｉｔ、オッド（Ｏ）：２ｂｉｔ及びタイミング信号は、画像メモリ部３０１より低電圧作動信号素子ＬＶＤＳドライバを使用しパラレルからシリアルに変換され、ＬＥＤ書込制御回路５０２に２５ＭＨｚで送られてくる。そのため、ＬＥＤ書込制御回路５０２でもＬＶＤＳレシーバ５１２を使用し、シリアル信号からパラレル信号に変換し、ＰＫＤＥ（１..０）・ＰＫＤＯ（１..０）・ＸＰＣＬＫ・ＸＰＬＳＹＮＣ・ＸＰＦＧＡＴＥ・ＸＰＦＧＡＴＥ＿ＩＰＵとしてＦＰＧＡ制御部１・５１０に入力する。
タイミング信号のＸＰＬＳＹＮＣとＸＰＦＧＡＴＥ＿ＩＰＵは、ＦＰＧＡ制御部１・５１０の処理時間分遅らせ、ＲＬＳＹＮＣ、ＲＦＧＡＴＥとしてＦＰＧＡ制御部２・５１１に入力される。

次に、画像データＳＲＡＭ部５１４Ａ＿１〜５１４Ａ＿６、５１４Ｂ＿１〜５１４Ｂ＿６について説明する。
ＦＰＧＡ制御部１・５１０に入力された画像データは、ＥＤ（１..０）、ＯＤ（１..０）としてＳＲＡＭアドレス信号ＡＡＤＲ（１０..０）およびＢＡＤＲ（１０..０）と共にＡ群ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）、Ｂ群ＳＲＡＭ６個（５１４Ｂ＿１〜５１４Ｂ＿６）に２５ＭＨｚで出力される。
ＬＥＤヘッド５０３Ａ＿１〜５０３Ａ＿３は、総ｄｏｔ数２３０４０ｄｏｔ（Ａ３幅７６８０ｄｏｔ×３本）でデータ転送が６分割（１本／２分割×３本）方式である。そのため、Ａ３幅ＬＥＤヘッド１本の１分割分である３８４０ｄｏｔ（７６８０ｄｏｔ／２分割）毎に、Ａ群としてＳＲＡＭ１・５１４Ａ＿１〜５１４Ａ＿６の６個を設け、２ｄｏｔ（ＥＤ：２ｂｉｔ、ＯＤ：２ｂｉｔ）分の画像データを４ｂｉｔとして１アドレスに割り当てる。そして、主走査１ライン分の画像データをＡ群のＳＲＡＭ１・５１４Ａ＿１にＬＥＤヘッド１・５０３＿１の１分割目の画像データ、ＳＲＡＭ２・５１４Ａ＿２にＬＥＤヘッド１・５０３＿１の２分割目の画像データ、ＳＲＡＭ３・５１４Ａ＿３にＬＥＤヘッド２・５０３＿２の１分割目の画像データ、ＳＲＡＭ４・５１４Ａ４にＬＥＤヘッド２・５０３＿２の２分割目の画像データ、ＳＲＡＭ５・５１４Ａ＿５にＬＥＤヘッド３・５０３＿３の１分割目の画像データ、ＳＲＡＭ６・５１４Ａ＿６にＬＥＤヘッド３・５０３＿３の２分割目の画像データを格納する。

２５ＭＨｚでＡ群ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）に順次格納された画像データは、４．７５ＭＨｚでＡ群ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）から同時に読み出される。そして、ＳＲＡＭ１・５１４Ａ＿１、ＳＲＡＭ２・５１４Ａ＿２から読み出されたＬＥＤヘッド１・５０３＿１の画像データは、ＦＰＧＡ制御部２・５１１へＳＯＤＡ１（３..０）、ＳＯＤＡ２（３..０）、ＳＯＤＢ１（３..０）、ＳＯＤＢ２（３..０）として入力される。ＳＲＡＭ３・５１４Ａ＿３、ＳＲＡＭ４・５１４Ａ＿４から読み出されたＬＥＤヘッド２・５０３＿２の画像データおよび、ＳＲＡＭ５・５１４Ａ＿５、ＳＲＡＭ６・５１４Ａ＿６から読み出されたＬＥＤヘッド３・５０３＿３の画像データは、画像データ遅延部のフィールドメモリ５１５＿１〜５１５＿３に送られる。
Ａ群ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）が読み出しを行っている間に、次のラインをＢ群のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６の６個にＡ群と同様に格納する。
このリード、ライト動作をＡ郡ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）、Ｂ郡ＳＲＡＭ６個（５１４Ｂ＿１〜５１４Ｂ＿６）をトグル動作させることによりライン間の繋ぎを行う。

次に、画像データ遅延部のフィールドメモリ５１５＿１〜５１５＿３について説明する。
（１）ＬＥＤヘッド２・５０３＿２画像データ遅延部
Ａ３幅ＬＥＤヘッド（５１５＿１〜５１５＿３）３本を千鳥配置しているため、ＬＥＤヘッド１・５０３＿１を基準とし、ＬＥＤヘッド２・５０３＿２はメカレイアウト上、副走査方向に７ｍｍずらして取り付けている（図７図参照）。このため、Ａ郡ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）、Ｂ郡ＳＲＡＭ６個（５１４Ｂ＿１〜５１４Ｂ＿６）から出力された画像データを同時に処理し、ＬＥＤ２ヘッド２・５０３＿２へ転送すると、ＬＥＤヘッド１・５０３＿１に対してＬＥＤヘッド２・５０３＿２は、副走査方向に７ｍｍ（７ｍｍ／４２．３μｍ（６００ｄｐｉの１ｄｏｔ）＝１６５ライン）ずれて印字してしまう。

このメカニカルなずれを補正するため、４．７５ＭＨｚでＡ群ＳＲＡＭ３、４（５１４Ａ＿３〜５１４Ａ＿４）、Ｂ群ＳＲＡＭ３、４（５１４Ｂ＿３〜５１４Ｂ＿４）から出力されたＬＥＤヘッド２・５０３＿２の２分割分の画像データ（各４ｂｉｔ）を、８ｂｉｔの画像データとしてフィールドメモリ５１５＿１に転送ライン順に４．７５ＭＨｚで１００ライン（固定）書き込む。次に、書き込まれた順に４．７５ＭＨｚでフィールドメモリ５１５＿１より画像データを読み出すと同時に、カスケード接続されたフィールドメモリ５１５＿２に６５ライン（可変）書き込む。
次に、書き込まれた順に４．７５ＭＨｚでフィールドメモリ５１５＿２より画像データを読み出し、ＦＭＯＤ２（７..０）として、ＦＰＧＡ制御部２・５１１へ入力する。これによりＬＥＤヘッド２・５０３＿２の画像データは、１６５ライン（７ｍｍ）遅延されたことになる。遅延させるライン数はＬＥＤヘッド２・５０３＿２の部品制度、組付のバラツキにより個々に異なるため、１ライン（４２．３μｍ）単位での制御が可能である。

（２）ＬＥＤヘッド３・５０３＿３画像データ遅延部
Ａ３幅ＬＥＤヘッド（５０３＿１〜５０３＿３）３本を千鳥配置しているため、ＬＥＤヘッド１・５０３＿１を基準とし、ＬＥＤヘッド３・５０３＿３はメカレイアウト上、副走査方向に１ｍｍずらして取り付けている（図７参照）。このため、Ａ郡ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）、Ｂ郡ＳＲＡＭ６個（５１４Ｂ＿１〜５１４Ｂ＿６）から出力されたデータを同時に処理し、ＬＥＤヘッド３・５０３＿３へ転送すると、ＬＥＤヘッド１・５０３＿１に対してＬＥＤヘッド３・５０３＿３は副走査方向に１ｍｍ（７ｍｍ／４２．３μｍ（６００ｄｐｉに１ｄｏｔ）＝２３ライン）ずれて印字してしまう。

このメカニカルなずれを補正するため、４．７５ＭＨｚでＡ群ＳＲＡＭ５、６（５１４Ａ＿５、５１４Ａ＿６）、Ｂ群のＳＲＡＭ５、６（５１４Ｂ＿５、５１４Ｂ＿６）から出力されたＬＥＤヘッド３・５０３＿３の２分割分の画像データ（各４ｂｉｔ）を、８ｂｉｔの画像データとしてフィールドメモリ５１５＿３に転送ライン順に４．７５ＭＨｚで２３ライン（可変）書き込む。次に、書き込まれた順に４．７５ＭＨｚでフィールドメモリ５１５＿３より画像データを読み出し、ＦＭＯＤ３（７..０）としてＦＰＧＡ制御部２・５１１へ入力する。これにより、ＬＥＤヘッド３・５０３＿３の画像データは２３ライン（１ｍｍ）遅延されたことになる。
遅延させるライン数はＬＥＤヘッド３・５０３＿３の部品制度、組付のバラツキにより個々に異なるため、１ライン（４２．３μｍ）単位での制御が可能である。

次に、光量補正ＲＯＭ部５１６＿１、５１６＿２、５１６＿３について説明する。
ＬＥＤヘッド５０３＿１〜５０３＿３には、各ＬＥＤ素子の光量バラツキを補正するためにＬＥＤ素子毎に５ｂｉｔの補正データおよびＬＥＤ素子１９２個おきにＬＥＤアレイチップ補正データの入った光量補正ＲＯＭ５１６＿１、５１６＿２、５１６＿３があり、電源投入時、光量バラツキ補正データを各ＬＥＤヘッド５０３＿１〜５０３＿３に転送している。
まず、電源投入時およびＬＥＤ書込制御回路５０２がリセットした後、最初にＬＥＤヘッド１・５０３＿１の光量補正ＲＯＭ５１６＿１よりＦＰＧＡ制御部２・５１１からのアドレス信号ＨＯＳＥＩＡＤＲ（１２..０）により００００Ｈより順番に読み出され光量補正データは、ＨＯＳＥＩＤ（４..０）として、ＦＰＧＡ制御部２・５１１に入力される。
ＦＰＧＡ制御部２・５１１内部にて、００００ｈ（１ｄｏｔ目の補正データ）のデータをラッチし、０００１ｈ（３８４１ｄｏｔ目の補正データ）のデータと同時にＬＥＤヘッド１・５０３＿１へ９．５ＭＨｚで並列転送される。この処理を１Ｅ２８ｈ（７７２０個の補正データ）まで繰り返しＬＥＤヘッド１・５０３＿１の光量補正を行う。

ＬＥＤヘッド１・５０３＿１の補正データ転送終了後、ＬＥＤヘッド１・５０３＿１と同様に順次、ＬＥＤヘッド２・５０３＿２、ＬＥＤヘッド３・５０３＿３の光量補正を行う。転送した光量補正データは、ＬＥＤヘッド５０３＿１〜５０３＿３の電源をＯＦＦしない限り、ＬＥＤヘッド５１３＿１〜５１３＿３内部にて補正データが保持される構成となっている。

次に、ダブルコピーＳＲＡＭ部５１３について説明する。
主走査方向最大４２０ｍｍ（Ａ２縦サイズ）までの画像を、最大８４１ｍｍ（Ａ０縦サイズ）の用紙に同じ画像を並べて２回印字しコピー、プリンタの生産性を２倍にする機能である。
ダブルコピー時、画像メモリ部３０１からの画像データ（Ｅ［１..０］、Ｏ［１..０］）は、ＸＰＬＳＹＮＣは１／２以下でＬＥＤ書込制御回路５０２に転送されてくる。これを利用し一つのＸＰＬＳＹＮＣの中で、画像データのダビング操作を行う構成としている。
画像メモリ部３０１から２５ＭＨｚで送られてきた画像データ（Ｅ［１..０］、Ｏ［１..０］）は、ＦＰＧＡ制御部１・５１０よりＥＤＷ（１..０）、ＯＤＷ（１..０）としてダブルコピーＳＲＡＭ５１３にアドレス信号ＷＡＤＲ（１３..０）と共に出力され、ダブルコピーＳＲＡＭ５１３に画像データを格納すると同時に、画像データＳＲＡＭ部のＡ群ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）に格納する。

画像メモリ部３０１からの画像データ格納終了と同時に、ダブルコピーＳＲＡＭ５１３に格納した画像データを読み出しＦＰＧＡ制御部１・５１０に取り込み、画像メモリ部３０１から送られてきた画像データと同様にＡ群ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）に追加読み込みさせる。これによりＡ群ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）には、ダブルコピー画像主走査１ライン分が格納されたことになる。
この動作をＡ群ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）、Ｂ群ＳＲＡＭ６個（５１４Ｂ＿１〜５１４Ｂ＿６）をトグルさせることにより、ライン間の繋ぎを行う。

次に、画像データ出力部のドライバ５１９について説明する。
ＦＰＧＡ制御部２・５１１に入力されたＬＰＨ１〜３（５０３＿１〜５０３＿３）の２ライン画像データは、ＦＰＧＡ制御部２・５１１内部にて１ライン合成される。
次に、１ライン合成された画像データは、２ｂｉｔデータから５ｂｉｔデータにｂｉｔ変換される。そして、最終段階として、ＬＥＤヘッド１・５０３＿１の１分割目の画像データは、Ｄ１Ａ（４..０）、２分割目の画像データは、Ｄ１Ｂ(４..０)、ＬＥＤヘッド２・５０３＿２の１分割目の画像データは、Ｄ２Ａ（４..０）、２分割目の画像データは、Ｄ２Ｂ(４..０)、ＬＥＤヘッド３・５０３＿３の１分割目の画像データは、Ｄ３Ａ（４..０）、２分割目の画像データは、Ｄ３Ｂ(４..０)としてＦＰＧＡ制御部２・５１１からタイミング信号と共に出力される。そして、ドライバ５１９を介し、各ＬＥＤヘッド（５０３＿１〜５０３＿３）に９．５ＭＨｚのスピードでＬＥＤヘッド１〜３（５０３＿１〜５０３＿３）へ転送される。

次に、ダウンロード部のＥＰＲＯＭ５１７について説明する。
使用するＦＰＧＡは、ＳＲＡＭタイプのＦＰＧＡであるため、電源ＯＦＦにより、内部の書込制御プログラムが全て消去される。そのため、電源ＯＮ時、ＥＰＲＯＭ５１７よりプログラムのダウンロード（コンフィギュレーション）が毎回行われる。
まず、電源が投入されると、ＦＰＧＡにＥＰＲＯＭ５１７よりダウンロードとしてプログラムをシリアルデータで転送しＦＰＧＡにダウンロードする。

続いて、リセット回路５１８について説明する。
電源ＯＮ時およびＬＥＤヘッド制御回路５０４の供給電源の電圧降下により、リセット回路５１８よりシステムリセット信号ＲＥＳＥＴが出力される。システムリセット信号ＲＥＳＥＴにもとづき内部のカウンタのリセットを行い、システムの初期化をする。

次に、条件設定部５０４について説明する。
ＬＥＤヘッド書込制御回路５０２への書き込み条件設定（ダブルコピーの有無、書き込み用紙サイズｅｔｃ．）は、駆動制御回路５０４からの制御信号入力ＬＤＡＴＡ（７..０）、ＬＡＤＲ（６..０）、ＶＤＢＣＳ、ＸＰＦＧＡＴＥ＿ＩＯＢ、ＸＰＳＧＡＴＥ、ＸＩＬＧＡＴＥをＦＰＧＡ制御部１・５１０、ＦＰＧＡ制御部２・５１１に入力することにより、制御される。

次に、図８および図９を参照して、ＬＥＤヘッド内部の説明をする。
まず、図８を参照してＬＥＤヘッド１〜３（５０３＿１〜５０３＿３）の一つＬＥＤヘッド１・５０３＿１について説明する。
ＬＥＤヘッドは内部でＬＥＤアレイ５３０＿１〜ＬＥＤアレイ５３０＿４０の１９２個単位で４０分割され、主走査方向に等間隔に配置されている。各々のＬＥＤ素子には、ドライバ５３１＿１〜５３１＿４０がそれぞれ接続されている。
ドライバ５３１には、各ドットに対応する画像データおよびＬＥＤをその時間だけ点灯させるストローブ（ＳＴＢ）信号、データ転送用のクロック（ＣＬＫ）、データをクリアするためのリセット（ＲＳＴ）信号、ＬＥＤ全体の明るさを設定する発光光量信号Ｖｒｅｆなどが入力信号として接続される。ＬＥＤヘッド５０３に転送されてきた画像データは、まずＬＥＤヘッド書込制御回路５０２を介しＬＥＤアレイ５３０の各素子に対応したドライバ５３１に入力される。
次に、ＲＳＴ信号により前の画像データがクリアされ、ＳＴＢ信号により画像データに対応したＬＥＤが点灯し感光体面状に潜像を形成する。

次に、図９を参照してドライバ５３１＿１〜５３１＿４０の一つの５３１＿１内部回路及びＬＥＤ回路について説明する。
ＬＥＤ１〜ＬＥＤ１９２は、カソードコモンでＧＮＤに接続され、アノードは、ドライバ５３１＿１内部のトランジスタ５３５＿１〜５３５＿１９２のエミッタに接続されている。トランジスタ５３５のコレクタは、Ｖｃｃに全て接続されている。トランジスタ５３５のベースは、ＬＥＤの電流を設定するアンプ５３６＿１〜５３６＿１９２の出力に接続されている。
アンプ５３６の２つの入力の片方は、共通でＶｒｅｆ信号に接続されている。もう一方は、ＡＮＤゲート５３７＿１〜５３７＿１９２の出力に接続されている。ＡＮＤゲート５３７の２つの入力の片方は、共通でＳＴＢ信号に接続されている。もう一方の端子は、画像データに接続されている。

次に図１０、図１１を用いてＬＥＤ書込制御回路５０２における内部回路の制御説明をする。
ＦＰＧＡ制御部１では、画像情報記憶部３００からの各２ビットイーブンデータ・オッドデータをＳＲＡＭに書き込み、読み出す制御を行う。また、テストパターンとのセレクタを可能としデータ転送に必要なゲート信号を生成させている。
ＦＰＧＡ制御部２では、ＦＰＧＡ制御部１での制御によりＳＲＡＭ群に格納された２ビットイーブン・オッドデータを１ライン合成し更に２ビットデータを５ビットデータに変換してＬＥＤヘッド１へ転送する制御を行う。

以下に、各ブロックの制御の詳細について説明する。
図１０のＦＰＧＡ制御部１の制御構成図の入力データ部・細線化部５２１について図１２を参照して、制御の説明をする。
転送基準クロックＸＰＣＬＫに同期した２ビット単位のイーブンデータＰＫＥＤＩ・オッドデータＰＫＯＤＩを、入力ＦＦ、２ｎｄＦＦ、３ｒｄＦＦ５６０＿１〜３によりラッチさせ、注目画素に対し前後のデータを組み合わせ回路６００＿１、６００＿２に入力し、その出力を比較器６０９に入力する。比較器６０９より出力されたデータは、次段のＦＦマスク６１０に入力され、画像有効範囲信号の期間のみ出力するようマスクされる。マスクされたデータは、ＰＫＥＤＩ３、およびＰＫＯＤＩ３として出力される。
上記制御を行うために、操作部４００のキー操作にて上記注目画素を変換するモードを選択することで、画像情報記憶部３００より変換信号（細線化信号）が後述するレジスタ５３０に入力、出力され本ブロックに入力される。

図１０のＦＰＧＡ制御部１の制御構成図の信号セレクト部５２０について、図１３を参照して制御の説明をする。
転送基準クロックＸＰＣＬＫと内部回路に装備してあるＴＥＳＴ＿ＣＬＫをレジスタ５３０からのＥＸＴＭＯＤ信号を入力しセレクタ回路６２０によって選択し、次段ブロックのＳＲＡＭ書込制御５２５に書込クロックＳＷＣＬＫを出力する。また、前記選択された書込クロックを内部ＬＳＹＮＣ回路６２２に入力し、書込開始信号ＷＳＴＴＰを生成、出力する。
画像情報記憶部３００からの画像領域信号ＸＰＬＧＡＴＥをマスク領域設定６２１に入力し、レジスタ画像マスクＩＳＲＥＧにより範囲を指定して、画像有効範囲信号ＰＬＧＡＴＥＩＳを出力してセレクタ６２５に入力する。そして、書込開始信号ＷＳＴＴＰとの選択をレジスタＴＥＳＴＭＯＤにて行い、主走査の書込開始信号ＷＲＳＴＡＲＴ信号を出力する。

副走査のゲート信号のセレクトは、画像情報記憶部３００より出力された画像期間信号ＸＰＦＧＡＴＥと内部ＬＳＹＮＣ６２３に同期したＩＯＢＦＧＡＴＥをセレクタ６２４に入力させ、レジスタＴＥＳＴＭＯＤにて選択し書込期間信号ＳＷＦＧＡＴＥを出力する。
次に、内部ＬＳＹＮＣ生成６２２によって生成された書込開始信号ＷＳＴＴＰと画像情報記憶部３００より出力された主走査画素開始信号ＸＰＬＳＹＮＣを、セレクタ６２６に入力し、レジスタ５３０からのＴＥＳＴＭＯＤ信号により選択し出力する。出力された信号は、ＳＹＳＣＬＫ同期回路６２７に入力させ、内部基準クロックＳＹＳＣＬＫと同期をはかり、読み出し主走査画像開始信号ＲＬＳＹＮＣを出力する。
さらに、読み出し主走査画像開始信号ＲＬＳＹＮＣは、１ライン遅延回路６２８に入力され、選択された書込期間信号ＳＷＦＧＡＴＥと同期させ読み出し画像期間信号ＲＦＧＡＴＥを出力する。
上記にて出力された各ゲート信号は、次段ブロックＳＲＡＭ制御部５２５、５２６及びブロック切換制御５２４、ダブルコピー制御５１９、テストパターン発生制御５２２へ転送される。

次に、図１０の信号ＦＰＧＡ制御部１の制御構成図のテストパターン発生部５２２について、図１２を参照して制御の説明をする。
信号セレクト５２０より生成された主走査書込開始信号ＷＳＴＴＰと副走査書込期間信号ＳＷＦＧＡＴＥを主走査カウンタ６３４、副走査カウンタ６３５に入力し、ＬＣＯＵＮＴ、ＦＣＯＵＮＴを生成し組合わせ回路６３６にて、両者を組合わせることによりパターンを生成する。生成された各々のパターンはセレクタ６３７に入力され、レジスタ５３０からのパターン選択によりセレクトされデータＴＰＤＡＴＡが出力される。出力されたデータは２ビット変換６３８に入力され２ビットデータＰＫＥＤＴＰ、ＰＫＯＤＴＰとして出力される。

図１０のＦＰＧＡ制御部１の制御構成図の入力データ・細線化部５２１、テストパターンセレクト部５２３について、図１２を参照して制御の説明をする。
入力データ・細線化部５２１で出力された２ビットイーブンデータＰＫＥＤＩ３・オッドデータＰＫＯＤＩ３と、テストパターン発生５２２で出力されたテストパターン２ビットイーブンデータＰＫＥＤＴＰ・オッドデータＰＫＯＤＴＰを、操作部４００より選択する。そして、画像情報記憶部３００より信号が入力され、レジスタ５３０より転送されたパターン選択信号により両者の選択をし、データＰＫＥＤ４、ＰＫＯＤ４を出力する。

図１０のＦＰＧＡ制御部１の制御構成図のダブルコピー部５１９について、図１４を参照して制御・タイミングの説明をする。
転送基準クロックＸＰＣＬＫと信号セレクト部５２０からの書込開始信号ＷＲＳＴＡＲＴおよびレジスタ５３０からのダブルコピー信号をカウンタ生成回路６３０に入力し、レジスタ設定されたカウント分、ＸＰＣＬＫに同期したカウンタを出力する。出力された信号は、ＳＲＡＭ書込期間回路６３１とＳＲＡＭ読み出し期間回路６３２、セレクタ６３３に入力される。
ＳＲＡＭ書込期間回路６３１では、前記カウンタと信号セレクト部５２０からの書込開始信号ＷＲＳＴＡＲＴとレジスタ５３０からのダブルコピー信号が入力され、ＳＲＡＭへの書込期間信号ＷＣＰ＿ＷＥＮが出力される。ＳＲＡＭ読み出し期間回路６３２は、ＳＲＡＭへの書込期間信号ＷＣＰ＿ＷＥＮが入力され、前記信号が終了後、ＳＲＡＭ読み出し期間信号ＷＣＰ＿ＲＥＮを発生させる。
外部回路ＳＲＡＭへの制御信号、書込信号ＷＲＷ、読み出し信号ＲＤＷ、カウンタＷＡＤＲは、ＳＲＡＭ書込期間回路６３１より出力された書込期間信号ＷＣＰ＿ＷＥＮとＳＲＡＭ読み出し期間回路６３２より出力された読み出し期間信号ＷＣＰ＿ＲＥＮを組み合わせ回路６４０と反転回路６５１、セレクタ６３３により生成させ出力される。

入力データ・細線化部５２１、テストパターンセレクト部５２３にて生成されたデータ、ＰＫＥＤ４、ＰＫＯＤ４は、セレクタ６４１および６４２に入力される。セレクタ６４１に入力されたデータは、ＳＲＡＭ書込期間回路６３１からの書込期間信号ＷＣＰ＿ＷＥＮと信号セレクト部５２０からの書込開始信号ＷＲＳＴＡＲＴおよび書込期間信号ＳＷＦＧＡＴＥによりセレクトされ、データＰＫＥＤ５、ＰＫＯＤ５を出力しセレクタ６４３へ入力される。
セレクタ６４３では、ＳＲＡＭ書込期間回路６３１からの書込期間信号ＷＣＰ＿ＷＥＮにより入力データのセレクトを行い、データＥＤＷ、ＯＤＷを出力する。このデータＥＤＷ、ＯＤＷは、外部回路ＳＲＡＭのデータであり、双方向性を持ち、ＳＲＡＭからの読み出し信号をセレクタ６４４へ入力される。

セレクタ６４４は、前記入力データをＳＲＡＭ読み出し期間信号ＷＣＰ＿ＲＥＮによりセレクタしデータＰＫＥＤＤ、ＰＫＯＤＤを出力してセレクタ６４２へ入力される。セレクタ６４２は、前記データＰＫＥＤＤ、ＰＫＯＤＤと入力データＰＫＥＤ４、ＰＫＯＤ４が入力され、ＳＲＡＭ書込期間回路６３１からの書込期間信号ＷＣＰ＿ＷＥＮとレジスタ５３０からのダブルコピー信号により選択され出力データＰＫＥＤ、ＰＫＯＤを出力する。

ここで、上記制御回路についてタイミングを説明する。
ダブルコピーモードが選択された場合、書込開始信号ＷＲＳＴＡＲＴはオンされるとダブルコピー用ＳＲＡＭ書込期間ＷＣＰ＿ＷＥＮがオンされ、入力画像データは、通常動作のＳＲＡＭ群にデータ転送しつつ、ダブルコピー用ＳＲＡＭにも同じデータが書き込まれる。
主走査方向の中間点になるとダブルコピー用ＳＲＡＭ読み出し期間ＷＣＰ＿ＲＥＮがオンされ、ＳＲＡＭ群のデータは、ダブルコピー用ＳＲＡＭからのデータを読み出し転送されることにより、主走査ラインに同じ画像データが書き込まれる。

次に、図１５を参照して、ＳＲＡＭ書き込み、読み出しの各ＬＥＤヘッドの転送方向とＳＲＡＭアドレスについて説明する。
画素像番号８０５は、図４の画像情報記憶部３００から転送される１画素データであり、最大画像データ数２１６１２画素（ドット）に転送される順番に番号０から２１６１１に配列したものである。３本のＬＥＤヘッドのデータ分担は、ＬＥＤヘッド１が、０から７２２３ドットであり、ＬＥＤヘッド２は、７２２４ドットから１４３８７ドットであり、ＬＥＤヘッド３は、１４３８８ドットから２１６１１ドットとなる。

次に、ヘッド上の物理位置８０６＿１、２、３は、画素像番号８０５の転送された１画素データが各ＬＥＤヘッドのどの場所で点灯するかを記したものである。ＬＥＤヘッドは、データ転送２分割であり、７６８０ドットの半分の３８４０ドットずつとなる。
３本のＬＥＤヘッドは、千鳥状に取り付いているので、ＬＥＤヘッド１・８０６＿１は、データ転送が、下から（実際には、右から左へ）始まり、ＬＥＤヘッド２・８０６＿２は、データ転送が、上から（実際には、左から右へ）始まり、ＬＥＤヘッド３・８０６＿３は、データ転送が、下から（実際には、右から左へ）始まる。
３本のＬＥＤヘッドを重複させて一直線とすると、ＬＥＤヘッド１・８０６＿１のＡブロック２５８ドット目の次にＬＥＤヘッド２・８０６＿２のＡブロック２５８ドット目が続くことで画像データがずれることなくつながる。同様に、ＬＥＤヘッド２・８０６＿２のＢブロック３５８１ドット目の次にＬＥＤヘッド３・８０６＿３のＢブロック３５８１ドット目が続く。

次に、ＳＲＡＭ上のアドレス８０７＿１〜６は、ＬＥＤヘッド１本あたりデータ転送２分割の１分割に１ヶのＳＲＡＭを対応させている（ＬＥＤヘッド３本＊２分割＝６ヶ ＳＲＡＭは、６ヶ必要）。１ライン目のデータをＡ群ＳＲＡＭに書き込み、次の２ライン目を別のＢ群ＳＲＡＭに書き込むので、１２ヶのＳＲＡＭを使用する構成である。
ＬＥＤヘッドのデータ転送方向が、ＬＥＤヘッド１・８０６＿１、３・ＬＥＤヘッド８０６＿３は、下からで、ＬＥＤヘッド２・８０６＿２は、上からであるので、各ＳＲＡＭへの書込アドレスを、ＬＥＤヘッド１、３は、アップカウントし、ＬＥＤヘッド２は、ダウンカウントさせる。
また、ＳＲＡＭ１アドレスには、２ドット単位で書き込まれる（格納される）ので、ＬＥＤヘッド１分割分のデータ、３８４０ドットの半分の１９２０アドレスとなる。ＳＲＡＭの書込スタートアドレス、書込終了アドレスは、原稿・転写紙サイズに依存し、画像情報記憶部３００にて判断し、適切なアドレス値を出力し、レジスタ５３０により転送される。

一方、ＬＥＤヘッド１−２間繋ぎ目アドレス、ＬＥＤヘッド２−３間繋ぎ目アドレスは、図４の操作部４００からの操作パネルキー操作にて入力し画像情報記憶部３００からレジスタ５３０により転送される。この操作により繋ぎ目の調整が可能となる。また、この調整に伴い、書込スタートアドレス、終了アドレスも可変する。
次に、ＳＲＡＭ読み出し方向８０８＿１〜６では、ＳＲＡＭ上のアドレス８０７＿１〜６に書き込まれたデータをＳＲＡＭ１〜６同時に、アドレス０からアップカウントして読み出す。読み出し方向は、各ＬＥＤヘッド取り付けでの転送方向となる。
以上の動作をＡ群ＳＲＡＭ、Ｂ群ＳＲＡＭと交互に行うことにより主走査ラインのデータを転送できる。

図１０のＦＰＧＡ制御部１の制御構成図のブロック切換制御部５２４について、図１６を参照して制御の説明をする。
入力書込クロックＳＷＣＬＫと読み出し主走査画像開始信号ＲＬＳＹＮＣ、読み出し画像期間信号ＲＦＧＡＴＥをブロック切換信号生成回路に入力し、読み出し画像期間が有効のとき主走査ラインごとに切り替わるブロック信号ＢＬＯＣＫを出力しＡ群ＳＲＡＭ、Ｂ群ＳＲＡＭの切り換えをする。

図１０のＦＰＧＡ制御部１の制御構成図のＳＲＡＭ書込制御部５２５について、図１６を参照して制御の説明をする。
入力書込クロックＳＷＣＬＫと基準同期クロックＳＹＳＣＫおよびレジスタ５３０からのクリア信号ＭＣＬＲ、ＳＲＥＳＥＴをリセットパルス生成回路８１６に入力させ、リセットパルスＳＲＥＳＲＰを出力させ、ＳＲＡＭ書込制御８１７と書込アドレスカウンタ８１８に入力させる。
ＳＲＡＭ書込制御８１７では、レジスタ５３０からの書込スタートアドレスＨＳＴＡＤＲＳと書込開始ＳＲＡＭブロックＨＳＴＢＬＫ、書込終了アドレスＨＥＮＡＤＲＳと書込終了ＳＲＡＭブロックＨＥＮＢＬＫに基づき、どのＳＲＡＭから書き込み動作を開始するか、そして、どの条件で次のＳＲＡＭへ移行するか、またスタート位置に戻すかを処理し、ＳＲＡＭ書込処理シーケンサｓｅｑ＿ｐを出力する。

前記ＳＲＡＭ書込処理シーケンサｓｅｑ＿ｐを書込アドレスカウンタ８１８に入力させＳＲＡＭ書込処理シーケンサｓｅｑ＿ｐにより、ＳＲＡＭ書込アドレスカウンタＷＣＮＴを設定し出力させる。
前記ＳＲＡＭ書込処理シーケンサｓｅｑ＿ｐによりＳＲＡＭ書込アドレスカウンタＷＣＮＴが設定されるが、図１５のようにＬＥＤヘッドのデータ転送方向が、ＬＥＤヘッド１、３（奇数番目）とＬＥＤヘッド２（偶数番目）では、各ＳＲＡＭへの書込アドレス設定が、ＬＥＤヘッド１、３は、アップカウント、ＬＥＤヘッド２は、ダウンカウントとなり、ＬＥＤヘッドへのデータ転送を逆にして制御させている。
さらに、複数個のＬＥＤヘッドを同じ方向に配列させ、画像データの転送方向が同じでも制御可能とする。

図１０のＦＰＧＡ制御部１の制御構成図のＳＲＡＭ読み出し制御部５２６について、図１６を参照して制御の説明をする。
基準同期クロックＳＹＳＣＫと読み出し主走査画像開始信号ＲＬＳＹＮＣ、読み出し画像期間信号ＲＦＧＡＴＥを読み出しカウンタ生成回路８２２に入力し、基準同期クロックＳＹＳＣＫを４分周し、ＳＲＡＭ読み出しタイミングカウンタＳＲＲＤＣＫを出力し、ＳＲＡＭ読み出し制御回路８２３に入力させる。
さらに、ＳＲＡＭ読み出し制御回路８２３に、ＳＲＡＭ書込制御部５２５からのＳＲＡＭ書込処理シーケンサｓｅｑ＿ｐとＳＲＡＭ書込アドレスカウンタＷＣＮＴ、リセットパルスＳＲＥＳＲＰを入力して、ＳＲＡＭ読み出しアドレスカウンタＲＣＮＴを出力する。出力したＳＲＡＭ読み出しアドレスカウンタＲＣＮＴとブロック切換制御部５２４からのライン切換ＢＬＯＣＫ信号と読み出し主走査画像開始信号ＲＬＳＹＮＣ、読み出し画像期間信号ＲＦＧＡＴＥを読み出し、イネーブル信号生成回路８２４に入力させＡ，Ｂ群ＳＲＡＭどちらを有効にするかの信号、Ａ群ＳＲＡＭ読み出し信号ＲＤＡ、Ｂ群ＳＲＡＭ読み出し信号ＲＤＢを出力する。

図１０のＦＰＧＡ制御部１の制御構成図の書込パルス制御部５２７について、図１７、図１８を参照して制御・タイミングの説明をする。
ＳＲＡＭ書込制御部５２５からのＳＲＡＭ書込処理シーケンサｓｅｑ＿ｐと、ブロック切換制御部５２４からのライン切換ＢＬＯＣＫ信号を、書込パルス生成回路８１９に入力させる。例えば、ＢＬＯＣＫ信号がＨｉｇｈならば、書込イネーブル信号ＷＥＡ１〜６を選択し、ＳＲＡＭ書込処理シーケンサｓｅｑ＿ｐの該当するＳＲＡＭをＨｉｇｈイネーブルにする。
よって、主走査１ライン目は、書込イネーブル信号ＷＥＡ１〜６を順番にイネーブルしていき、次のラインでは、書込イネーブル信号ＷＥＢ１〜６を順番にイネーブルしていく。
出力された書込イネーブル信号ＷＥＡ１〜６とＷＥＢ１〜６は、書込信号生成回路８２０に入力され、入力書込クロックＳＷＣＬＫと同期させ、Ａ群ＳＲＡＭ書込信号ＷＲＡ１〜６、Ｂ群ＳＲＡＭ書込信号ＷＲＢ１〜６を出力する。さらに、前記ＳＲＡＭ書込信号を有効にするために、ゲート信号をＳＲＡＭ書込ブロック信号８２１にて、Ａ群ＳＲＡＭバッファゲート信号ＡＳＥＬとＢ群ＳＲＡＭバッファゲート信号ＢＳＥＬを出力させる。

図１０のＦＰＧＡ制御部１の制御構成図のアドレスセレクタ部５２８について、図１７を参照して制御の説明をする。
ブロック切換制御部５２４より出力された読み出し画像期間が有効のとき、主走査ラインごとに切り替わるブロック信号ＢＬＯＣＫと、ＳＲＡＭ書込制御部５２５より出力されたＳＲＡＭ書込アドレスカウンタＷＣＮＴと、ＳＲＡＭ読み出し制御部５２６より出力されたＲＣＮＴをラインブロック信号の切換えにより、Ａ群ＳＲＡＭアドレスＡＡＤＲ、Ｂ群ＳＲＡＭアドレスＢＡＤＲに出力する。

図１０のＦＰＧＡ制御部１の制御構成図のデータフォーマット変換部５１８について、図１９を参照して制御の説明をする。
ＳＲＡＭへの１アドレスへのデータは、２画素単位である。ＬＥＤヘッド１と２の繋ぎ目部、ＬＥＤヘッド２と３の繋ぎ目部のヘッド間の位置補正を１画素単位で制御するために、ＳＲＡＭ書込アドレスを変更せず、入力データを１画素ずらす。
入力２ビットイーブンデータＰＫＥＤと、入力２ビットオッドデータＰＫＯＤをラッチ１回路８１０に入力し、入力書込クロックＳＷＣＬＫにてラッチさせ、出力データＰＫＥＤ１Ｄ、ＰＫＯＤ１Ｄを出力する。

そして、出力したＰＫＯＤ１Ｄをさらにラッチ２回路８１１にてラッチさせ、ＰＫＯＤ２Ｄを出力する。ラッチ１回路８１０、ラッチ２回路８１１にて出力されたデータは、８１２で示すＬＥＤヘッド３の１ドット遅延したデータ、ＬＥＤヘッド２，３の正規データ、ＬＥＤヘッド１の１ドット遅延したデータ、ＬＥＤヘッド１の正規データとなり、セレクタ８１３に入力される。
入力されたデータは、どのＳＲＡＭのデータかを決めているＳＲＡＭ書込処理シーケンサｓｅｑ＿ｐと図４の画像情報記憶部３００からレジスタ５３０により転送されたシフト１，３と書込開始アドレスとヘッド２−３接続アドレス、そしてＳＲＡＭカウンタＷＣＮＴにより選択され、出力データＥＤ，ＯＤが出力される。

図１０のＦＰＧＡ制御部１の制御構成図のフィールドメモリ書込制御５２９について、図２０を参照して制御の説明をする。
フィールドメモリ書込制御５２９は、Ａ、Ｂ群ＳＲＡＭ３〜６より出力されたＬＥＤヘッド２，３相当のデータをフィールドメモリ（ＦＭ）に書き込むためのゲート信号を生成するブロックである。ＬＥＤヘッド２のデータには、２ヶのＦＭ１，２を使用しＦＭ１に１００ライン分のデータを書き込んだ（格納）後、ＦＭ２へのデータ転送させ、ＬＥＤヘッド３のデータは、ＦＭ３に書き込む。
まず、基準同期クロックＳＹＳＣＫと読み出し主走査画像開始信号ＲＬＳＹＮＣ、読み出し画像期間信号ＲＦＧＡＴＥを副走査カウンタ生成回路８２５に入力し、１００ライン遅延させて、ＦＭ１からＦＭ２にデータ転送させるためのラインカウンタＳＳＤＣＮＴを出力する。
次に、ＳＲＡＭ読み出し制御５２６からのＳＲＡＭ読み出しアドレスカウンタＲＣＮＴ、基準クロックＳＹＳＣＫの４分周したＳＲＲＤＣＫをＦＭ書込アドレスリセット信号生成回路８２６に入力し、読み出し主走査画像開始信号ＲＬＳＹＮＣがオンされると、ＦＭ書込アドレスリセット信号ＦＭＷＲＳＴが生成出力され、ＦＭのアドレスが初期化される。

前記ＦＭ書込アドレスリセット信号ＦＭＷＲＳＴは、変換器８３１に入力され、ＦＭ１、２とＦＭ３の書込アドレスリセット信号ＦＭ２ＲＳＴＷ、ＦＭ３ＲＳＴＷを出力する。ＦＭの書込アドレスリセットがはいり、後述する書込イネーブル信号がオンされデータがＦＭ１に書き込まれて、副走査ライン１００ラインデータが書き込まれたら（格納されたら）ＦＭ１の読み出しアドレスをリセットさせる。そして、データをＦＭ２へ転送させるために、ＦＭ１読み出しアドレスリセット信号生成回路８２７にて、ＦＭ読み出しアドレスリセット信号ＦＭＲＲＳＴ１を出力させる。
また、ＦＭ書込オン時間を決定させるため、ＦＭ書込イネーブル信号生成回路８２８にてＦＭ書込イネーブル信号ＦＭＷＥを出力させる。前記ＦＭ書込イネーブル信号ＦＭＷＥは、変換器８３１に入力させＦＭ１，２、ＦＭ３の書込イネーブル信号ＦＭ２ＷＥ、ＦＭ３ＷＥとさせるとともに、ＦＭ１の読み出しイネーブル信号ＦＭ２ＲＥとしても使用する。

ＦＭのクロックは、基準クロックＳＹＳＣＫの４分周したＳＲＲＤＣＫを使用しクロック生成８２９にてクロックＦＭＷＣＬＫを出力させる。前記出力されたクロックを変換器８３１に入力させ、ＦＭ１，２、ＦＭ３の書込クロック信号ＦＭ２ＳＷＣＫ、ＦＭ３ＳＷＣＫへ変更し出力させるとともに、ＦＭ２の読み出しクロックＦＭ２ＳＲＣＫとしても使用する。
ＳＲＡＭ読み出し制御５２６からのＡ，Ｂ群ＳＲＡＭ読み出し信号ＲＤＡ，ＲＤＢを書込バッファゲート８３０に入力する。そして、ＦＭ１およびＦＭ３において、Ａ群ＳＲＡＭデータを書込か、Ｂ群ＳＲＡＭデータを書込かセレクトし、ＦＭ１用Ａ群ＳＲＡＭデータ書込バッファゲートＦＭ１ＤＡＳＥＬ、ＦＭ１用Ｂ群ＳＲＡＭデータ書込バッファゲートＦＭ１ＤＢＳＥＬ、ＦＭ３用Ａ群ＳＲＡＭデータ書込バッファゲートＦＭ３ＤＡＳＥＬ、ＦＭ３用Ｂ群ＳＲＡＭデータ書込バッファゲートＦＭ３ＤＢＳＥＬを出力する。前記ゲート信号は、Ａ，Ｂ群の、トグル動作となる。

図１０のＦＰＧＡ制御部１の制御構成図のレジスタ部５３０について図１３を参照して制御の説明をする。
画像情報記憶部３００よりアドレス・データが入力され、回路内部クロックＳＹＳＣＬＫにてラッチし入力データを確定させ出力する。

次に、図１１を参照してＦＰＧＡ制御部２内部構成の各制御方法について説明する。
ＦＰＧＡ制御部２では、内部クロックＳＹＳＣＫを基準同期クロックとして各制御ブロックに入力している。全体の流れは、フィールドメモリ５１５＿１〜３のデータの読み出しゲート信号の生成と、ＬＥＤヘッド５０３＿１〜３に転送するためのゲート信号の生成を行う。
ＦＰＧＡ制御部１での制御よりＳＲＡＭ群に格納されたＬＥＤヘッド１の２ビットイーブン・オッドデータを１ライン合成にフォーマット変換し、さらに２ビットデータを５ビットデータに変換してＬＥＤヘッド１へ転送する。同様に、フィールドメモリに格納されたＬＥＤヘッド２およびＬＥＤヘッド３のデータを読み出し、ＬＥＤヘッド１のデータ同様、２ビットイーブン・オッドデータを１ライン合成にフォーマット変換し更に２ビットデータを５ビットデータに変換してＬＥＤヘッド２、３へ各々転送させている。

以下、各ブロックの制御について詳細に説明する。
図１１のＦＰＧＡ制御部２の制御構成図の内部カウンタ・ＬＥＤヘッド転送制御・テストパターン発生回路５４１について、図２１を参照して制御の説明をする。
基準同期クロックＳＹＳＣＫとＦＰＧＡ制御部１より出力された読み出し、主走査画像開始信号ＲＬＳＹＮＣを主走査ＬＣＮＴ７０２と副走査ＦＣＮＴ７０１に入力させる。そして、主走査カウンタと副走査カウンタを出力させる。
出力された副走査カウンタは、テストパターン生成回路７０３に入力され、内部テストパターンＴＰＤＡＴＡを出力する。一方、主走査カウンタは、Ｐセンサ生成回路７０４、ＬＥＤヘッド転送信号１・７０５、ＬＥＤヘッド転送信号２・７０６、クロック生成回路７０７に入力される。

Ｐセンサ生成回路７０４では、画像濃度検知用で使用され、ＬＥＤヘッド２のＡブロックの規定された部分のみに出力させる。出力された信号は、ＰＳＬＧＡＴＥである。ＬＥＤヘッド転送信号生成１・７０５では、ＬＥＤヘッド画像データクロック有効範囲信号ＨＣＬＫＥＮを出力し、ＬＥＤヘッド転送信号２・７０６に入力される。そして、ＬＥＤヘッドへの画像データ有効範囲のみクロックＨＣＬＫを出力する。クロック生成回路７０７では、基準クロックＳＹＳＣＫを主走査カウンタごとにクリアした２分周のクロックＣＬＫＥＮ９５と４分周したＣＬＫＥＮ４７５を出力する。

図１１のＦＰＧＡ制御部２の制御構成図の光量補正ＲＯＭ読み出し制御５４３について、図２２を参照して制御の説明をする。
電源オンにて、光量補正用カウンタＦＣＮＴ７０８に基準同期クロックＳＹＳＣＬＫと、ＦＰＧＡ制御部１より出力された読み出し主走査画像開始信号ＲＬＳＹＮＣと、光量補正開始信号ＫＨＳＴＡＴを入力させ、副走査カウンタＫＨＦＣＮＴを生成出力する。出力された副走査カウンタＫＨＦＣＮＴをもとに、セレクタ・比較回路７０９にて光量補正用ＰＲＯＭへのアクセスイネーブル信号ＲＯＭＣＥ１，２，３を出力する。

３本の信号は、ＬＥＤヘッド３本分の光量補正用ＰＲＯＭアクセス信号で、ＬＥＤヘッド１より光量補正制御を行う。また、セレクタ・比較回路７０９内にて、光量補正終了信号ＫＨＳＴＣＬＲ及び各ＬＥＤヘッドへの光量補正開始信号ＫＨＬＯＡＤＲを生成しゲート信号として出力する。光量補正用ＰＲＯＭのアドレス設定はＲＯＭアドレス生成回路７１０にて生成される。
ＰＲＯＭ内のデータ転送は、ＬＥＤヘッド１本分の光量補正データが格納されており、ＬＥＤヘッドは、２分割のデータ転送方式であるので、ＰＲＯＭへの格納データは、Ａブロック目の１番目のデータ、次にＢブロック目の１番目のデータと交互に配列されている。そこで、データＲＯＭＤＴ５ビットデータをＲＯＭ出力データラッチ回路７１２に入力し、３度、カウンタＫＨＬＣＮＴにてラッチさせデータをＬＥＤヘッドＡブロック光量補正データＫＨＤＡＴＡ１ＲとＢブロック光量補正データＫＨＤＡＴＡ２Ｒに分割し、同時出力する。さらに、ＬＥＤヘッドへの転送クロックを光量補正有効範囲回路７１１にて生成しＣＴＣＫＲを出力する。

図１１のＦＰＧＡ制御部２の制御構成図のフィールドメモリ読み出し制御５３１（フィールドメモリを以下ＦＭと称す）について、図２３を参照して制御の説明をする。
本制御ブロックは、ＬＥＤヘッド２および３の取り付けが、ＬＥＤヘッド１に対し感光体の副走査方向に位置がずれて接続された分のデータを遅延させるためのＦＭのゲート信号生成をしている。
ブロック内部は、カウンタ副走査回路７２９とＦＭ遅延期間生成回路７３０とＦＭ読出リセット生成回路７３１とからなるＦＭ２，３の読み出し開始するリセット信号の生成部と、ＦＭ書込範囲回路７２８によるＦＭ読み出しイネーブル信号部とカウンタ７２７にてＦＭに格納されたデータを読み出すためのクロックと遅延された副走査分後端に遅延させるための回路７３２からなる。

基準クロックＳＹＳＣＫは、各回路に入力している。まず、ＦＰＧＡ制御部１にて生成された、読み出し主走査画像開始信号ＲＬＳＹＮＣを読み出し開始信号生成７２５に入力し、クロックに同期した読み出し信号ＲＬＳＹＮＣＤＤを出力する。出力したＲＬＳＹＮＣＤＤは、各ブロックに入力される。
カウンタ７２６では、基準クロックＳＹＳＣＫをカウントし同期した読み出し信号ＲＬＳＹＮＣＤＤにてリセットをかけ再びカウントアップされている。

次に、ＦＭ２，３の読み出しを開始するリセット信号（ＦＭ３ＲＳＴＲ、ＦＭ２ＲＳＴＲ）の生成について説明する。
ＦＰＧＡ制御部１にて生成された、読み出し画像期間信号ＲＦＧＡＴＥとクロックに同期した読み出し信号ＲＬＳＹＮＣＤＤをカウンタ副走査回路７２９に入力し、ＦＭ２用のカウンタＤＬＣＮＴ２およびＦＭ３用のカウンタＤＬＣＮＴ３を出力する。そして、ＦＭ読出リセット生成回路７３１と遅延された副走査分後端に遅延させるための回路７３２へ入力される。
また、操作部４００からキー入力によりレジスタ５４２に設定された副走査遅延設定値、ＦＭ用ＦＭ２ＤＬとＦＭ用ＦＭ３ＤＬおよびクロックに同期した読み出し信号ＲＬＳＹＮＣ２ＤをＦＭ遅延期間生成回路７３０に入力し、各々ＦＭ２（ＬＥＤヘッド２用），ＦＭ３（ＬＥＤヘッド３用）の遅延期間イネーブル信号ＤＬＣＮＴ２，３を出力する。カウンタ副走査回路７２９、ＦＭ遅延期間生成回路７３０、カウンタ７２６より出力された信号をＦＭ読出リセット生成回路７３１に入力させ、ＦＭ読み出しリセット信号ＦＭ２ＲＳＴＲとＦＭ３ＲＳＴＲを出力する。パルス幅は、カウンタ７２６より出力された４カウント分としている。

次に、ＦＭ２，３のクロック（ＦＭ３ＳＲＣＫ、ＦＭ２ＳＲＣＫ２）の生成を説明する。
カウンタ７２６より出力されたＲＤＣＫを入力しカウンタ７２７にて４分周したクロックＦＭ３ＳＲＣＫ、ＦＭ２ＳＲＣＫ２を出力させる。

続いて、ＦＭ２，３の読み出し範囲（ＦＭ３ＲＥ、ＦＭ２ＲＥ２）の生成を説明する。
ＦＭ読出範囲生成回路７２８は、カウンタ７２６より出力されたＲＤＣＫを入力し、４クロック分を１カウントとしてカウントアップさせる。そして、１９２０カウントでクリアしたカウンタにより、ＦＰＧＡ制御部１で生成した読み出し画像期間信号ＲＦＧＡＴＥと後述するＬＥＤヘッド２の遅延されたＤＭＳＫ２の期間有効にするＦＭ３用データ読み出しイネーブル信号ＦＭ３ＲＥと、ＦＭ２用データ読み出しイネーブル信号ＦＭ２ＲＥ２を出力する。
これにより、副走査の遅延開始の設定が可能となり、次に遅れて出力した分副走査を遅延させるためにＦＭ遅延ＦＧＡＴＥ生成回路７３２にて各ＬＥＤヘッドの副走査遅延ＦＧＡＴＥを生成し、ＤＭＳＫ１，２，３を出力する。

操作部４００からキー入力によりレジスタ５４２に設定された副走査遅延設定値、ＦＭ用ＦＭ２ＤＬとＦＭ用ＦＭ３ＤＬにより、３本のＬＥＤヘッドの副走査を調整できる。調整方法は、ＬＥＤヘッドの取り付けが、メカ的に合っていることを前提に、デフォルト値を設定しておき、副走査調整用テストチャート（格子など）を出力し、ズレ分を考慮してさらに操作部４００からキー入力を行っていく。

図１１のＦＰＧＡ制御部２の制御構成図のＬＥＤヘッド１画像データ入力セレクト部５３４、データフォーマット変換部５３５について、図２１を参照して制御の説明をする。
基準同期クロックＳＹＳＣＫとＦＰＧＡ制御部１より出力された読み出し主走査画像開始信号ＲＬＳＹＮＣと、読み出し画像期間信号ＲＦＧＡＴＥを入力したデータ切替信号生成回路７２３にて、読み出し画像期間の間、読み出し主走査画像開始信号をトリガとして切換させた信号ＢＡＮＫＳＥＬを出力する。そして、データ変換７２４へ入力させる。
データ変換７２４には、内部カウンタ・ＬＥＤヘッド転送制御５４０・テストパターン発生回路５４１にて生成したクロックＣＬＫＥＮ９５とＣＬＫＥＮ４７５、さらにＬＥＤヘッド２の副走査遅延ＦＧＡＴＥ、ＤＭＳＫ２を入力する。データは、ＬＥＤヘッド１用のデータとなり、ＳＲＡＭ群のＡ群、Ｂ群の１，２からの出力であり、Ａ群ＳＲＡＭ１から出力された２ビット単位のイーブン・オッドを４ビット単位としデータＳＯＤＡ１を入力する。
以下データは、Ｂ群ＳＲＡＭ１から出力された２ビット単位のイーブン・オッドデータ４ビットをＳＯＤＢ１、Ａ群ＳＲＡＭ２から出力された２ビット単位のイーブン・オッドデータ４ビットをＳＯＤＡ２、Ｂ群ＳＲＡＭ２から出力された２ビット単位のイーブン・オッドデータ４ビットをＳＯＤＢ２とする。

ここでは、Ａ，Ｂ群ＳＲＡＭ１についてのデータフォーマットを説明する。
Ａ，Ｂ群ＳＲＡＭ１の４ビットイーブン・オッドデータＳＯＤＡ１，ＳＯＤＢ１は、ＬＥＤヘッド１の取り付けが画像転送方向左からに対し、右からの転送方向のためＬＥＤヘッドのデータ転送Ａ，ＢブロックのＢブロックに相当し、ＢブロックデータＩＭＤＡＴＡ２より出力される。
まず、データ切換信号ＢＡＮＫＡＳＥＬがＨｉｇｈの期間、Ａ群のＳＲＡＭ１からの出力ＳＯＤＡ１が選択される。ＳＯＤＡ１は、前述の通り２ビットごとのイーブン・オッドデータで、４ビットの上位２ビットがオッドデータ、下位２ビットがイーブンデータとなっている。この４ビットデータを内部カウンタ・ＬＥＤヘッド転送制御５４０・テストパターン発生回路５４１にて生成したクロックＣＬＫＥＮ９５と、ＣＬＫＥＮ４７５の関係よりクロックＣＬＫＥＮ９５がＨｉｇｈでＣＬＫＥＮ４７５がＬｏｗのとき、ＳＯＤＡ１の上位ビットであるオッドデータを２ビット単位のＩＭＤＡＴＡ２に出力する。
さらに、クロックＣＬＫＥＮ９５がＨｉｇｈでＣＬＫＥＮ４７５がＨｉｇｈのときには、ＳＯＤＡ１の下位ビットであるイーブンデータを２ビット単位のＩＭＤＡＴＡ２に出力させ、交互にデータを出力させる。

次に、データ切換信号ＢＡＮＫＡＳＥＬがＬｏｗの期間には、Ｂ群のＳＲＡＭ１からの出力ＳＯＤＢ１が選択され、上記のＳＯＤＡ１のデータ同様上位２ビットオッドデータを出力しその後下位２ビットイーブンデータをＩＭＤＡＴＡ２へ出力させ、データを主走査方向に２ビットシルアルデータにフォーマット変換させる。
Ａ群のＳＲＡＭ２からの４ビット出力データＳＯＤＡ２、Ｂ群のＳＲＡＭ２からの４ビット出力データＳＯＤＢ２も上記の制御により２ビットシリアル変換されＩＭＤＡＴＡ１へ出力される。

第１１図のＦＰＧＡ制御部２の制御構成図のＬＥＤヘッド２、３フォーマット変換部５３２について第２１図にて制御の説明をする。
ＬＥＤヘッド２のデータフォーマット変換、ＬＥＤヘッド３のデータフォーマット変換を本制御にて行う。以下、ＬＥＤヘッド２でのデータフォーマット変換について説明する。
基準同期クロックＳＹＳＣＫとＦＰＧＡ制御部１より出力された読み出し主走査画像開始信号ＲＬＳＹＮＣと読み出し画像期間信号ＲＦＧＡＴＥおよび内部カウンタ・ＬＥＤヘッド転送制御５４０・テストパターン発生回路５４１にて生成したクロックＣＬＫＥＮ９５とＣＬＫＥＮ４７５をデータ変換回路７２５へ入力させる。そして、ＦＭ２からの８ビットデータを変換し、ＬＥＤヘッド２のＡブロック２ビットデータＩＭＤＡＴＡ１とＢブロック２ビットデータＩＭＤＡＴＡ２を出力させる。
ＦＭ２からの８ビット出力データは、上位４ビットはＳＲＡＭ４（Ａ，Ｂ群とも）からの２ビットイーブンデータ・２ビットオッドデータであり、下位４ビットはＳＲＡＭ３（Ａ，Ｂ群とも）からの２ビットイーブンデータ・２ビットオッドデータとなっている。前者は、出力データＩＭＤＡＴＡ２へ、後者は出力データＩＭＤＡＴＡ１へ出力される。

４ビットデータから２ビットシルアルへの変換は、ＬＥＤヘッド１画像データ入力セレクト部５３４、フォーマット変換部５３５での制御と同様で、内部カウンタ・ＬＥＤヘッド転送制御５４０、テストパターン発生回路５４１にて生成したクロックＣＬＫＥＮ９５と、ＣＬＫＥＮ４７５の関係よりクロックＣＬＫＥＮ９５がＨｉｇｈでＣＬＫＥＮ４７５がＬｏｗのとき、上位２ビットイーブンデータを出力する。さらに、クロックＣＬＫＥＮ９５がＨｉｇｈでＣＬＫＥＮ４７５もＨｉｇｈのとき、下位２ビットオッドデータを出力し、２ビットシリアル変換される。
なお、ＬＥＤヘッド３での制御も同様であるが、転送開始データは、オッドより転送される。

図１１のＦＰＧＡ制御部２の制御構成図のＬＥＤヘッド１、３画像データガンマ補正・ビット変換、γ補正繋ぎ目光量補正部５３２＿２、γ補正５３６＿３について、図２４を参照して制御の説明をする。
ＬＥＤヘッド１のデータガンマ補正・ビット変換、ＬＥＤヘッド３のデータガンマ補正・ビット変換、繋ぎ目光量補正を本制御にて行う。以下にＬＥＤヘッド１でのデータガンマ補正・ビット変換、繋ぎ目光量補正について説明する。繋ぎ目光量補正を本制御にて行う。
繋ぎ目光量補正ドットは図２５に示すように、ＡＤＪＬ，ＡＤＪ２Ｌ，ＡＤＪ３Ｌ，ＡＤＪ４Ｌ，ＡＤＪＲ，ＡＤＪ２Ｒ，ＡＤＪ３Ｒ，ＡＤＪ４Ｒとし、使用するレジスタ値は図２６(ａ)に示すように、ＬＥＤヘッド１−２間繋ぎ目補正ＥＮＡＢＬＥ信号ＣＮＡＤＪＬ、１−２間繋ぎ目部検知信号ＣＮＤＡＴ１、注目画素０１の場合の画像補正データＡＤＪＬ１、ＡＤＪ２Ｌ１、ＡＤＪ３Ｌ１，ＡＤＪ４Ｌ１、注目画素１０の場合の画像補正データＡＤＪＬ２、ＡＤＪ２Ｌ２、ＡＤＪ３Ｌ２，ＡＤＪ４Ｌ２、注目画素１１の場合の画像補正データＡＤＪＬ３、ＡＤＪ２Ｌ３、ＡＤＪ３Ｌ３、ＡＤＪ４Ｌ３、ＬＥＤヘッド２−３間繋ぎ目補正ＥＮＡＢＬＥ信号ＣＮＡＤＪＲ、２−３間繋ぎ目部検知信号ＣＮＤＡＴ２、注目画素０１の場合の画像補正データＡＤＪＲ１，ＡＤＪ２Ｒ１、ＡＤＪ３Ｒ１、ＡＤＪ４Ｒ１、注目画素１０の場合の画像補正データＡＤＪＲ２，ＡＤＪ２Ｒ２、ＡＤＪ３Ｒ２，ＡＤＪ４Ｒ２、注目画素１１の場合の画像補正データＡＤＪＲ３，ＡＤＪ２Ｒ３、ＡＤＪ３Ｒ３，ＡＤＪ４Ｒ３とする。

ＬＥＤヘッド１の画像有効範囲を固定し、ＬＥＤヘッド全ドット数７６８０に対し左１９８ドット、右２５８ドットは余白領域であり、データ転送は２分割であるので１分割分は３８４０ドットとなる。Ａブロックでの先頭画素データは、２５９ドット目となる。 終了画素データは、Ｂブロックの３６４２ドット目である。基準同期クロックＳＹＳＣＫとＦＰＧＡ制御部１より出力された読み出し主走査画像開始信号ＲＬＳＹＮＣと、読み出し画像期間信号ＲＦＧＡＴＥおよび内部カウンタ・ＬＥＤヘッド転送制御５４０、テストパターン発生回路５４１にて生成したクロックＣＬＫＥＮ９５にて、カウンタを生成する。
カウンタ値が２５９カウントと２６０カウントになったら、信号ＣＮＡＤＡＴ１をＨｉｇｈにする。この信号ＣＮＡＤＡＴ１は、ＬＥＤヘッド２のＡブロックデータＩＭＤＡＴＡ１の繋ぎ目光量補正有効ドットとなる。また、カウンタ値が３６４１カウントと３６４２カウントになったら信号ＣＮＡＤＡＴ２をＨｉｇｈにする。この信号ＣＮＡＤＡＴ２は、ＬＥＤヘッド２のＢブロックデータＩＭＤＡＴＡ２の繋ぎ目光量補正有効ドットとなる。

上記生成された繋ぎ目光量補正有効ドット信号ＣＮＡＤＡＴ１とＣＮＡＤＡＴ２をデータ変換器７４９に入力し、さらにレジスタ５４２にて設定された５ビットガンマ補正データＧＭＤＴ１、ＧＭＤＴ２と、同じくレジスタ５４２にて設定された５ビット繋ぎ目光量補正データＡＤＪ３Ｌ１，２，３、ＡＤＪ４Ｌ１，２，３とフォーマット変換５３２から出力された２ビットデータＩＭＤＡＴＡ１、ＩＭＤＡＴＡ２を入力する。
入力２ビットデータＩＭＤＡＴＡ１は、データ値が００の場合は、０を出力し、データ１１では５ビットＭＡＸの３２値を出力する。また、データ値が０１の場合は、レジスタ設定された５ビットガンマ補正データＧＭＤＴ１を出力し、データ値が１０の場合は、レジスタ設定された５ビットガンマ補正データＧＭＤＴ２を出力する。（出力５ビットデータ ＧＭＭＯＤＡＴ１）入力データＩＭＤＡＴＡ２についても同様となる。通常は、上記により２ビットデータを５ビットデータへ変換する。

次に、繋ぎ目光量補正制御について説明する。
複数個のＬＥＤヘッドの端部をオーバーラップさせて配列してあり、ＦＰＧＡ制御部１のＳＲＡＭ制御にてデータのシフトは可能となるが、１ビット単位であり、１ビット以下でのデータのシフトはできない。仮に、ＬＥＤヘッド１の終端ビットデータとＬＥＤヘッド２の画像有効開始ビットデータつまりＡブロックデータの２５９ドット目において、１ドット以下で離れている場合、画像にて白スジが発生する可能性がある。

そこで、ＬＥＤヘッド２での画像有効範囲は固定しているので、ＬＥＤヘッド１の画像データをＦＰＧＡ制御部１のＳＲＡＭ制御にて１ドットＬＥＤヘッド２側へ移動させ、画像データをオーバーラップさせる。すると、今度は、黒スジが発生してしまう。
そこで、操作部４００よりキー入力し、レジスタ５４２から繋ぎ目光量補正モードありにすると、前記生成したＬＥＤヘッド２のＡブロックデータＩＭＤＡＴＡ１の繋ぎ目光量補正有効ドット信号ＣＮＡＤＡＴ１により、入力２ビットデータＩＭＤＡＴＡ１の２５９ドット目、２６０ドット目を注目させ、レジスタＡＤＪ３Ｌ１，２，３、ＡＤＪ４Ｌ１，２，３の繋ぎ目光量補正データを図２６(ｂ)に従って５ビット可変できる。
レジスタＡＤＪ３Ｌ１，２，３、ＡＤＪ４Ｌ１，２，３の繋ぎ目光量補正データは、それぞれ入力データ０１，１０，１１に相当し、ＭＡＸ３２値の変換ができる。よって、黒スジが発生した場合、２５９ドット目と２６０ドット目の入力２ビットデータＩＭＤＡＴＡ１が１１であればレジスタＡＤＪ３Ｌ、ＡＤＪ４Ｌの繋ぎ目光量補正データを小さな値に５ビット変換することで黒スジが目立たなくなる。
ＬＥＤヘッド３の場合の繋ぎ目光量補正Ｂブロック側になり繋ぎ目ドットは３６４１ドット目３６４２ドット目なるが他の制御も同様となる。

図１１のＦＰＧＡ制御部２の制御構成図のＬＥＤヘッド２画像データガンマ補正・ビット変換・γ補正繋ぎ目光量補正部５３６＿２について、図２４を参照して制御の説明をする。
ＬＥＤヘッド２のデータガンマ補正・ビット変換そして、繋ぎ目光量補正を本制御にて行う。繋ぎ目光量補正ドットは図２５に示すように、ＡＤＪＬ，ＡＤＪ２Ｌ，ＡＤＪ３Ｌ，ＡＤＪ４Ｌ，ＡＤＪＲ，ＡＤＪ２Ｒ，ＡＤＪ３Ｒ，ＡＤＪ４Ｒとし、使用するレジスタ値は図２６(ａ)に示すように、ＬＥＤヘッド１−２間繋ぎ目補正ＥＮＡＢＬＥ信号ＣＮＡＤＪＬ、１−２間繋ぎ目部検知信号ＣＮＤＡＴ１，注目画素０１の場合の画像補正データＡＤＪＬ１，ＡＤＪ２Ｌ１、ＡＤＪ３Ｌ１，ＡＤＪ４Ｌ１、注目画素１０の場合の画像補正データＡＤＪＬ２，ＡＤＪ２Ｌ２、ＡＤＪ３Ｌ２，ＡＤＪ４Ｌ２、注目画素１１の場合の画像補正データＡＤＪＬ３，ＡＤＪ２Ｌ３、ＡＤＪ３Ｌ３，ＡＤＪ４Ｌ３、ＬＥＤヘッド２−３間繋ぎ目補正ＥＮＡＢＬＥ信号ＣＮＡＤＪＲ、２−３間繋ぎ目部検知信号ＣＮＤＡＴ２，注目画素０１の場合の画像補正データＡＤＪＲ１，ＡＤＪ２Ｒ１、ＡＤＪ３Ｒ１，ＡＤＪ４Ｒ１、注目画素１０の場合の画像補正データＡＤＪＲ２，ＡＤＪ２Ｒ２、ＡＤＪ３Ｒ２，ＡＤＪ４Ｒ２、注目画素１１の場合の画像補正データＡＤＪＲ３，ＡＤＪ２Ｒ３、ＡＤＪ３Ｒ３，ＡＤＪ４Ｒ３とする。

ＬＥＤヘッド２の画像有効範囲を固定し、ＬＥＤヘッド全ドット数７６８０に対し左右２５８ドットは余白領域であり、データ転送は２分割であるので１分割分は３８４０ドットとなる。そして、Ａブロックでの先頭画素データは、２５９ドット目となる。終了画素データは、Ｂブロックの３５８２ドット目である。
基準同期クロックＳＹＳＣＫとＦＰＧＡ制御部１より出力された読み出し主走査画像開始信号ＲＬＳＹＮＣと、読み出し画像期間信号ＲＦＧＡＴＥおよび内部カウンタ・ＬＥＤヘッド転送制御５４０、テストパターン発生回路５４１にて生成したクロックＣＬＫＥＮ９５にて、カウンタを生成しカウンタ値が２５９カウントと２６０カウントになったら、信号ＣＮＡＤＡＴ１をＨｉｇｈにする。この信号ＣＮＡＤＡＴ１は、ＬＥＤヘッド２のＡブロックデータＩＭＤＡＴＡ１の繋ぎ目光量補正有効ドットとなる。
また、カウンタ値が３５８１カウントと３５８２カウントになったら信号ＣＮＡＤＡＴ２をＨｉｇｈにする。この信号ＣＮＡＤＡＴ２は、ＬＥＤヘッド２のＢブロックデータＩＭＤＡＴＡ２の繋ぎ目光量補正有効ドットとなる。

上記生成された繋ぎ目光量補正有効ドット信号ＣＮＡＤＡＴ１と、ＣＮＡＤＡＴ２をデータ変換器７４９に入力し、さらに、レジスタ５４２にて設定された５ビットガンマ補正データＧＭＤＴ１、ＧＭＤＴ２と、同じくレジスタ５４２にて設定された５ビット繋ぎ目光量補正データＡＤＪＬ１，２，３、ＡＤＪ２Ｌ１，２，３とフォーマット変換５３２から出力された２ビットデータＩＭＤＡＴＡ１、ＩＭＤＡＴＡ２を入力する。
入力２ビットデータＩＭＤＡＴＡ１は、データ値が００の場合は、０を出力し、データ１１では５ビットＭＡＸの３２値を出力する。また、データ値が０１の場合は、レジスタ設定された５ビットガンマ補正データＧＭＤＴ１を出力し、データ値が１０の場合は、レジスタ設定された５ビットガンマ補正データＧＭＤＴ２を出力する。（出力５ビットデータ ＧＭＭＯＤＡＴ１）入力データＩＭＤＡＴＡ２についても同様となる。通常は、上記の方法により２ビットデータを５ビットデータへ変換する。

次に、繋ぎ目光量補正制御について説明する。
複数個のＬＥＤヘッドの端部をオーバーラップさせて配列してあり、ＦＰＧＡ制御部１のＳＲＡＭ制御にてデータのシフトは可能となるが、１ビット単位であり、１ビット以下でのデータのシフトはできない。仮に、ＬＥＤヘッド１の終端ビットデータとＬＥＤヘッド２の画像有効開始ビットデータつまりＡブロックデータの２５９ドット目において、１ドット以下で離れている場合、画像にて白スジが発生する可能性がある。そこで、ＬＥＤヘッド２での画像有効範囲は固定しているので、ＬＥＤヘッド１の画像データをＦＰＧＡ制御部１のＳＲＡＭ制御にて１ドットＬＥＤヘッド２側へ移動させる。そして、画像データをオーバーラップさせる。

すると、今度は、黒スジが発生してしまう。そこで、操作部４００よりキー入力し、レジスタ５４２から繋ぎ目光量補正モードありにすると、前記生成したＬＥＤヘッド２のＡブロックデータＩＭＤＡＴＡ１の繋ぎ目光量補正有効ドット信号ＣＮＡＤＡＴ１により、入力２ビットデータＩＭＤＡＴＡ１の２５９ドット目、２６０ドット目を注目させ、レジスタＡＤＪＬ１，２，３、ＡＤＪ２Ｌ１，２，３の繋ぎ目光量補正データを図２６（ｂ）に従って、５ビット可変できる。レジスタＡＤＪＬ１，２，３、ＡＤＪ２Ｌ１，２，３の繋ぎ目光量補正データは、それぞれ入力データ０１，１０，１１に相当し、ＭＡＸ３２値の変換ができる。
よって、黒スジが発生した場合、２５９ドット目と２６０ドット目の入力２ビットデータＩＭＤＡＴＡ１が１１であればレジスタＡＤＪＬ、ＡＤＪ２Ｌの繋ぎ目光量補正データを小さな値に５ビット変換することで黒スジが目立たなくなる。
ＬＥＤヘッド２のＢブロックについても同様制御となる。
なお、光量補正ドットの補正値と画像データの変換表は図２６(ｃ)に記載してある。

以下、光量補正を実現するためのＬＥＤ素子の発光時間の制御方法を説明する。
ＬＥＤ素子の発光時間は、ＳＴＢＣＬＫの出力時間によって決定している。この発光時間を図２７に示すように、ＳＴＢＣＬＫの出力時間を決定する信号ＳＴＢ０，ＳＴＢ１，ＳＴＢ２，ＳＴＢ３，ＳＴＢ４を設けこれを組合せることにより３２通りに分けることが可能になる。これにより３２階調の書き込みが可能となり前記補正方法を実現する。

次に、以上述べてきたような画像形成装置において、具体的な実施例を挙げて説明を行う。
実施例３においては、上述のＬＥＤヘッドの発光の時間を制御しての階調制御に加えて、ＬＥＤヘッドのＬＥＤ素子の発光制御において発光の強さを制御することによって幅広く階調を制御する。
ＬＥＤヘッドのＬＥＤ素子の強さは、図２８に示すＳＴＢＣＬＫのパルスの幅によって決定している。このパルス幅を１５段階に設定し、図２９に示すように、各パルス幅に対してレジスタ値としてＤＵＴＹＮＯ[３：０]を割り当てこれを外部から変更可能にすることによってＬＥＤ素子の発光の強さ制御を行う。

実施例４においては、実施例３にて加えたＬＥＤ素子の発光の強さの制御を必要に応じて適応させる、または適応させないかを選択可能にする。
図３０に示すように、発光の強さ制御のＥＮＡＢＡＬＥ信号としてレジスタ値ＬＰＯＷＥＲを用意して、これをＬＥＤ素子の発光の強さを制御する信号を生成するＳＴＢＣＬＫ制御部に渡し、これがアクティブの時はＬＥＤ素子の発光の強さ制御を行うこととする。そして、前記の１５通りの発光の強さの制御を行い、アクティブでない時は、ＬＥＤ素子の発光の強さ制御は行わず、ＳＴＢＣＬＫは１０％固定値のデューティ比の信号を使用することとする。

実施例５においては、ＬＥＤヘッドの発光のムラを抑えるために用意されている補正データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じて適正値に変更し、ＬＥＤヘッドの発光を制御することで、感光体の主走査方向の画像の繋ぎ目を補正する。
図３１中の光量補正制御ブロックにてＬＥＤヘッドの各ＬＥＤ素子の点灯ムラをなくし、均一に発光させるために用意されている光量補正値を格納しているＲＯＭからデータを読出す。そして、ＦＰＧＡ内でＬＥＤヘッドの繋ぎ目部の光量補正ｄｏｔ・ＡＤＪＬ，ＡＤＪ２Ｌ，ＡＤＪ３Ｌ，ＡＤＪ４Ｌ，ＡＤＪＲ，ＡＤＪ２Ｒ，ＡＤＪ３Ｒ，ＡＤＪ４Ｒに対応するＬＥＤ素子の光量補正値をレジスタで用意したＨＡＤＪL[５：０]，ＨＡＤＪ２Ｌ[５：０]，ＨＡＤＪ３Ｌ[５：０]，ＨＡＤＪ４Ｌ[５：０]，ＨＡＤＪＲ[５：０]，ＨＡＤＪ２Ｒ[５：０]，ＨＡＤＪ３Ｒ[５：０]，ＨＡＤＪ４Ｒ[５：０]と変更して、ＬＰＨに出力することでＬＥＤヘッド間の繋ぎ目で生じる濃度さ繋ぎ目を補正する。

実施例６においては、図３３に示すように、光量補正制御ブロックにおいて、ＬＥＤヘッドの発光のムラを抑えるために用意されている補正データを、感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対しての繋ぎ目重なりに応じた適当値に変更することと、またγ変換ブロックにて前記ＬＥＤヘッドに転送される各画像データに対して感光体の主走査方向繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じた画像データを変更するといった２つの制御を組み合わせることで、感光体の主走査方向の画像の繋ぎ目の補正を行う。こうして、ＬＥＤヘッド間の繋ぎ目で生じる濃度差を軽減する。

実施例７においては、実施例６に示す画像の繋ぎ目補正方法を２つ有している画像形成装置において必要に応じて、その画像の繋ぎ目補正方法を選択することを可能にするものである。
図３４に示すように補正方法の組合せを選択するレジスタ値としてｈｏｓｅｉｓｌ[１：０]を設け
ｈｏｓｅｉｓｌ[１:０] ＝ ００ 光量補正ＲＯＭデータを変更して補正
ｈｏｓｅｉｓｌ[１:０] ＝ ０１ 画像データを変更して補正
ｈｏｓｅｉｓｌ[１:０] ＝ １０ 両方を使用する。
ｈｏｓｅｉｓｌ[１:０] ＝ １１ 両方使用しない。
として外部から設定可能にすることで各補正方法の組合せを選択可能にする。

実施例８においては、レジスタ値によって分解能を設定できるようにする。
ＬＥＤ素子の発光の強さを制御する為には前記したようにＬＥＤヘッドのストローブ信号であるＳＴＢＣＬＫのＨｉｇｈレベルの時間を調整することである。そこで、図３５に示すようにストローブ信号のデューティ値ＳＴＢＤＴＹ[７：０]とストローブ信号のサイクル値ＳＴＢＣＹＣ[７：０]をレジスタ値として設け外部から設定可能にすることで０.１％刻みで分解能の調整が可能となる。図３６には、制御の全体図を示してある。

実施例９においては、図３７に示すように実施例７の補正方法を選択できるレジスタ値ｈｏｓｅｉｓｌ[１:０]と発光の強さを制御するための分解能を選択することが可能なＳＴＢＤＴＹ[７：０]とＳＴＢＣＹＣ[７：０]を両方設ける。こうすることでこれら両方を外部から選択することが可能にする。

繋ぎ目部光量補正を示した図である。 繋ぎ目部光量補正を示した図である。 繋ぎ目の補正を示した図である。 画像形成装置の概要を示したブロック図である。 画像形成装置の構成を示した図である。 書込制御部を示した図である。 発光アレーユニットの配置を示した図である。 ＬＥＤヘッドの内部を示した構成図である。 ドライバの内部回路及びＬＥＤの回路を示した構成図である。 ＦＰＧＡ制御部１を示した図である。 ＦＰＧＡ制御部２を示した図である。 ＦＰＧＡ制御部１の入力データ部、細線化部、テストパターン発生部を示した図である。 ＦＰＧＡ制御部１の信号セレクト部を示した図である。 ＦＰＧＡ制御部１のダブルコピー部を示した図である。 各ＬＥＤヘッドの転送方向とＳＲＡＭアドレスを示した図である。 ＦＰＧＡ制御部１のブロック切換制御部、ＳＲＡＭ書込制御部、ＳＲＡＭ読み出し制御部を示した図である。 ＦＰＧＡ制御部１のアドレスセレクタ部を示したブロック図である。 ＦＰＧＡ制御部１の書込パルス制御部のタイミングを示した図である。 ＦＰＧＡ制御部１のデータフォーマット変換部を示した図である。 ＦＰＧＡ制御部１のフィールドメモリ書込制御部を示した図である。 ＦＰＧＡ制御部２の内部カウンタ、ＬＥＤヘッド転送制御、テストパターン発生回路を示した図である。 ＦＰＧＡ制御部２の光量補正ＲＯＭ読み出し制御部を示した図である。 ＦＰＧＡ制御部２のフィールドメモリ読み出し制御部を示した図である。 ＦＰＧＡ制御部２のＬＥＤヘッド、画像データガンマ補正、ビット変換部部を示した図である。 繋ぎ目の光量補正ドットを示した図である。 繋ぎ目光量補正ドットの補正値を示した図である。 ＳＴＢＣＬＫの出力時間を決定する信号の組み合わせを示した図である。 ＳＴＢＣＬＫのパルスの幅によってＬＥＤ素子の強さが決定することを示した図である。 ＦＰＧＡ制御部の全体を示すブロック図である。 ＦＰＧＡ制御部の全体を示すブロック図である。 繋ぎ目部の光量補正データを示す図である。 ＦＰＧＡ制御部の全体を示すブロック図である。 ＦＰＧＡ制御部の光量補正制御ブロックを示した図である。 ＦＰＧＡ制御部の補正方法のレジスタ値を示した図である。 分解能設定レジスタを示した図である。 ＦＰＧＡ制御部の全体を示すブロック図である。 ＦＰＧＡ制御部のレジスタ値と発光の強さの制御を示した図である。

符号の説明

１００ 読取部
１０１ センサ
１０２ 画像増幅回路
１０３ Ａ／Ｄ変換回路
１０４ シェーディング補正回路
１０５ 画像処理回路
１０６ 同期制御回路
１０７ 読取制御回路
１０８ スキャナ駆動装置
３００ 画像情報記憶部
３０１ 画像メモリ部
３０２ システム制御装置
４００ 操作部
５００ 書込部
５０４ 駆動制御回路

Claims (9)

1. 複数個の発光素子が一方向に列設された発光素子アレーと、前記発光素子アレーの光を感光体に結像させる結像手段とからなるＬＥＤヘッド（発光素子アレーユニット）と、を備え、長さが感光体の主走査方向より短い複数個の前記ＬＥＤヘッドを、感光体の主走査方向に千鳥状に配列した画像形成装置において、
   ＬＥＤヘッド端部を互いにオーバラップさせ、そのオーバラップした領域内にＬＥＤヘッド有効書き込み領域の端部を位置させ、
   隣接するＬＥＤヘッドの有効画像領域の各々の端部の複数個の発光素子の発光を制御することでＬＥＤヘッドの繋ぎ目の濃度差を低減させる発光制御手段を備えたことを特徴とした画像形成装置。
2. 前記ＬＥＤヘッドに転送される各画像データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目の重なりに応じた適正値に変更する変更手段を備え、
   この変更手段により変更された適正値に基づき、前記発光制御手段が発光素子の発光を制御することを特徴とした請求項１記載の画像形成装置。
3. 前記発光制御手段が、前記ＬＥＤヘッドに転送される各画像データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目部の重なりに応じて、発光素子の発光の強さを制御することを特徴とする請求項２記載の画像形成装置。
4. 前記発光制御手段が、発光素子の発光の強さを制御するモードを用いるか否かを選択する選択手段を備えたことを特徴とした請求項３記載の画像形成装置。
5. ＬＥＤヘッドの発光のムラを抑えるために用意されている補正データを感光体の主走査方向の繋ぎ目部の複数ｄｏｔに対して、繋ぎ目部の重なりに応じた適正値に変更する補正データ変更手段を備え、
   この補正データ変更手段により変更された適正値に基づき、前記発光制御手段が発光素子の発光を制御することを特徴とした請求項１記載の画像形成装置。
6. 前記ＬＥＤヘッドに転送される各画像データに対して感光体の主走査方向繋ぎ目部の複数ｄｏｔに対して、繋ぎ目部の重なりに応じて画像データを変更する画像データ変更手段をさらに備えたことを特徴とする請求項５記載の画像形成装置。
7. 前記補正データ変更手段および前記画像データ変更手段の機能を用いるか否かを選択する機能選択手段をさらに備えたことを特徴とした請求項６記載の画像形成装置。
8. 前記発光制御手段が発光素子の発光を制御する際、発光の強さを制御する分解能を設定する分解能設定手段をさらに備えたことを特徴とした請求項６記載の画像形成装置。
9. 前記補正データ変更手段および前記画像データ変更手段の機能を用いるか否かを選択する機能選択手段と、前記発光制御手段が発光素子の発光を制御する際、発光の強さを制御する分解能を設定する分解能設定手段を共に備えたことを特徴とした請求項６記載の画像形成装置。

Images