JP2003226036A - 光書き込み装置および画像形成装置 - Google Patents

Abstract

(57)【要約】 【課題】 主走査方向の出力位置の調整が容易に行え、
また、画像形成装置の各給紙段からの転写紙と発光素子
アレイユニットからの光出力との位置関係を容易に変更
できるようにする。 【解決手段】 発光素子アレイユニット５０３を複数個
千鳥状に配置し、入力された画像信号を前記発光素子ア
レイユニット５０３＿１〜３毎に分割して当該発光素子
アレイユニット５０３＿１〜３に転送して発光させ、光
書き込みを行うＬＥＤ書き込み制御回路５０２と、前記
転送されてきた画像信号をライン毎に一時的に格納する
画像メモリ部３０１を備え、ＬＥＤ書き込み制御回路５
０２は、転送されてきた画像信号を所定の画素単位毎に
アドレス設定し、複数の発光素子アレイの主走査方向の
出力位置を前記設定されたアドレスに基づいて調整す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＥＤアレイによ
る光ビームで印字情報を感光体に書き込む光書き込み装
置およびこの光書き込み装置を備えた画像形成装置に係
り、特に書き込み位置調整に特徴のある光書き込み装置
および画像形成装置に関する。

【０００２】

【従来の技術】画像形成装置には、電子写真方式、イン
クジェット方式、熱転写方式などに代表される種々の形
式のものがあるが、電子写真方式のものでは、感光体に
光を照射して潜像を書き込む光書き込み方式が一般に採
用されている。このような光書き込みを行う装置には、
レーザ光を回転多面鏡、所謂ポリゴンミラーを使用して
反射させて主走査方向に光走査する方式やＬＥＤアレイ
などの発光素子を主走査方向に並べて走査する方式があ
る。

【０００３】Ａ０幅などの大判サイズのプリント出力を
必要とする広幅機の場合には、主走査方向に光ビームを
偏向走査させるための光学的空間が不要なＬＥＤアレイ
とセルフォックレンズ等の光学素子を一体化したＬＥＤ
発光素子アレイユニットを使用して画像を形成してい
る。この発光素子アレイユニットとして画像書き込み幅
以上の長尺のアレイユニットを用いなければならない
が、使用するＬＥＤ素子ドライバＩＣが増えて生産の歩
留まりが低下し、またユニットが長くなり、書き込みビ
ーム配列精度を維持するため部品精度を良くしなければ
ならないなど部品単価も小型のプリンタ・複写機の物に
較べて非常に高価なものとなってしまう。また、この長
尺発光素子アレイユニットのうちの１ドットでも故障す
るとユニットごと交換しなければならず、この観点から
も高価なものである。

【０００４】この問題を解決するために、例えば特開平
１０−８６４３８号公報記載の発明では、価格の安い小
型のプリンタ・複写機用の発光素子アレイユニットを複
数個主走査方向に配置し、大型機に適用している。この
発明では、感光体の軸線上に沿って２個、３個の発光素
子アレイユニットを配置し、分割露光するように構成さ
れている。この方式であると、Ａ０幅にするにはＡ３幅
用の発光素子アレイユニットを主走査方向に千鳥状に３
本並べ、全体でＡ０幅にして分割露光すれば良い。しか
し、前記公報には、そのための具体的な制御方法は開示
されていない。

【０００５】また、前記複数からなる発光素子アレイユ
ニットを主走査方向に配置した場合、画像に前記ユニッ
ト間のドットに繋ぎ目が発生するので、ユニットを取り
付ける際、機械的な取り付けで精度を出すにはは限度が
ある。そこで、電気的制御によってユニットの繋ぎ目の
ドット位置の調整を行うようにした例もある。この場合
には、画像データを主走査方向に順に一時的に格納させ
るメモリ装置を使用し、ＬＥＤ発光素子アレイユニット
間のドット位置の位置合わせを分割位置（繋ぎ目位置）
でメモリ制御によって行うようにしている。この例を具
体的に図１４に示す。同図では、極端ではあるが、千鳥
状にずらして取り付けられた３個のＬＥＤ発光素子アレ
イユニット５０３−１〜３と、転写紙ｇと、主走査方向
の画像ドットａ〜ｆの関係を示している。ここで、ドッ
トｂとｃは重なっているため画像に縦黒スジが発生し、
またドットｄとｅは、離れているので画像に縦白スジが
発生することになる。そこで、図１５のようにメモリ制
御手段によってＬＥＤ発光素子アレイ５０３−１および
５０３−３のドットを左へシフトさせることにより、継
ぎ目を１ドット（６００ｄｐｉで４２．３μｍ）未満の
重なりにし、ドットｃとｄの光量制御で繋ぎ目の補正を
行っている。

【０００６】このように制御することにより、発光素子
アレイユニット５０３−１，５０３−２，５０３−３間
の繋ぎ目部ｃ，ｄの画像は繋ぎ目部が分からなくなる
が、今まで重なっていたドットが主走査方向左にシフト
したため、ＬＥＤ発光素子アレイ５０３−１の先頭ドッ
ト１〜４は画像欠落し、ＬＥＤ発光素子アレイ５０３−
３の右側は画像ドットが足りなくなり、主走査有効画像
長ｈが短くなってしまう。そこで、図１６に示すよう
に、再度メモリ制御手段によりメモリ装置の書き込みス
タート・エンドアドレス位置を指定することによって、
意図した主走査有効画像長ｈを得るようにしている。さ
らに、転写紙ｇに対して画像は中央基準に印字しなけれ
ばならないが、ＬＥＤ発光素子アレイユニットと転写紙
との関係がずれている場合、すなわち、用紙と書き込み
位置のレジストがずれている場合、前記の制御だけでは
左右余白部ｉ，ｊは均等ではないため、メモリ制御手段
で再度調整し、任意の余白を確保するようにしている。

【０００７】また、関連する発明として、特開平１１−
３３６４８６号公報に開示された発明も知られている。
この発明は、画像データを格納するメモリと、複数のＬ
ＥＤ素子が主走査方向に所定密度で配列された１次元Ｌ
ＥＤヘッドを備え、画像データの主走査方向方向の出力
位置を調整し、画像形成装置の各給紙段の用紙とＬＥＤ
ヘッドとの位置関係を満足させるようにしたもので、メ
モリにより書き込みアドレスを管理し、ダブルコピー形
成を可能にしている。

【０００８】

【発明が解決しようとする課題】このように従来では、
小単位のＬＥＤ発光素子アレイを千鳥状に配置し、アレ
イの継ぎ目の部分でドットが重なり黒スジになる場合と
ドット間隔が空いて白スジになる部分については、メモ
リ制御により前記重なり、空白が生じないようにし、さ
らに、左右の余白部の揃えもメモリ制御により行ってい
るが、この調整は、画像出力状態を見ながら調整が必要
で、その調整作業も複雑で、設定を変更することは容易
ではなかった。

【０００９】本発明は、このような従来技術の実情に鑑
みてなされたもので、その目的は、主走査方向の出力位
置の調整が容易に行え、また、画像形成装置の各給紙段
からの転写紙と発光素子アレイユニットからの光出力と
の位置関係を容易に変更できる光書き込み装置および画
像形成装置を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するた
め、第１の手段は、複数個の発光素子を一方向に配列し
て形成された発光素子アレイユニットと、この発光素子
アレイユニットを複数個千鳥状に配置し、入力された画
像信号を前記発光素子アレイユニット毎に分割し、当該
発光素子ユニットに転送して発光させ、光書き込みを行
う光書き込み手段とを備えた光書き込み装置において、
前記転送されてきた画像信号をライン毎に（主走査方向
について）一時的に格納する記憶手段と、前記転送され
てきた画像信号を所定の画素単位毎にアドレス設定し、
前記複数の発光素子アレイの主走査方向の出力位置を前
記設定されたアドレスに基づいて調整する制御手段とを
備えていることを特徴とする。

【００１１】第２の手段は、第１の手段において、前記
制御手段が主走査方向の発光素子アレイユニット間の継
ぎ目部の画像信号を調整することを特徴とする。

【００１２】第３の手段は、第１または第２の手段にお
いて、前記制御手段が前記記憶手段の書き込みスタート
アドレスおよび書き込みエンドアドレスを調整すること
を特徴とする。

【００１３】第４の手段は、第３の手段において、前記
制御手段が前記記憶手段の書き込みスタートアドレスお
よび書き込みエンドアドレスの調整により主走査方向の
用紙の余白を調整することを特徴とする。

【００１４】第５の手段は、第１の手段において、前記
制御手段が、主走査方向の画像信号に対し、先頭部の画
像信号と後端部の画像信号をマスクして主走査方向の用
紙の余白を調整することを特徴とする。

【００１５】なお、主走査方向の余白の調整は、前記発
光素子アレイと転写紙のレジスト調整と同時に行うよう
にすることもできる。

【００１６】第６の手段は、第１ないし第５の手段に係
る光書き込み装置と、前記光書き込み装置によって画像
を書き込み、記録媒体上に可視画像を形成する画像形成
手段とから画像形成装置を構成したことを特徴とする。

【００１７】このように第１の手段によれば、高コスト
の広幅用の発光素子アレイユニットを１本使用する代わ
りに、低コストの小サイズ発光素子アレイユニットを複
数個使用し、例えば感光体の軸線方向に千鳥状に配列
し、発光素子ユニット毎に転送されてきた画像信号を所
定の画素単位毎にアドレス設定し、前記複数の発光素子
アレイの主走査方向の出力位置を前記設定されたアドレ
スに基づいて調整するので、主走査方向の画像領域範囲
位置を任意に調整できる。

【００１８】第２の手段によれば、主走査方向の画像領
域範囲位置を任意に調整できるので、主走査方向の発光
素子アレイユニット間の継ぎ目部のずれを簡単に抑制で
きる。

【００１９】第３の手段によれば、書き込み開始アドレ
ス、書き込み終了アドレスを制御することにより主走査
方向の書き込み開始位置および書き込み終了位置が簡単
に調整できる。その際、主走査方向の発光素子アレイユ
ニット間の繋ぎ目部の画像信号を調整すると、同時に前
記メモリ装置の書き込み開始アドレス、書き込み終了ア
ドレスを制御することにより、調整操作が円滑になると
ともに、画像欠けや画像ずれを防止することができる。

【００２０】第４の手段によれば、書き込み開始アドレ
ス、書き込み終了アドレスを制御することにより余白の
調整が容易に行える。その際、発光素子アレイユニット
と転写紙とのレジスト調整と同時に余白調整すれば、調
整操作が円滑になるとともに、ユーザが意図する画像範
囲領域を適切に出力できる。

【００２１】第５の手段によれば、画像の主走査方向の
余白調整は、主走査方向の画像信号に対し、先頭部の画
像信号と後端の画像信号をマスクすることにより、画像
範囲領域を適切に出力できる。

【００２２】第６の手段によれば、画像形成装置におい
て第１ないし第５の手段の効果を奏することができる。

【００２３】なお、前述の発光素子アレイユニットは、
ＬＰＨ（Laser Photo Diode Head）５０３に、光書
き込み手段は書き込み部５００に、転送されて来た画像
信号を主走査方向について一時的に格納する記憶手段
は、画像データＲＡＭ部５１４に、前記転送されてきた
画像信号を所定の画素単位毎にアドレス設定し、前記複
数の発光素子アレイの主走査方向の出力位置を前記設定
されたアドレスに基づいて調整する制御手段は第１ＩＣ
回路５１０にそれぞれ対応する。また、主走査方向の発
光素子アレイユニット間の繋ぎ目部の画像信号の調整は
ＳＲＡＭアドレス８０７＿２，３、４，５で、前記書込
スタートアドレス・書込エンドアドレスの制御はＳＲＡ
Ｍアドレス ８０７＿１及び８０７＿６でそれぞれ行わ
れる。また、マスクは、マスク領域設定部６２１で設定
される。

【００２４】

【発明の実施の形態】以下、図面を参照し、本発明の実
施形態について説明する。

【００２５】１．全体的構成 図１は、本発明の実施形態に係る画像形成装置としての
デジタル複写機の電気的構成の概略を示すブロック図で
ある。このデジタル複写機は、原稿を読み取る読み取り
手段としての原稿読み取り部１００、読み取られた原稿
情報を記憶する記憶手段としての画像情報記憶部３０
０、記憶された情報を転写紙に複写するための書き込み
部５００、また一連のプロセスを実行制御するシステム
制御装置３０２、このシステム制御装置３０２にキー入
力を行う操作手段としての操作部４００等で構成されて
いる。

【００２６】原稿読み取り部１００は、信号の流れ方向
に沿って、センサ１０１、画像増幅回路１０２、Ａ／Ｄ
変換回路１０３、シェーディング補正回路１０４、およ
び画像処理回路１０５を備え、さらに、原稿読み取り部
のスキャナの駆動を制御するスキャナ駆動装置１０８、
シェーディング補正回路１０４および画像処理回路１０
５の同期をとるための同期制御回路１０６と読み取り制
御回路１０７とを備えている。また、画像情報記憶部３
００は、画像メモリ部３０１、システム制御装置３０２
および駆動制御回路５０４からなり、書き込み部５００
は、ＬＥＤ書き込み制御回路５０２、ＬＰＨ（発光素子
アレイユニット）５０３−１〜３、およびプリンタ駆動
装置５０５からなる。

【００２７】図２は本実施形態に係るデジタル複写機の
機械的構成を示す概略構成図である。同図において、デ
ジタル複写機は図２において下部から給紙部６００、書
き込み部（作像部）５００、読み取り部１００からな
り、読み取り部１００のユーザ操作側（前面）の上面に
操作部４００が設けられている。

【００２８】オペレータが読み取り部１００の原稿挿入
ロ１１０から原稿を挿入すると、原稿は、ローラ１の回
転に応じて密着センサ２と白色ローラ３間を搬送され
る。搬送中の原稿は、密着センサ２に取り付いているＬ
ＥＤにより照射され、その反射光は密着センサ２に結像
され、原稿画像情報が読み取られる。密着センサ２の図
１に示すのセンサ１０１上に結像した原稿画像は電気信
号に変換され、このアナログ信号は、画像増幅回蕗１０
２で増幅される。Ａ／Ｄ変換回路１０３は、画像増幅回
路１０２で増幅されたアナログ画像信号を画素毎の多値
デジタル画像信号に変換する。変換されたデジタル画像
信号は、同期制御回路１０６から出力されるクロックに
同期して出力され、シェーデング補正回路１０４によ
り、光量ムラ、コンタクトガラスの汚れ、センサの感度
ムラ等による歪を補正する。この補正されたデジタル画
像情報は、画像処理回路１０５でデジタル記録画像情報
に変換された後、画像メモリ部３０１に送られ、書き込
まれる。

【００２９】一方、システム制御装置３０２は、前記画
像メモリ部３０１に書き込まれた画像信号から転写紙上
に可視画像形成するための一連の信号へと変換し、書き
込み部５００による画像形成プロセスを制御する。シス
テム制御装置３０２は、全体制御を行う機能があり、読
み取り制御回路１０７、同期制御回路１０６、画像メモ
リ部３０１、ＬＥＤ書き込み制御回路５０２での画像デ
ータ転送と、駆動制御回路５０４によりスキャナ駆動装
置１０８、プリンタ駆動装置５０５を介してモータ等を
駆動し、読み取り原稿および転写紙の搬送を円滑に制御
している。書き込み部５００では、画像メモリ部３０１
から同期信号クロックによって転送された画像信号をＬ
ＥＤ書き込み制御回路５０２で１画素単位ビット変換
し、ＬＰＨ５０３で赤外光に変換し、出力する。

【００３０】２．作像プロセス 以下、図２を参照して記録紙にいたるまでのプロセスに
ついて説明する。

【００３１】書き込み装置５００には、感光体としての
感光体ドラム５の外周に沿って帯電装置４、光書き込み
を行うための発光素子アレイユニット（ＬＥＤヘッド）
６、現像ユニット７、転写チャージャ９、および分離チ
ャージャ１０が設けられている。帯電装置４は感光体ド
ラム５を−１２００Ｖに一様に帯電させるグリツド付き
のスコロトロンチャージヤと呼ばれるものである。発光
素子テレイユニット（ＬＥＤヘッド）６はでＬＥＤをア
レー状に並べ、ＳＬＡ（セルフォックレンズアレー）を
介して感光体ドラム５にレーザ光を照射する。ＬＥＤヘ
ッド６は図１のＬＰＨ５０３に相当する。

【００３２】感光体ドラム５にデジタル画像情報に基づ
いたＬＥＤヘッド６からのレーザ光が照射されると、光
導電現象で感光体表面の電荷が感光体ドラム５のアース
に流れて消滅する。ここで原稿濃度の淡い部分は、ＬＥ
Ｄを発光させないようにし、原稿濃度の濃い部分は、Ｌ
ＥＤを発光させる。これにより感光体ドラム５の表面に
は、画像の漫淡に対応した静電潜像が形成される。この
静電潜像を現像ユニット７によって現像する。現像ユニ
ット７内のトナーは攪拌により負に帯電されておりバイ
アスは−７００Ｖ印加されているためレーザ光照射部分
だけにトナーが付着する。

【００３３】一方、転写紙は、給紙装置６００の３つの
給紙台のいずれかあるいは手差し給紙部から選択し、レ
ジストローラ８で所定のタイミングをとり、感光体ドラ
ム５の下部を通過し、この時に転写チャージヤ９により
トナー像が記録紙上に転写される。次いで、トナー像が
転写された記録紙は、分離チャージヤ１０により感光体
ドラム５から分離され、さらに、搬送タンク１１により
搬送されて定着ユニット１２に送られ、そこでトナーが
記録紙に定着される。トナーが定着された記録紙は排紙
ローラ１３または１４により機外の前後に送られ排紙さ
れる。

【００３４】３．画像メモリ部から書込部への画像信号
の流れ 画像メモリ部３０１から書き込み部への画像信号の流れ
は以下のようになる。

【００３５】画像メモリ部３０１からイーブン（Ｅ）：
２ｂｉｔ、オッド（Ｏ）：２ｂｉｔの画像データが２ラ
インパラレルの２５ＭＨｚでＬＥＤ書き込み制御回路５
０２に送られてくる。２ラインで送られてきた画像信号
は、ＬＥＤ書き込み制御回路５０２内部で一旦１ライン
に合成した後、各々のＬＥＤ当たり２分割で全体として
６分割され、更に２ｂｉｔの画像信号から５ｂｉｔの画
像信号に変換されて、ＬＥＤヘッド５０３（５０３＿２
〜５０３＿３）へ９．５ＭＨｚで転送される。

【００３６】４．ＬＥＤ書き込み制御回路 図３はＬＥＤ書き込み制御回路５０２の詳細を示すブロ
ック図である。ＬＥＤ書き込み制御回路５０２は、第１
ＩＣ回路５１０、第２ＩＣ回路５１１、画像データ入力
部５１２、ダブルコピーＲＡＭ部５１３、画像データＲ
ＡＭ部５１４、画像データ遅延部５１５、ＬＥＤヘッド
光量補正ＲＯＭ部５１６、ダウンロード部５１７および
リセット回路部５１８からなり、画像メモリ部５０１か
ら画像データ入力部５１２に画像データが入力され、第
２ＩＣ５１１からドライバ５１９を介してＬＥＤヘッド
５０３に出力されるようになっている。

【００３７】４．１ 画像データ入力部５１２ 画像信号イーブン（Ｅ）：２ｂｉｔ、オッド（Ｏ）：２
ｂｉｔおよびタイミング信号は、画橡データメモリ部３
０１より低電圧作動信号素子ＬＶＤＳドライバを使用
し、パラレルからシリアルに変換され、ＬＥＤ書き込み
制御回路５０２に２５ＭＨｚで送られてくるため、ＬＥ
Ｄ書き込み制御回路５０２でもＬＶＤＳレシーバ５１２
を使用し、シリアル信号からパラレル信号に変換し、Ｐ
ＫＤＥ（１..０）・ＰＫＤＯ（１..Ｏ）・ＸＰＣＬＫ・
ＸＰＬＳＹＮＣ・ＸＰＬＧＡＴＥ・ＸＰＦＧＡＴＥ＿Ｉ
ＰＵとしてＣＰＬＤ１（第１ＩＣ回路）５１０に入力す
る。タイミング信号のＸＰＬＳＹＮＣとＸＰＦＧＡＴＥ
＿ＩＰＵはＣＰＬＤ１（第１ＩＣ回路）５１０の内部ク
ロックと同期させ、画像信号処理時間分遅らせ、ＲＬＳ
ＹＮＣ、ＲＦＧＡＴＥとしてＣＰＬＤ２（第２ＩＣ回
路）５１１に入力される。 ４．２ 画像データＲＡＭ部５１４ 画像データＲＡＭ部５１４は、５１４Ａ＿１〜５１４Ａ
＿６、５１４Ｂ＿１〜５１４Ｂ＿６のそれぞれ６個ずつ
のＳＲＡＭから構成されている。ＣＰＬＤ１（第１ＩＣ
回路）５１０に入力された画像信号は、ＥＤ（１..
０）、ＯＤ（１..０）としてＳＲＡＭアドレス信号ＡＡ
ＤＲ（１０..０）およびＢＡＤＲ（１０..０）と共にＡ
群ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）、Ｂ群
ＳＲＡＭ６個（５１４Ｂ＿１〜５１４Ｂ−６）に２５Ｍ
Ｈｚで出力される。

【００３８】ＬＥＤヘッド５０３＿１〜５０３＿３は、
総ｄｏｔ数２３０４０ｄｏｔ（Ａ３幅７６８０ｄｏｔＸ
３本）で画像信号転送が６分割（１本／２分割×３本）
方式のため、Ａ３幅ＬＥＤヘッド１本の１分割分である
３８４０ｄｏｔ（７６８０ｄｏｔ／２分割）毎に、Ａ群
としてＳＲＡＭ１ ５１４Ａ＿１〜５１４Ａ＿６の６個
設け、２ｄｏｔ（ＥＤ：２ｂｉｔ、ＯＤ：２ｂｉｔ）分
の画像データを４ｂｉｔとして１アドレスに割り当て、
主走査１ライン分の画像信号をＡ群のＳＲＡＭ１ ５１
４Ａ＿１にＬＥＤヘッド１ ５０３＿１の１分割目の画
像信号、ＳＲＡＭ２ ５１４Ａ＿２にＬＥＤヘッド１
５０３＿１の２分割目の画像信号、ＳＲＡＭ３ ５１４
Ａ＿３にＬＥＤヘッド２ ５０３＿２の１分割目の画像
信号、ＳＲＡＭ４ ５１４Ａ４にＬＥＤヘッド２ ５０
３＿２の２分割目の画像信号、ＳＲＡＭ５ ５１４Ａ＿
５にＬＥＤヘッド３ ５０３＿３の１分割目の画像信
号、ＳＲＡＭ６ ５１４Ａ＿６にＬＥＤヘッド３ ５０
３＿３の２分割目の画像信号を格納する。

【００３９】２５ＭＨｚでＡ群ＳＲＡＭ６個 ５１４Ａ
＿１〜５１４Ａ＿６に順次格納された画像信号は４．７
５ＭＨｚでＡ群ＳＲＡＭ６個（５１４Ａ＿１〜５１４Ａ
＿６）から同時に読み出され、ＳＲＡＭ１ ５１４Ａ＿
１、ＳＲＡＭ２ ５１４Ａ＿２から読み出されたＬＥＤ
ヘッド１ ５０３＿１の画像信号はＣＰＬＤ２（第２Ｉ
Ｃ回路）５１１へＳＯＤＡｌ（３..０）、ＳＯＤＡ２
（３..０）、ＳＯＤＢｌ（３..０）、ＳＯＤＢ２（３..
０）として入力され、ＳＲＡＭ３ ５１４Ａ＿３、ＳＲ
ＡＭ４ ５１４Ａ＿４から読み出されたＬＥＤヘッド２
５０３＿２の画像信号および、ＳＲＡＭ５ ５１４Ａ
−５、ＳＲＡＭ６ ５１４Ａ＿６から読み出されたＬＥ
Ｄヘッド３ ５０３＿３の画像信号は、画像データ遅延
部５１５のフィールドメモリ５１５＿１〜５１５＿３に
送られる。一方、画像データＲＡＭ部５１４で、Ａ群Ｓ
ＲＡＭ６ ５１４Ａ＿１〜５１４Ａ＿６が読み出しを行
っている間に、次のラインをＢ群のＳＲＡＭ１〜６ ５
１４Ｂ＿１〜５１４Ｂ＿６の６個にＡ群と同様に画像信
号を格納する。このリード、ライト動作をＡ群ＳＲＡＭ
６個 ５１４Ａ＿１〜５１４Ａ＿６、Ｂ群ＳＲＡＭ６個
５１４Ｂ＿１〜５１４Ｂ＿６をトグル動作させること
によりライン間の繋ぎを行う。

【００４０】４．３ 画像遅延部５１５ ４．３．１ ＬＥＤヘッド２ ５０３＿２の画像信号遅
延部５１５＿１，５１５＿２ 図４に示すように、本実施形態では、３本のＡ３幅ＬＥ
Ｄヘッド５０３＿１〜５０３＿３を千鳥状に配置してい
るため、ＬＥＤヘッド１ ５０３＿１を基準とし、ＬＥ
Ｄヘッド２ ５０３＿２は機械的配置上、副走査方向に
７ｍｍずらして取り付けられている。このため、Ａ群Ｓ
ＲＡＭ６個５１４Ａ＿１〜５１４Ａ＿６、Ｂ群ＳＲＡＭ
６個５１４Ｂ＿１〜５１４Ｂ＿６から出力された画像信
号を同時に処理し、ＬＥＤヘッド２ ５０３＿２へ転送
すると、ＬＥＤヘッド１ ５０３＿１に対してＬＥＤヘ
ッド２ ５０３＿２は副走査方向に７ｍｍずれて印字し
てしまう。この７ｍｍは、 ７ｍｍ／４２．３μｍ（６００ｄｐｉの１ｄｏｔ）＝１
６５ライン に相当する。

【００４１】このメカ的なずれを補正するため、４．７
５ＭＨｚでＡ群ＳＲＡＭ３ ５１４Ａ＿３、Ａ群ＳＲＡ
Ｍ４ ５１４Ａ＿４、Ｂ群ＳＲＡＭ３ ５１４Ｂ＿３、
Ｂ群ＳＲＡＭ４ ５１４Ｂ＿４から出力されたＬＥＤヘ
ッド２ ５０３＿２の２分割分の画像信号（各４ｂｉ
ｔ）を、８ｂｉｔの画像信号としてフィールドメモリ５
１５＿１に転送ライン順に４．７５ＭＨｚで１００ライ
ン（固定）書き込む。次に、書き込まれた順に４．７５
ＭＨｚでフィールドメモリ５１５＿１より画像信号を読
み出すと同時に、カスケード接続されたフィールドメモ
リ５１５＿２に６５ライン（可変）書き込む。次に、書
き込まれた順に４．７５ＭＨｚでフィールドメモリ５１
５＿２から画像信号を読み出し、ＦＭＯＤ２（７..０）
として、ＣＰＬＤ２（第２ＩＣ回路）５１１へ入力す
る。これによりＬＥＤヘッド２ ５０３＿２の画像信号
は、１６５ライン（７ｍｍ）遅延されたことになる。遅
延させるライン数はＬＥＤヘッド２ ５０３＿２の部品
精度、組付のバラツキにより個々に異なるため、１ライ
ン（４２．３μｍ）単位での制御が可能である。

【００４２】４．３．２ ＬＥＤヘッド３ ５０３＿３
の画像データ遅延部５１５＿３ 図４に示すように、本実施形態では、３本のＡ３幅ＬＥ
Ｄヘッド５０３＿１〜５０３＿３を千鳥状に配置してい
るため、ＬＥＤヘッド１ ５０３＿１を基準とし、ＬＥ
Ｄヘッド３ ５０３＿３は機械的配置上、副走査方向に
１ｍｍずらして取り付けられている。このため、Ａ群Ｓ
ＲＡＭ６個５１４Ａ＿１〜５１４Ａ＿６、Ｂ群ＳＲＡＭ
６個５１４Ｂ＿１〜５１４Ｂ＿６から出力された画像信
号を同時に処理し、ＬＥＤヘッド３ ５０３＿３へ転送
するとＬＥＤヘッド１ ５０３＿１に対してＬＥＤヘッ
ド３ ５０３＿３は副走査方向に１ｍｍずれて印字して
しまう。この１ｍｍは、 １ｍｍ／４２．３μｍ（６００ｄｐｉに１ｄｏｔ）＝２
３ライン に相当する。

【００４３】このメカ的なずれを補正するため、４．７
５ＭＨｚでＡ群ＳＲＡＭ５ ５１４Ａ＿５、Ａ群ＳＲＡ
Ｍ６ ５１４Ａ＿６、Ｂ群のＳＲＡＭ５ ５１４Ｂ＿
５、Ｂ群のＳＲＡＭ６ ５１４Ｂ＿６から出力されたＬ
ＥＤヘッド３ ５０３＿３の２分割分の画像信号（各４
ｂｉｔ）を８ｂｉｔの画像信号としてフィールドメモリ
５１５＿３に転送ライン順に４．７５ＭＨｚで２３ライ
ン（可変）書き込む。次に、書き込まれた順に４・７５
ＭＨｚでフィールドメモリ ５１５＿３から画像信号を
読み出し、ＦＭＯＤ３（７..０）としてＣＰＬＤ２（第
２ＩＣ回路）５１１へ入力する。これにより、ＬＥＤヘ
ッド３ ５０３＿３の画像信号は２３ライン（１ｍｍ）
遅延されたことになる。遅延させるライン数はＬＥＤヘ
ッド３５０３＿３の部品精度、組付のバラツキにより個
々に異なるため、１ライン（４２．３μｍ）単位での制
御が可能である。

【００４４】４．４ 光量補正ＲＯＭ５１６ ＬＥＤヘッド ５０３＿１〜５０３＿３には各ＬＥＤ素
子の光量バラツキを補正するためにＬＥＤ素子毎に５ｂ
ｉｔの補正データおよびＬＥＤ素子１９２個おきにＬＥ
Ｄアレイチップ補正データの入った光量補正ＲＯＭ ５
１６＿１、５１６＿２、５１６＿３が設けられ、電源投
入時、光量バラツキ補正データを各ＬＥＤヘッド ５０
３＿１〜５０３＿３に転送する。そして、電源投入時お
よびＬＥＤ書き込み制御回路５０２がリセットされた
後、最初にＣＰＬＤ２（第２ＩＣ回路）５１１からのア
ドレス信号ＨＯＳＥＩＡＤＲ（１２..０）によりＬＥＤ
ヘッド１ ５０３＿１の光量補正ＲＯＭ５１６＿１の０
０００Ｈから光量補正データを順番に読み出し、ＨＯＳ
ＥＩＤ（４..０）として、ＣＰＬＤ２（第２ＩＣ回路）
５１１に入力する。ＣＰＬＤ２（第２ＩＣ回路）５１１
内部で００００ｈ（１ｄｏｔ目の補正データ）のデータ
をラツチし、０００１ｈ（３８４１ｄｏｔ目の補正デー
タ）のデータと同時にＬＥＤヘッド１ ５０３＿１へ
９．５ＭＨｚで並列転送される。この処理を１Ｅ２８ｈ
（７７２０個の補正データ）まで繰り返し、ＬＥＤヘッ
ド１ ５０３＿１の光量補正を行う。ＬＥＤヘッド１
５０３＿１の補正データ転送終了後、ＬＥＤヘッド１
５０３＿１と同様に順次、ＬＥＤヘッド２ ５０３＿
２、ＬＥＤヘッド３ ５０３＿３の光量補正を行う。転
送した光量補正データは、ＬＥＤヘッド ５０３＿１〜
５０３＿３の電源をＯＦＦしない限り、ＬＥＤヘッド５
１３＿１〜５１３＿３内部にて補正データが保持され
る。

【００４５】４．５ ダブルコピーＲＡＭ部５１３ 本実施形態に係る画像形成装置は、主走査方向最大４２
０ｍｍ（Ａ２縦サイズ）までの画像を、最大８４１ｍｍ
（Ａ０縦サイズ）の用紙に同じ画像として並べて２回印
字し、コピー、プリンタの生産性を２倍する機能を有す
る。これをダブルコピーを称する。ダブルコピー時、画
像データメモリ部 ３０１からの画像信号（Ｅ［１‥
０］、Ｏ［１‥０］）は、ＸＰＬＳＹＮＣが１／２以下
でＬＥＤ書き込み制御回路５０２に転送されてくる。こ
れを利用し１つのＸＰＬＳＹＮＣの中で、画像信号のダ
ビング操作を行う構成としている。

【００４６】画像メモリ部３０１から２５ＭＨｚで送ら
れてきた画像信号（Ｅ［１..０］、Ｏ［１..０］）はＣ
ＰＬＤ１（第１ＩＣ回路）５１０よりＥＤＷ（１..
０）、ＯＤＷ（１..０）としてダブルコピーＳＲＡＭ５
１３にアドレス信号ＷＡＤＲ（１３..０）と共に出力さ
れ、ダブルコピーＳＲＡＭ５１３に画像データを格納す
ると同時に、画像データＲＡＭ部のＡ群ＳＲＡＭ６個
（５１４Ａ＿１〜５１４Ａ〜６）に格納する。画像メモ
リ部３０１からの画像信号格納終了と同時にダブルコピ
ーＳＲＡＭ５１３に格納した画像データを読み出し、Ｃ
ＰＬＤ１（第１ＩＣ回路）５１０に取り込み、画像メモ
リ部３０１から送られてきた画像データと同様にＡ群Ｓ
ＲＡＭ６個（５１４Ａ＿１〜５１４Ａ＿６）に追加読み
込みさせる。これによりＡ群ＳＲＡＭ６個（５１４Ａ＿
１〜５１４Ａ〜６）には、ダブルコピー画像主走査１ラ
イン分が格納されたことになる。この動作をＡ群ＳＲＡ
Ｍ６個（５１４Ａ＿１〜５１４Ａ＿６）、Ｂ群ＳＲＡＭ
６個（５１４Ｂ＿１〜５１４Ｂ＿６）をトグルさせるこ
とにより、ライン間の繋ぎを行う。

【００４７】４．６ 画像データ出力部５１９ ＣＰＬＤ２（第２ＩＣ回路）５１１に入力されたＬＰＨ
ｌ〜３５ｄ３＿１〜５０３＿３の２ｄｏｔ単位の画像信
号はＣＰＬＤ２（第２ＩＣ回路）５１１内部で１ライン
合成される。次に１ライン合成された画像信号は、２ｂ
ｉｔ画像信号から５ｂｉｔ画像信号にｂｉｔ変換され、
最終段としてＬＥＤヘッド１ ５０３＿１の１分割目の
画像信号はＤ１Ａ（４..０）、２分割目の画像信号はＤ
１Ｂ（４..０）、ＬＥＤヘッド２ ５０３＿２の１分割
目の画像信号はＤ２Ａ（４..０）、２分割目の画像信号
はＤ２Ｂ（４..０）、ＬＥＤヘッド３ ５０３＿３の１
分割目の画像信号はＤ３Ａ（４..０）、２分割目の画像
信号はＤ３Ｂ（４..０）としてＣＰＬＤ２（第２ＩＣ回
路）５１１からタイミング信号と共に出力され、ドライ
バ５１９を介し、各ＬＥＤヘッド５０３＿１〜５０３＿
３ に９．５ＭＨｚのスピードで転送される。

【００４８】４．６ ダウンロード部５１７ ＣＰＬＤ１（第１ＩＣ回路）５１０、ＣＰＬＤ２（第２
ＩＣ回路）５１１はＳＲＡＭタイプであるため、電源Ｏ
ＦＦによりＣＰＬＤ１（第１ＩＣ回路）５１０、ＣＰＬ
Ｄ２（第２ＩＣ回路）５１１内部の書き込み制御プログ
ラムが全て消去される。そのため電源ＯＮ時、ＥＰＲＯ
Ｍ５１７よりプログラムのダウンロード（コンフイギュ
レーション）が毎回行われる。すなわち、電源が投入さ
れると、ＣＰＬＤ１（第１ＩＣ回路）５１０にＥＰＲＯ
Ｍ５１７からＤＯＷＮＲＯＡＤ＿ＣＰＬＤ１としてプロ
グラムをシリアルデータで転送してダウンロードを行
い、ＣＰＬＤ１（第１ＩＣ回路）５１０へのダウンロー
ドが終了すると同時に、ＣＰＬＤ２（第２ＩＣ回路）５
１１にＥＰＲＯＭ５１７からＤＯＷＮＲＯＡＤ＿ＣＰＬ
Ｄ２（第２ＩＣ回路）としてプログラムをシリアルデー
タで転送し、プ日グラムがダウンロードされる。

【００４９】４．７ リセット回路部５１８ 電源ＯＮ時およびＬＥＤヘッド制御回路５０２の供給電
源の電圧降下によりリセットＩＣ５１８よりシステムリ
セット信号ＲＥＳＥＴ＿ＣＰＬＤ１およびＲＥＳＥＴ＿
ＣＰＬＤ２（第２ＩＣ回路）が出力される。システムリ
セット信号ＲＥＳＥＴ−ＣＰＬＤ１はＣＰＬＤ１（第１
ＩＣ回路）５１０に、システムリセット信号ＲＥＳＥＴ
＿ＣＰＬＤ２（第２ＩＣ回路）はＣＰＬＤ２（第２ＩＣ
回路）５１１にそれぞれ入力され、これを基にＣＰＬＤ
１（第１ＩＣ回路）５１０およびＣＰＬＤ２（第２ＩＣ
回路）５１１内部のカウンタのリセットを行い、システ
ムの初期化が行われる。

【００５０】４．８ システム制御装置３０２ ＬＥＤヘッド書き込み制御回路５０２への書き込み条件
設定（ダブルコピーの有無、書き込み用紙サイズｅｔ
ｃ．）はシステム制御装置３０２からの制御信号入力デ
ータバスＬＤＡＴＡ（７..０）、アドレスバスＬＡＤＲ
（６..０）、ラッチ信号ＶＤＢＣＳ、画像転送信号ＸＰ
ＦＧＡＴＥ＿ＩＯＢ、ＸＰＳＧＡＴＥ、×ＴＬＧＡＴＥ
をＣＰＬＤ１（第１ＩＣ回路）５１０、ＣＰＬＤ２（第
２ＩＣ回路）５１１に入力することにより、制御され
る。

【００５１】４．９ 第１ＩＣ回路 ５１０ 本実施形態では、前記ＬＥＤ書き込み制御回路５０２
は、画像データＲＡＭ部５１４（メモリ装置）でのアド
レス管理よる調整により制御されている。そこで、以
下、メモリ制御手段である、第１ＩＣ回路５１０につい
て詳細に説明する。

【００５２】図５は第１ＩＣ回路５１０の詳細を示すブ
ロック図で、同図において、第１ＩＣ回路５１０は、信
号セレクト部５２０、データ入力細線化部５２１、テス
トパターン発生制御部５２２、セレクタ部５２３、ダブ
ルコピー制御部５１９、データフォーマット変換部５１
８、ブロック切り換え制御部５２４、ＳＲＡＭ書き込み
制御部５２５、ＳＲＡＭ読み出し制御部５２６、書き込
みパルス生成部５２７、アドレスセレクタ場右５２８、
フィールドメモリ書き込み制御部５２９およびレジスタ
５３０からなる。前記画像データＲＡＭ部５１４Ａ＿１
〜５１４Ｂ＿６（メモリ装置）に関係する制御回路は、
レジスタ５３０、信号セレクト部５４０、ＳＲＡＭ書き
込み制御部５２５、ＳＲＡＭ読み出し制御部５２６、ブ
ロック切換制御部５２４、書き込みパルス生成部５２
７、アドレスセレクタ部５２８の７ブロックなので、他
のブロックに関する説明は省略し、関連するブロックに
ついてのみ説明する。

【００５３】４．９．１ 信号セレクト部５２０および
レジスタ５３０ 図６は信号セレクト部５２０の詳細を示すブロック図、
図７はレジスタ５３０の詳細を示すブロック図である。

【００５４】図６において、信号セレクト部５２０には
入力クロックＸＰＣＬＫと内部回路に装備してある入力
内部クロックＴＥＳＴ ＣＬＫが入力され、図９に示す
レジスタ５３０からのＥＸＴＭＯＤ信号に基づいていず
れかの信号がセレクタ回路６２０によって選択され、次
段ブロックのＳＲＡＭ書き込み制御部５２５に書き込み
クロックＳＷＣＬＫを出力する。また、前記選択された
書き込みクロックを内部ＬＳＹＮＣ回路６２２に入力
し、書き込み開始信号ＷＳＴＴＰを生成し、出力する。

【００５５】信号セレクト部５２０は、システム制御装
置３０２からの画像領域信号ＸＰＬＧＡＴＥをマスク領
域設定６２１に入力し、レジスタ画像マスクＩＳＲＥＧ
により範囲を指定して画像有効範囲信号ＰＬＧＡＴＥＩ
Ｓを出力してセレクタ６２５に入力し、書き込み開始信
号ＷＳＴＴＰとの選択をレジスタＴＥＳＴＭＯＤにて行
い、主走査の書き込み開始信号ＷＲＳＴＡＲＴ信号を出
力する。副走査のゲート信号のセレクトは、システム制
御装置３０２から出力された画像期間信号ＸＰＦＧＡＴ
Ｅと内部ＬＳＹＮＣ同期回路６２３で同期したＩＯＢＦ
ＧＡＴＥをセレクタ６２４に入力させ、レジスタＴＧＴ
ＭＯＤにて選択し書き込み期間信号ＳＷＦＧＡＴＥを出
力する。

【００５６】次に内部ＬＳＹＮＣ生成回路６２２によっ
て生成された書き込み開始信ＷＳＴＴＰとシステム制御
装置３０２から出力された主走査画素開始信号ＸＰＬＳ
ＹＮＣをセレクタ６２６に入力し、図９に示すレジスタ
５３０からのＴＥＳＴＭＯＤ信号により選択し、出力す
る。出力された信号はＳＹＳＣＬＫ同期回路６２７に入
力され、内部基準クロックＳＹＳＣＬＫと同期を図り、
読み出し主走査画像開始信号ＲＬＳＹＮＣを出力する。
また、読み出し主走査画像開始信号ＲＬＳＹＮＣは、１
ライン遅延回路６２８に入力され、選択された書き込み
期間信号ＳＷＦＧＡＴＥと同期させ、読み出し画像期間
信号ＲＦＧＡＴＥを出力する。このようにして出力され
た各ゲート信号は次段ブロックＳＲＡＭ制御部５２５，
５２６およびブロック切換制御部５２４、ダブルコピー
制御部５１９、テストパターン発生制御部５２２へ転送
される。

【００５７】４．９．２ ブロック切り換え制御部５２
４ 図８は、図５の第１ＩＣ回路５１０におけるブロック切
り換え制御部５２４の詳細を示すブロック図である。

【００５８】同図において、入力書き込みクロックＳＷ
ＣＬＫと読み出し主走査画像開始信号ＲＬＳＹＮＣ、読
み出し画像期間信号ＲＦＧＡＴＥがブロック切換信号生
成回路８１４に入力され、読み出し画像期間が有効のと
き主走査ラインごとに切り換わるブロック切り換え信号
ＢＬＯＣＫを出力し、図４に示すＡ群ＳＲＡＭ１〜ＳＲ
ＡＭ６（符号５１４＿Ａｌ〜Ａ６が対応）、Ｂ群のＳＲ
ＡＭ１〜ＳＲＡＭ６（符号５１４＿Ｂｌ〜Ｂ６が対応）
を切り換える。

【００５９】４．９．３ ＳＲＡＭ書き込み制御部５２
５ 図９は、図５の第１ＩＣ回路５１０におけるＳＲＡＭ書
き込み制御部５２５の詳細を示すブロック図である。

【００６０】同図において、入力書き込みクロックＳＷ
ＣＬＫと基準同期クロックＳＹＳＣＫおよびレジスタ５
３０からのクリア信号ＭＣＬＲ、ＳＲＥＳＥＴをリセッ
トパルス生成回路８１６に入力させ、リセットパルスＳ
ＲＥＳＲＰを出力させる。この出力であるリセットパル
スＳＲＥＳＲＰは、ＳＲＡＭ書き込み制御回路８１７と
書き込みアドレスカウンタ８１８に入力される。ＳＲＡ
Ｍ書き込み制御回路８１７では、レジスタ５３０からの
書き込みスタートアドレスＨＳＴＡＤＲＳと書き込み開
始ＳＲＡＭブロックＨＳＴＢＬＫ、書き込み終了アドレ
スＨＥＮＡＤＲＳと書き込み終了ＳＲＡＭブロックＨＥ
ＮＢＬＫに基づき、図３に示すＡ群のＳＲＡＭ１〜ＳＲ
ＡＭ６（符号５１４＿Ａｌ〜Ａ６が対応）、Ｂ群のＳＲ
ＡＭ１〜ＳＲＡＭ６（符号５１４＿Ｂｌ〜Ｂ６が対応）
の、どのＳＲＡＭから書き込み動作を開始するか、そし
て、どの条件で次のＳＲＡＭへ移行するか、またスター
ト位置に戻すかを処理し、ＳＲＡＭ書き込み処理シーケ
ンサｓｅｑ＿Ｐを出力する。前記ＳＲＡＭ書き込み処理
シーケンサｓｅｑ＿Ｐを書き込みアドレスカウンタ８１
８に入力させ、ＳＲＡＭ書き込み処理シーケンサｓｅｑ
＿ＰによりＳＲＡＭ書き込みアドレスカウンタＷＣＮＴ
を設定し、出力させる。

【００６１】４．９．４ ＳＲＡＭ読み出し制御部５２
６ 図１０は、図５の第１ＩＣ回路５１０におけるＳＲＡＭ
読み出し制御部５２６の詳細を示すブロック図である。

【００６２】同図において、基準同期クロックＳＹＳＣ
Ｋと読み出し主走査画像開始信号ＲＬＳＹＮＣ、読み出
し画像期間信号ＲＦＧＡＴＥが読み出しカウンタ生成回
路８２２に入力され、読み出しカウンタ生成回路８２２
では、基準同期クロックＳＹＳＣＫを４分周し、ＳＲＡ
Ｍ読み出しタイミングカウンタＳＲＲＤＣＫを出力す
る。出力されたＳＲＡＭ読み出しタイミングカウンタＳ
ＲＲＤＣＫは、ＳＲＡＭ読み出し制御回路８２３に入力
される。ＳＲＡＭ読み出し制御回路８２３は、入力され
たＳＲＡＭ書き込み制御部５２５からのＳＲＡＭ書き込
み処理シーケンサｓｅｑ＿ＰとＳＲＡＭ書き込みアドレ
スカウンタＷＣＮＴ、リセットパルスＳＲＥＳＲＰから
ＳＲＡＭ読み出しアドレスカウンタＲＣＮＴを出力す
る。

【００６３】読み出しイネーブル信号生成回路８２４
は、ＳＲＡＭ読み出し制御回路８２３から出力された読
み出しアドレスカウンタＲＣＮＴと、ブロック切換制御
部５２４からのライン切換ＢＬＯＣＫ信号と読み出し主
走査画像開始信号ＲＬＳＹＮＣ、読み出し画像期間信号
ＲＦＧＡＴＥが入力され、Ａ群ＳＲＡＭ１〜ＳＲＡＭ６
（符号５１４−Ａｌ〜Ａ６が対応）、Ｂ群のＳＲＡＭ１
〜ＳＲＡＭ６（符号５１４＿Ｂ１〜Ｂ６が対応）のどち
らを有効にするかの信号であるＡ群ＳＲＡＭ読み出し信
号ＲＤＡ、Ｂ群ＳＲＡＭ読み出し信号ＲＤＢを出力す
る。

【００６４】４．９．５ 書き込みパルス制御部５２７ 図１１は、図５の第１ＩＣ回路５１０における書き込み
パルス制御部５２７の詳細を示すブロック図、図１２は
書き込みのための信号発生のタイミングを示すタイミン
グチャートである。

【００６５】書き込みパルス生成回路８１９は、ＳＲＡ
Ｍ書き込み制御部５２５からのＳＲＡＭ書き込み処理シ
ーケンサｓｅｑ＿Ｐとブロック切換制御部５２４からの
ライン切換ＢＬＯＣＫ信号を入力し、例えば、ＢＬＯＣ
Ｋ信号がＨｉｇｈならば書き込みイネーブル信号ＷＥＡ
１〜ＷＥＡ６を選択し、ＳＲＡＭ書き込み処理シーケン
サｓｅｑ−Ｐの該当するＳＲＡＭつまり、Ａ群ＳＲＡＭ
１〜ＳＲＡＭ６（符号５１４＿Ａｌ〜Ａ６が対応）、Ｂ
群のＳＲＡＭ１〜ＳＲＡＭ６（符号５１４＿Ｂｌ〜Ｂ６
が対応）のいずれかをＨｉｇｈイネーブルにする。その
ため、主走査１ライン目は、書き込みイネーブル信号Ｗ
ＥＡｌ〜ＷＥＡ６を順番にイネーブルしていき、次のラ
インでは、書き込みイネーブル信号ＷＥＢ１〜ＷＥＢ６
を順番にイネーブルしていく。出力された書き込みイネ
ーブル信号ＷＥＡ１〜ＷＥＡ６とＷＥＢ１〜ＷＥＡ６
は、書き込み信号生成回路８２０に入力される。

【００６６】書き込み信号生成回路８２０は、これらの
入力信号を入力書き込みクロックＳＷＣＬＫと同期さ
せ、Ａ群ＳＲＡＭ書き込み信号ＷＲＡ１〜ＷＲＡ６、Ｂ
群ＳＲＡＭ書き込み信号ＷＲＢ１〜ＷＲＢ６を出力す
る。さらに、ＳＲＡＭ書き込みブロック信号生成回路８
２１は、前記ＳＲＡＭ書き込み信号を有効にするために
ゲート信号により、Ａ群ＳＲＡＭバッファゲート信号Ａ
ＳＥＬとＢ群ＳＲＡＭバッファゲート信号ＢＳＥＬを出
力させる。

【００６７】ＳＲＡＭ書き込みパルス制御部５２７で
は、図１２のタイミングチャートに示すように、仮に発
光素子アレイユニット１Ａ、１Ｂ、１Ｃの３本を使用す
る全画像有効範囲の場合、１ライン日の画像データ、Ｅ
Ｄ、０Ｄを転送するため、Ａ群ＳＲＡＭバッファゲート
用のＡＳＥＬ信号がＬｏｗとなり、Ａ群ＳＲＡＭアドレ
スＡＡＤＲがカウントし、Ａ群ＳＲＡＭ１のＳＲＡＭ書
き込み信号ＷＲＡ１が開始される。前記Ａ群ＳＲＡＭ１
の書き込み信号ＷＲＡ１が終了すると、次に、Ａ群ＳＲ
ＡＭ２のＳＲＡＭ書き込み信号ＷＲＡ２が開始され順番
に、ＷＲＡ６までの書き込みが行われ、１ライン分のデ
ータがＡ群ＳＲＡＭに書き込まれる。

【００６８】次に２ライン日のデータは、今度はＢ群Ｓ
ＲＡＭバッファゲート用のＢＳＥＬ信号をＬｏｗとし、
Ｂ群ＳＲＡＭアドレスＢＡＤＲがカウントし、Ｂ群ＳＲ
ＡＭ１のＳＲＡＭ書き込み信号ＷＲＢ１が開始される。
Ｂ群ＳＲＡＭ１の書き込み信号ＷＲＢ１による書き込み
が終了すると、Ａ群ＳＲＡＭ１のＳＲＡＭ書き込みと同
様、次に、Ｂ群ＳＲＡＭ２のＳＲＡＭ書き込み信号ＷＲ
Ｂ２が開始され順番に、ＷＲＢ６までの書き込みが行な
われ、１ライン分のデータがＢ群ＳＲＡＭに書き込まれ
る。このようにして、Ａ群ＳＲＡＭアドレスＡＡＤＲと
ＳＲＡＭ書き込み信号ＷＲＡ１〜ＷＲＡ６により、奇数
ラインのデータをＡ群ＳＲＡＭアドレスに書き込み、Ｂ
群ＳＲＡＭアドレスＢＡＤＲとＳＲＡＭ書き込み信号Ｗ
ＲＢ１〜ＷＲＢ６により偶数ラインのデータをＢ群ＳＲ
ＡＭに書き込みむこととなる。

【００６９】４．９．６ アドレスセレクタ部５２８ 図１３は図５の第１１Ｃ回蕗５１０におけるアドレスセ
レクタ部５２８の詳細を示すブロック図である。

【００７０】同図において、アドレスセレクタ８１５に
は、ブロック切換制御部５２４から出力された読み出し
画像期間が有効のとき主走査ラインごとに切り換わるブ
ロック信号ＢＬＯＣＫと、ＳＲＡＭ書き込み制御部５２
５から出力されたＳＲＡＭ書き込みアドレスカウンタＷ
ＣＮＴと、ＳＲＡＭ読み出し制御部５２６から出力され
たＲＣＮＴが入力され、ラインブロック信号ＢＬＯＣＫ
の切り換えにより、Ａ群ＳＲＡＭアドレスＡＡＤＲ、Ｂ
群ＳＲＡＭアドレスＢＡＤＲに出力する。

【００７１】５．ＳＲＡＭ書き込み、読み出しの各発光
素子アレイユニットの転送方向とＳＲＡＭアドレス配置 図４は、基本的なＳＲＡＭ書き込み、読み出しの各発光
素子アレイユニットの転送方向とＳＲＡＭアドレス配置
を示す説明図である。図において、主走査方向最大画像
幅９１４ｍｍの場合（１ｄｏｔ＝４２．３μｍ（６００
ｄｐｉ））、有効画素番号８０５は、画像メモリ部３０
１から転送される１画素ずつのデータであり、最大画像
データ数２１６１２画素（ドット）に転送される順番に
番号０から２１６１１に配列したものである。３本の発
光素子アレイ（以下、ＬＥＤヘッドと称す）のデータ分
担はＬＥＤヘッド１が、０から７２２３ドットであり、
ＬＥＤヘッド２は、７２２４ドットから１４３８７であ
り、ＬＥＤヘッド３は、１４３８８ドットから２１６１
１ドットとなる。

【００７２】ＬＥＤヘッド上の物理位置８０６＿１、
２、３は、有効画素番号８０５の転送された１画素デー
タが各ＬＥＤヘッドのどの場所で点灯するかを記したも
のである。ＬＥＤヘッドは、内部の構成が転送周波数を
下げるために、データ転送を２分割にしてあり、１本あ
たり７６８０ドットの半分の３８４０ドットずつとな
る。３本のＬＥＤヘッドは、副走査方向のズレ量を少な
くするため、中央のＬＥＤヘッドのみが逆方向で千鳥状
に取り付けられているので、ＬＥＤヘッド１ ８０６＿
１は、データ転送が下から（実際には、右から左へ）始
まり、ＬＥＤヘッド２ ８０６＿２は、データ転送が上
から（実際には、左から右へ）始まり、ＬＥＤヘッド３
８０６＿３は、データ転送が下から（実際には、右から
左へ）始まる。３本のＬＥＤヘッドを重複させて一直線
とすると、ＬＥＤヘッド１ ８０６＿１のＡブロック２
５８ドット目に対して次にＬＥＤヘッド２ ８０６＿２
のＡブロック２５８ドット目が続くことで画像データが
ずれることなくつながる。同様に、ＬＥＤヘッド２ ８
０６＿２のＢブロック３５８１ドット目に対して次にＬ
ＥＤヘッド３ ８０６＿２のＢブロック３５８１ドット
目が続き、画像データがずれることなくつながる。

【００７３】次にＳＲＡＭ上のアドレス８０７＿１〜６
は、ＬＥＤヘッド１本あたりデータ転送２分割の１分割
に１個のＳＲＡＭを対応させている。したがって、ＬＥ
Ｄヘッド３（本）×２（分割）＝６（個）となり、ＳＲ
ＡＭは６個必要である。そして、１ライン目のデータを
Ａ群ＳＲＡＭに書き込み、次の２ライン目を別のＢ群Ｓ
ＲＡＭに書き込むので、１２個のＳＲＡＭを使用する。
この構成は図３の画像データＲＡＭ部５１４Ａ＿１〜
６、５１４Ｂ＿１〜６に対応する。

【００７４】図４に戻り、ＬＥＤヘッドのデータ転送方
向が、ＬＥＤヘッド１ ３８０６＿１、ＬＥＤヘッド３
３８０６＿３は下からでＬＥＤヘッド２ ８０６＿２
は上からであるので、各ＳＲＡＭへの書き込みアドレス
をＬＥＤヘッド１，３はダウンカウントし、ＬＥＤヘッ
ド２はアップカウントさせる。入力画像信号は、１ライ
ン転送期間、画像密度の関係より画像転送周波数２５Ｍ
Ｈｚで２ｂｉｔイーブンデータ、２ｂｉｔオッドデータ
の２ドット単位同時に各ＳＲＡＭアドレスに書き込まれ
る（格納される）ことになり、ＬＥＤヘッド１分割分の
データは３８４０ドットに対し、半分の１９２０アドレ
スとなる。

【００７５】先頭画像信号は、ＬＥＤヘッド１に対応し
ているＳＲＡＭ１ ８０７＿１のアドレス７１ＣＨに格
納され、順次アドレスをダウンカウントされながら画像
信号を格納し、アドレス０Ｈになったら、ＳＲＡＭ２の
アドレス７７ＦＨに格納し、更にダウンカウントしなが
ら画像信号を格納していく。アドレス８１Ｈまで画像信
号を格納したら、ＬＥＤヘッド２に対応したＳＲＡＭ３
のアドレス８１Ｈへ格納する。ここは、ＬＥＤヘッドの
１本目と２本目の繋ぎ目部であり、機械的組み付けの状
態によって変動する。次にＳＲＡＭ３のアドレス８１Ｈ
からアップカウントで画像信号が格納されてＳＲＡＭ４
へ移行する。ＳＲＡＭ４ではアドレス６ＦＥＨまで格納
されるとＬＥＤヘッド３に対応するＳＲＡＭ５のアドレ
ス６ＦＥＨに画像信号が格納される。ＳＲＡＭ５のアド
レス６ＦＥＨは、ＬＥＤヘッド２，３間のつなぎ目部
で、前記ＬＥＤヘッド１，２と同様に機械的組み付けの
状態よってアドレスは変動する。ＳＲＡＭ３，４のＬＥ
Ｄヘッド２に対応するアドレス８１Ｈ、６ＦＥＨは、固
定値である。また、画像信号が転送される前にメモリ装
置内のＳＲＡＭアドレスを一度クリアし全ての番地を０
設定しておく。

【００７６】以上の制御により、主走査画像信号を転
送、格納することが可能となり、ＬＥＤヘッドの光出力
位置が確定するが、複数個のＬＥＤヘッドのドット位畠
を正確に取り付けることは機械的には不可能である。ど
うしても重なり合い過ぎたり、少し離れてしまうという
状態になる。そこで、ＬＥＤヘッド間の繋ぎ目の画像を
合わせるためにＳＲＡＭのアドレスを調整する手段を設
個、図１のＬＥＤ書き込み制御装置５０２により繋ぎ目
部のアドレスを変更し、主走査画像が重ならないように
制御している。更に前記制御に追従して主走査画像の先
頭部のＳＲＡＭ書き込みスタートアドレス、と最後の画
像部のＳＲＡＭ書き込みエンドアドレスを、繋ぎ目での
ＳＲＡＭアドレスの変更により調整した調整量分を自動
的に変更させるようにしている。

【００７７】実際のアドレス管理としては、前述のＬＥ
Ｄヘッド１と２の繋ぎ目部が仮に２ドット分（４２．３
μｍ×２ドット）オーバーラップしていて画像が黒縦ス
ジになる場合、ＳＲＡＭアドレス８０７＿２のＳＲＡＭ
２アドレス８１Ｈでのダウンカウント終了を８０Ｈまで
とし、ＬＥＤヘッド２ＳＲＡＭ３のアドレス８１Ｈへ転
送すると、システム制御装置３０２で補正された計数を
認識し、書き込みスタートアドレスをＳＲＡＭ１のアド
レス７１ＣＨから７１ＤＨとする。書き込みエンドアド
レスについても、繋ぎ目補正値に追従させる。

【００７８】更に、ＬＥＤヘッドと、各給紙段からの転
写紙との位置が不定であり、いくらＬＥＤヘッドでの画
像信号を中央基準で出力しても、前記転写紙との位置が
ずれていると画像出力しても左右いずれかに画像がずれ
てしまう。このずれを補正するため、システム制御装置
３０２からのアドレス・データ信号により、ＬＥＤ書き
込み制御回路５０２を介し、ＳＲＡＭ開始アドレス、終
了アドレスを設定できるようにし中央に画像を形成する
ようにする。仮に図４の構成で画像出力した場合、中央
基準画像で転写紙と画像が左へずれていたならば、ＳＲ
ＡＭ１の書き込みスタートアドレスを７１ＣＨから７１
ＡＨにすることによって右側に画像をずらすことができ
る。また、ＳＲＡＭ６の書き込みエンドアドレスを６３
Ｈから６５Ｈにすると、主走査画像範囲をより固定する
ことができる。

【００７９】また、形成された主走査画像より先端と後
端（転写紙に対し左右の画像）の余白部（白ヌケ部）を
変更することが操作部上より設定できる。この手段とし
て、画像メモリ部３０１内で主走査方向画像（１ライン
毎）に対して先端部の画像および、後端部画像（転写紙
に対し左右の画像）をカットし、ＬＥＤ書き込み制御回
路５０２に転送する。ＬＥＤ書き込み制御回路５０２で
はＳＲＡＭ書き込みスタートエンドアドレスを画像カッ
トした画像ドット分をＳＲＡＭ書き込みアドレスに置き
換えて設定する。また、前記手段の別の方法として、画
像メモリ部３０１からＬＥＤ書き込み制御回路５０２に
転送された画像データにおいて、余白設定された分、自
画像として認識しＳＲＡＭの書き込みアドレスは変更せ
ず、画像形成させることで転写紙との余白調整が可能で
ある。

【００８０】

【発明の効果】以上のように、本発明によれば、転送さ
れてきた画像信号を主走査方向について一時的に格納す
る記憶手段と、転送されてきた画像信号を所定の画素単
位毎にアドレス設定し、複数の発光素子アレイの主走査
方向の出力位置を設定されたアドレスに基づいて調整す
る制御手段とを備え、アドレス制御により主走査方向の
出力位置を任意に調整できるので、主走査方向の出力位
置の調整が容易に行え、また、画像形成装置の各給紙段
からの転写紙と発光素子アレイユニットからの光出力と
の位置関係を容易に変更することができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る画像形成装置としての
デジタル複写機の電気的構成の概略を示すブロック図で
ある。

【図２】本実施形態に係るデジタル複写機の機械的構成
を示す概略構成図である。

【図３】本実施形態に係るデジタル複写機のＬＥＤ書き
込み制御回路の詳細を示すブロック図である。

【図４】本実施形態に係るデジタル複写機の基本的なＳ
ＲＡＭ書き込み、読み出しの各発光素子アレイユニット
の転送方向とＳＲＡＭアドレス配置を示す説明図であ
る。

【図５】図３の第１ＩＣ回路の詳細を示すブロック図で
ある。

【図６】図５における信号セレクト部の詳細を示すブロ
ック図である。

【図７】図５におけるレジスタの詳細を示すブロック図
である。

【図８】図５の第１ＩＣ回路におけるブロック切り換え
制御部の詳細を示すブロック図である。

【図９】図５の第１ＩＣ回路におけるＳＲＡＭ書き込み
制御部の詳細を示すブロック図である。

【図１０】図５の第１ＩＣ回路におけるＳＲＡＭ読み出
し制御部の詳細を示すブロック図である。

【図１１】図５の第１ＩＣ回路における書き込みパルス
制御部の詳細を示すブロック図である。

【図１２】図５の第１ＩＣ回路における書き込みパルス
制御部の書き込みのための信号発生のタイミングを示す
タイミングチャートである。

【図１３】図５の第１１Ｃ回蕗におけるアドレスセレク
タ部の詳細を示すブロック図である。

【図１４】従来から実施されている発光素子アレイユニ
ットを千鳥状に配置して発光させるときの継ぎ目部がず
れた状態を示す図である。

【図１５】従来から実施されている発光素子アレイユニ
ットを千鳥状に配置して発光させるときの継ぎ目部は合
っているが、書き込み開始位置と書き込み終了位置がず
れた状態を示す図である。

【図１６】従来から実施されている発光素子アレイユニ
ットを千鳥状に配置して発光させるときの継ぎ目部、書
き込み開始位置及び書き込み終了位置が合った状態を示
す図である。

【符号の説明】

４ 帯電装置 ５ 感光体ドラム ６，５０３＿１〜３ 発光素子アレイユニット（ＬＰ
Ｈ） ７ 現像ユニット ９ 転写チャージャ １０ 分離チャージャ １２ 定着ユニット １００ 読み取り部 ３００ 画像情報記憶部 ３０１ 画像メモリ部 ３０２ システム制御装置 ５００ 書き込み部 ５０２ ＬＥＤ書き込み制御回路 ５０４ 駆動制御回路 ５０５ プリンタ駆動装置 ５１０ 第１ＩＣ回路 ５１１ 第２ＩＣ回路 ５１４Ａ＿１〜６ Ａ群画像データＲＡＭ部 ５１４Ｂ＿１〜６ Ｂ群画像データＲＡＭ部 ５１５＿１〜３ 画像データ遅延部 ５２０ 信号セレクト部 ５２４ ブロック切り替え制御部 ５２５ ＳＲＡＭ書き込み制御部 ５２６ ＳＲＡＭ読み出し制御部 ５２７ 書き込みパルス生成部 ５２８ アドレスセレクタ ５３０ レジスタ ６２１ マスク領域設定部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2C162 AE28 AE47 AF07 AF53 AF60 FA04 FA17 FA18 5C051 AA02 CA08 DA04 DB02 DB07 DB29 DC03 DC05 DE02 DE29 5C074 AA11 BB04 DD15 DD16 EE01 EE04 GG09

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数個の発光素子を一方向に配列して形
   成された発光素子アレイユニットと、この発光素子アレ
   イユニットを複数個千鳥状に配置し、入力された画像信
   号を前記発光素子アレイユニット毎に分割して当該発光
   素子アレイユニットに転送して発光させ、光書き込みを
   行う光書き込み手段とを備えた光書き込み装置におい
   て、 前記転送されてきた画像信号をライン毎に一時的に格納
   する記憶手段と、 前記転送されてきた画像信号を所定の画素単位毎にアド
   レス設定し、前記複数の発光素子アレイの主走査方向の
   出力位置を前記設定されたアドレスに基づいて調整する
   制御手段と、を備えていることを特徴とする光書き込み
   装置。
2. 【請求項２】 前記制御手段は、主走査方向の発光素子
   アレイユニット間の継ぎ目部の画像信号を調整すること
   を特徴とする請求項１記載の光書き込み装置。
3. 【請求項３】 前記制御手段は、前記記憶手段の書き込
   みスタートアドレスおよび書き込みエンドアドレスを調
   整することを特徴とする請求項１または２記載の光書き
   込み装置。
4. 【請求項４】 前記制御手段は、前記記憶手段の書き込
   みスタートアドレスおよび書き込みエンドアドレスの調
   整により主走査方向の用紙の余白を調整することを特徴
   とする請求項３記載の光書き込み装置。
5. 【請求項５】 前記制御手段は、主走査方向の画像信号
   に対し、先頭部の画像信号と後端部の画像信号をマスク
   して主走査方向の用紙の余白を調整することを特徴とす
   る請求項１記載の光書き込み装置。
6. 【請求項６】 請求項１ないし５のいずれか１項に記載
   の光書き込み装置と、 前記光書き込み装置によって画像を書き込み、記録媒体
   上に可視画像を形成する画像形成手段と、 を備えていることを特徴とする画像形成装置。