JP2002283609A - 画像形成装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数個の発光素子アレイユニットによる感光
体の感光層への分割露光によっても、高品質の画像を得
られるようにする。 【解決手段】 書き込み装置を、感光体の軸線方向に沿
って千鳥状に配列し、且つ感光体の回動方向に結像させ
る位置をずらして配列した複数個のＬＥＤヘッド（発光
素子アレイユニット）５０３によって構成し、その各Ｌ
ＥＤヘッド５０３へ転送すべき画像データをＬＥＤ書込
制御回路５０１がプリンタ制御回路５０４の指示に基づ
いてその各ＬＥＤヘッド５０３毎に分割し、その分割し
た各画像データを感光体の回動方向（送り方向）に結像
させる位置分だけ時間的にずらして各ＬＥＤヘッド５０
３へ転送させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像データを感
光体上に書き込むための複数の発光素子（例えばＬＥ
Ｄ）を主走査方向に所定密度で列設した発光素子アレイ
ユニットを用いた書き込み装置を備え、画像データを発
光素子アレイユニットによる光ビームによって感光体に
書き込むことによってデジタル画像を形成するデジタル
複写機やプリンタ等の画像形成装置に関する。

【０００２】

【従来の技術】例えば、ＬＥＤプリンタは、発光素子ア
レイユニット（記録ヘッド）として複数個のＬＥＤ（発
光ダイオード）素子を主走査方向に所定密度でアレイ状
に列設した１次元のＬＥＤヘッドを使用した書き込み装
置を搭載しており、書き込み画像に対応する信号（画像
データ）に応じてＬＥＤヘッドの各ＬＥＤ素子の発光を
制御し、その光情報を感光体上に結像投射して画像の書
き込みを行っている。このようなＬＥＤプリンタは、レ
ーザプリンタで使用しているポリゴンミラーのような可
動部がないため、信頼性が高い。また、大判サイズのプ
リント出力を必要とする広幅機の場合には、主走査方向
に光ビームを走査させるための光学的空間が不要で、Ｌ
ＥＤアレイとセルフォックレンズ等の光学素子を一体化
したＬＥＤヘッドを配置することにより、装置全体を小
型化することができるので、レーザプリンタに置き代わ
られている。

【０００３】ところで、レーザプリンタが１０ｍＷ程度
の出力の光源（レーザダイオード）１個を発光（点灯）
させ、その光ビームをポリゴンミラーおよびｆθレンズ
等により走査させているのに対し、ＬＥＤプリンタは１
画素毎に１個のＬＥＤ素子を複数個主走査方向に並べ、
これにおのおの数ｍＡ〜１０ｍＡ程度の電流を流して発
光させるようにしており、１ＬＥＤ素子毎にデータ転送
および点灯の制御を行っている。したがって、プリンタ
や複写機が大型になってくれば、それだけ使用するＬＥ
Ｄ素子およびドライバＩＣが増えて生産の歩留まりが低
下し、またユニットが長くなり、書き込みビーム配列精
度を維持するために、部品精度を良くする必要があり、
部品単価も小型のプリンタや複写機に較べて非常に高く
なってしまう。

【０００４】そこで、価格の安い小型のプリンタや複写
機用のＬＥＤヘッドを複数個主走査方向に配置し、大型
機用にしたものが提案されている。例えば、特開平１０
−８６４３８号公報に記載されたデジタル複写機では、
感光体の表面を露光して静電潜像を形成させる露光手段
を、感光体の軸線上に沿って配列した複数個のＬＥＤヘ
ッドによって構成し、感光体の軸線方向の最大感光幅を
その各ＬＥＤヘッドによって分割露光可能にしている。

【０００５】

【発明が解決しようとする課題】このようなデジタル複
写機において、例えばＡ０幅（最大幅）の感光層を有す
る感光体を露光するには、Ａ３幅用のＬＥＤヘッドを感
光体の軸線方向（主走査方向）に沿って千鳥状に配列
し、その各ＬＥＤヘッドによって感光体のＡ０幅の感光
層を分割露光すればよいが、特開平１０−８６４３８号
公報には、その分割露光のための具体的な制御までは言
及されておらず、高品質の画像を得られるとは言えなか
った。この発明は上記の問題点に鑑みてなされたもので
あり、上述した複数個の発光素子アレイユニットによる
感光体の感光層への分割露光によっても、高品質の画像
を得られるようにすることを目的とする。

【０００６】

【課題を解決するための手段】この発明は、画像データ
を感光体上に書き込むための複数個の発光素子を主走査
方向に所定密度でアレイ状に列設した発光素子アレイユ
ニットを用いた書き込み装置を有する画像形成装置にお
いて、上記の目的を達成するため、次のようにしたこと
を特徴とする。請求項１の発明による画像形成装置は、
上記書き込み装置を、上記発光素子アレイユニットとし
て、感光体の軸線方向に沿って千鳥状に配列した複数個
の発光素子アレイユニットによって構成し、その各発光
素子アレイユニットへ転送すべき画像データをその各発
光素子アレイユニット毎に分割する分割制御手段を設け
たものである。

【０００７】請求項２の発明による画像形成装置は、上
記書き込み装置を、上記発光素子アレイユニットとし
て、感光体の軸線方向に沿って千鳥状に配列し、且つ感
光体の回動方向に結像させる位置をずらして配列した複
数個の発光素子アレイユニットによって構成し、その各
発光素子アレイユニットへ転送すべき画像データをその
各発光素子アレイユニット毎に分割する分割制御手段
と、該手段によって分割した各画像データを感光体の回
動方向に結像させる位置分だけ時間的にずらして上記各
発光素子アレイユニットへ転送させる転送タイミング制
御手段とを設けたものである。

【０００８】請求項３の発明による画像形成装置は、請
求項１又は２の画像形成装置において、上記書き込み装
置の各発光素子アレイユニットを偶数番目と奇数番目と
で走査方向が逆になるような方向に配列し、分割制御手
段によって分割された各発光素子アレイユニットへそれ
ぞれ転送すべき画像データのうち、偶数番目の発光素子
アレイユニットの各発光素子への画像データの転送方向
と奇数番目の発光素子アレイユニットの各発光素子への
画像データの転送方向が逆になるように制御する転送方
向制御手段を設けたものである。請求項４の発明による
画像形成装置は、請求項２の画像形成装置において、転
送タイミング制御手段による各画像データの転送タイミ
ングを調整する転送タイミング調整手段を設けたもので
ある。

【０００９】

【発明の実施の形態】以下、この発明の実施形態を図面
に基づいて具体的に説明する。まず、この発明を実施す
る画像形成装置であるデジタル複写機の概要について図
１を参照して説明する。図１は、この発明を実施するデ
ジタル複写機の構成例を示すブロック図である。

【００１０】このデジタル複写機は、原稿の画像を読み
取る画像読取手段としての画像読取装置１００と、画像
読取装置１００によって読み取った画像データ（画像情
報）を記憶する記憶手段としての画像情報記憶装置３０
０，および画像情報記憶装置３００に記憶された画像デ
ータを可視画像として転写紙にプリント（複写）するた
めの一連のプロセスを実行するプリンタ装置５００から
なる複写機本体２００と、各種情報を入力する操作装置
４００とを備えている。

【００１１】次に、図１の画像読取装置１００について
図２を参照して説明する。図２は、画像読取装置１００
の機構部の一例を示す概略構成図である。オペレータが
画像読取装置１００の挿入口から原稿を挿入すると、そ
の原稿はローラ１の回転に応じてコンタクトガラス２の
上面を搬送される。そして、搬送中の原稿には蛍光灯４
からの光が照射され、その反射光はレンズ５を介して撮
像素子（光電変換素子）であるＣＣＤラインイメージセ
ンサ（以下単に「ＣＣＤ」という）６上に結像され、原
稿の画像が読み取られる。

【００１２】ＣＣＤ６上に結像された原稿からの反射光
は、そこでアナログ画像信号に変換されて図１の画像増
幅回路１０１に入力され、そこで増幅されて同期制御回
路１０５からのクロック信号に同期して出力される。Ａ
／Ｄ変換回路１０２は、画像増幅回路１０１で増幅され
たアナログ画像信号を画素毎の多値のデジタル画像信号
（デジタル画像情報）に変換する。シェーディング補正
回路１０３は、Ａ／Ｄ変換回路１０２で変換されたデジ
タル画像情報に対して光量ムラ，コンタクトガラスの汚
れ，ＣＣＤの感度ムラ等による歪を補正する処理を施
す。

【００１３】この補正されたデジタル画像情報は、画像
処理回路１０４で所定の画像処理が施されてデジタル記
録画像情報として画像情報記憶装置３００に出力され、
画像メモリ部（ページメモリ）３０１に書き込まれる。
さらに、この画像メモリ部３０１に書き込まれたデジタ
ル記録画像情報は、適宜読み出されてプリンタ装置５０
０のデジタル書き込み装置５０６へ出力され、ＬＥＤ書
込制御回路５０１およびＬＥＤヘッド制御回路５０２を
介して複数個のＬＥＤヘッド５０３で赤外光に変換され
る。なお、画像メモリ部３０１に対するデジタル記録画
像情報の書き込み及び読み出しに係わる制御は、システ
ム制御装置３０２によって行われる。

【００１４】次に、図１の複写機本体２００について図
３を参照して説明する。図３は、複写機本体２００の機
構部の一例を示す概略構成図である。この複写機本体２
００において、２６は帯電装置で、図示しないメインモ
ータによって回転される感光体ドラム２５を−８５０Ｖ
に一様に帯電させるグリッド付きのスコロトロンチャー
ジャと呼ばれるものである。５０３は複数個のＬＥＤ素
子（発光素子）を主走査方向に所定密度でアレイ状に列
設した複数個の１次元のＬＥＤヘッド（発光素子アレイ
ユニット）であり、その各赤外光はＳＬＡ（セルフォッ
クレンズアレー）を介して感光体ドラム２５に照射され
る。

【００１５】後述する図１のＬＥＤ書込制御回路５０１
で画像メモリ部３０１から読み出されたデジタル記録画
像情報に応じて複数個のＬＥＤヘッド５０３の発光（点
灯）制御が行われ、その光が感光体ドラム２５に照射さ
れると、光導電現象で感光体表面の電荷がアースに流れ
て消滅する。ここで、各ＬＥＤヘッド５０３において、
原稿の画像濃度の淡い部分（２値化信号が非記録レベ
ル）に対応するＬＥＤ素子は発光させないようにし、原
稿の画像濃度の濃い部分（２値化信号が記録レベル）に
対応するＬＥＤ素子は発光させる。これにより、感光体
ドラム２５の赤外光非照射部は−８５０Ｖの電位に、赤
外光照射部は−１００Ｖ程度の電位になり、画像の濃淡
に対応する静電潜像が形成される。この静電潜像は、現
像ユニット２７によって現像される。つまり、現像ユニ
ット２７内のトナーは撹拌により負に帯電されており、
−６００Ｖの現像バイアスが印加されているため、赤外
光照射部分だけにトナーが付着する。

【００１６】一方、複写機本体２００には、それぞれロ
ール状に巻かれた転写紙１１（１１ａ，１１ｂ，１１
ｃ）が収納された３つの給紙装置１０（１０ａ，１０
ｂ，１０ｃ）が備えられており、そのいずれか選択され
た給紙装置１０の転写紙１１がフィードローラ１２（１
２ａ，１２ｂ，１２ｃ）により繰り出され、カッタ１３
（１３ａ，１３ｂ，１３ｃ）で所定の長さに切断された
後、レジストローラ２４により所定のタイミングで感光
体ドラム２５の下部を通過し、この時転写チャージャ２
３によりトナー像が転写される。

【００１７】トナー像が転写された転写紙は、次に分離
チャージャ２８により感光体ドラム２５から分離されて
搬送ベルト３１により搬送されて定着ユニット３０に送
られ、そこでトナーが転写紙に定着される。トナーが定
着された転写紙は、排紙トレイ３２に送られ機外に排紙
される。２９はクリーニングユニットであり、感光体ド
ラム２５上の残留トナーを除去する。

【００１８】次に、図１の操作装置４００の操作パネル
４２０について図４を参照して説明する。図４は、操作
パネル４２０の構成例を示すレイアウト図である。操作
装置４００は、操作制御回路４１０及び操作パネル４２
０からなる。操作パネル４２０は、各種機能を指定する
キー、例えばスタートキー４２１，ストップキー４２
２，モードクリアキー４２３，設定キー４２４，テンキ
ー４２５，紙種指定キー４２６，濃度調整キー４２７，
画質調整キー４２８，用紙サイズキー４２９，変倍キー
４３０と、セット枚数表示器４３１，コピー枚数表示器
４３２，変倍率表示器４３３，原稿挿入可表示器４３４
とを備えている。

【００１９】次に、図５を参照して全体の画像データの
流れを説明する。図５は、このデジタル複写機における
全体の画像データの流れを説明するためのブロック図で
ある。画像メモリ部３０１からイーブン（Ｅ）：２ｂｉ
ｔ，オッド（Ｏ）：２ｂｉｔの画像データが２ラインパ
ラレルの２５ＭＨｚでＬＥＤ書込制御回路５０１に送ら
れる。ＬＥＤ書込制御回路５０１に２ラインで送られて
きた画像データは、そのＬＥＤ書込制御回路５０１の内
部で一旦１ラインに合成された後、各々のＬＥＤ素子当
たり２分割で全体として６分割され、更に２ｂｉｔから
５ｂｉｔに変換されて、ＬＥＤヘッド制御回路５０２を
介して複数個のＬＥＤヘッド５０３＿１，５０３＿２，
５０３＿３へ９．５ＭＨｚで転送される。

【００２０】次に、図６および図７を参照してＬＥＤ書
込制御回路５０１の各ブロック（回路）の説明を行う。
図６および図７は、ＬＥＤ書込制御回路５０１の構成例
を示すブロック図である。まず、画像データ入力部を構
成するＬＶＤＳレシーバ５１２について説明する。

【００２１】画像データのイーブン（Ｅ）：２ｂｉｔ，
オッド（Ｏ）：２ｂｉｔ、およびタイミング信号は、画
像メモリ部３０１より低電圧作動信号素子のＬＶＤＳレ
シーバを使用し、パラレルからシリアルに変換され、Ｌ
ＥＤ書込制御回路５０１に２５ＭＨｚで送られるため、
そのＬＥＤ書込制御回路５０１でもＬＶＤＳレシーバ５
１２を使用してシリアル信号からパラレル信号に変換
し、ＰＫＤＥ（１..０），ＰＫＤＯ（１..０），ＸＰＣ
ＬＫ，ＸＰＬＳＹＮＣ，ＸＰＬＧＡＴＥ，ＸＰＦＧＡＴ
Ｅ＿ＩＰＵとしてＣＰＬＤ５１０（ＣＰＬＤ１）に入力
させる。タイミング信号のＸＰＬＳＹＮＣとＸＰＦＧＡ
ＴＥ＿ＩＰＵはＣＰＬＤ５１０の処理時間分だけ遅ら
せ、ＲＬＳＹＮＣ，ＲＦＧＡＴＥとしてＣＰＬＤ５１１
（ＣＰＬＤ２）に入力される。

【００２２】次に、画像データＲＡＭ部を構成するＳＲ
ＡＭ５１４Ａ＿１〜５１４Ａ＿６および５１４Ｂ＿１〜
５１４Ｂ＿６について説明する。ＣＰＬＤ５１０に入力
された画像データは、ＥＤ（１..０），ＯＤ（１..０）
としてＳＲＡＭアドレス信号ＡＡＤＲ（１０..０）およ
びＢＡＤＲ（１０..０）と共にＡ群６個のＳＲＡＭ（５
１４Ａ＿１〜５１４Ａ＿６），Ｂ群６個のＳＲＡＭ（５
１４Ｂ＿１〜５１４Ｂ＿６）に２５ＭＨｚで出力され
る。ＬＥＤヘッド５０３Ａ＿１〜５０３Ａ＿３は、総ｄ
ｏｔ数が２３０４０ｄｏｔ（Ａ３幅７６８０ｄｏｔ×３
本）でデータ転送が６分割（１本／２分割×３本）方式
のため、Ａ３幅ＬＥＤヘッド１本の１分割分である３８
４０ｄｏｔ（７６８０ｄｏｔ／２分割）毎に、Ａ群とし
て６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６を設けて
いる。

【００２３】そして、２ｄｏｔ（ＥＤ：２ｂｉｔ，Ｏ
Ｄ：２ｂｉｔ）分の画像データを４ｂｉｔとして１アド
レスに割り当て、主走査１ライン分の画像データのう
ち、Ａ群のＳＲＡＭ５１４Ａ＿１（ＳＲＡＭ１）にＬＥ
Ｄヘッド５０３＿１の１分割目の画像データを、ＳＲＡ
Ｍ５１４Ａ＿２（ＳＲＡＭ２）にＬＥＤヘッド５０３＿
１の２分割目の画像データを、ＳＲＡＭ５１４Ａ＿３
（ＳＲＡＭ３）にＬＥＤヘッド５０３＿２の１分割目の
画像データを、ＳＲＡＭ５１４Ａ＿４（ＳＲＡＭ４）に
ＬＥＤヘッド５０３＿２の２分割目の画像データを、Ｓ
ＲＡＭ５１４Ａ＿５（ＳＲＡＭ５）にＬＥＤヘッド５０
３＿３の１分割目の画像データを、ＳＲＡＭ５１４Ａ＿
６（ＳＲＡＭ６）にＬＥＤヘッド５０３＿３の２分割目
の画像データをそれぞれ格納する。

【００２４】２５ＭＨｚでＡ群６個のＳＲＡＭ５１４Ａ
＿１〜５１４Ａ＿６に順次格納された画像データは、
４．７５ＭＨｚでＡ群６個のＳＲＡＭ５１４Ａ＿１〜５
１４Ａ＿６から同時に読み出され、ＳＲＡＭ５１４Ａ＿
１，ＳＲＡＭ５１４Ａ＿２から読み出されたＬＥＤヘッ
ド５０３＿１の画像データは、ＣＰＬＤ５１１へＳＯＤ
Ａ１（３..０），ＳＯＤＡ２（３..０），ＳＯＤＢ１
（３..０），ＳＯＤＢ２（３..０）として入力され、Ｓ
ＲＡＭ５１４Ａ＿３，ＳＲＡＭ５１４Ａ＿４から読み出
されたＬＥＤヘッド５０３＿２の画像データ、およびＳ
ＲＡＭ５１４Ａ＿５，ＳＲＡＭ５１４Ａ＿６から読み出
されたＬＥＤヘッド５０３＿３の画像データは、画像遅
延メモリ部を構成するフィールドメモリ（Field Memor
y）５１５＿１〜５１５＿３に送られる。

【００２５】Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４
Ａ＿６が読み出しを行っている間に、次のラインの画像
データをＢ群の６個のＳＲＡＭ１５１４Ｂ＿１〜５１４
Ｂ＿６にＡ群と同様に格納する。このリード（読み出
し）０，ライト（書き込み）動作を、Ａ郡６個のＳＲＡ
Ｍ５１４Ａ＿１〜５１４Ａ＿６、Ｂ郡６個のＳＲＡＭ５
１４Ｂ＿１〜５１４Ｂ＿６をトグル動作させることによ
って行い、ライン間の繋ぎを行う。

【００２６】次に、画像データ遅延部を構成するフィー
ルドメモリ５１５＿１〜５１５＿３について説明する。 （１）ＬＥＤヘッド５０３＿２用の画像データ遅延部 この実施形態では、Ａ３幅の３個（３本）のＬＥＤヘッ
ド５０３＿１〜５０３＿３を感光体ドラム２５の軸線方
向に沿って千鳥状に配列しているため、ＬＥＤヘッド５
０３＿１を基準とし、ＬＥＤヘッド５０３＿２はメカレ
イアウト上、副走査方向に７ｍｍずらして取り付けてい
る（図５参照）。

【００２７】このため、Ａ郡６個のＳＲＡＭ５１４Ａ＿
１〜５１４Ａ＿６、Ｂ郡６個のＳＲＡＭ５１４Ｂ＿１〜
５１４Ｂ＿６から読み出された画像データを同時に処理
し、ＬＥＤヘッド５０３＿２へ転送すると、ＬＥＤヘッ
ド５０３＿１に対してＬＥＤヘッド５０３＿２は副走査
方向に７ｍｍ（７ｍｍ／４２．３μｍ（６００ｄｐｉの
１ｄｏｔ）＝１６５ライン）ずれて印字されてしまう。
そこで、このメカ的なずれを補正するため、４．７５Ｍ
ＨｚでＡ群のＳＲＡＭ５１４Ａ＿３，５１４Ａ＿４、Ｂ
群のＳＲＡＭ５１４Ｂ＿３，５１４Ｂ＿４から読み出さ
れたＬＥＤヘッド５０３＿２の２分割分の画像データ
（各４ｂｉｔ）を、８ｂｉｔの画像データとしてフィー
ルドメモリ５１５＿１に転送ライン順に４．７５ＭＨｚ
で１００ライン（固定）分書き込む。

【００２８】次に、書き込まれた順に４．７５ＭＨｚで
フィールドメモリ５１５＿１より画像データを読み出す
と同時に、カスケード接続されたフィールドメモリ５１
５＿２に６５ライン（可変）分書き込む。次に、書き込
まれた順に４．７５ＭＨｚでフィールドメモリ５１５＿
２より画像データを読み出し、ＦＭＯＤ２（７..０）と
してＣＰＬＤ５１１へ入力させる。これにより、ＬＥＤ
ヘッド５０３＿２の画像データは、１６５ライン（７ｍ
ｍ）遅延されたことになる。遅延させるライン数はＬＥ
Ｄヘッド５０３＿２の部品精度，組み付けのバラツキに
より個々に異なるため、１ライン（４２．３μｍ）単位
での制御が可能である。

【００２９】（２）ＬＥＤヘッド５０３＿３用の画像デ
ータ遅延部 この実施形態では、Ａ３幅の３個のＬＥＤヘッド５０３
＿１〜５０３＿３を感光体ドラム２５の軸線方向に沿っ
て千鳥状に配列しているため、ＬＥＤヘッド５０３＿１
を基準とし、ＬＥＤヘッド５０３＿３はメカレイアウト
上、副走査方向に１ｍｍずらして取り付けている（図５
参照）。このため、Ａ郡６個のＳＲＡＭ５１４Ａ＿１〜
５１４Ａ＿６、Ｂ郡６個のＳＲＡＭ５１４Ｂ＿１〜５１
４Ｂ＿６から読み出された画像データを同時に処理し、
ＬＥＤヘッド５０３＿３へ転送すると、ＬＥＤヘッド５
０３＿１に対してＬＥＤヘッド５０３＿３は副走査方向
に１ｍｍ（７ｍｍ／４２．３μｍ（６００ｄｐｉに１ｄ
ｏｔ）＝２３ライン）ずれて印字されてしまう。

【００３０】そこで、このメカ的なずれを補正するた
め、４．７５ＭＨｚでＡ群のＳＲＡＭ５１４Ａ＿５，５
１４Ａ＿６、Ｂ群のＳＲＡＭ５１４Ｂ＿５，５１４Ｂ＿
６から読み出されたＬＥＤヘッド５０３＿３の２分割分
の画像データ（各４ｂｉｔ）を、８ｂｉｔの画像データ
としてフィールドメモリ５１５＿３に転送ライン順に
４．７５ＭＨｚで２３ライン（可変）分書き込む。次
に、書き込まれた順に４．７５ＭＨｚでフィールドメモ
リ５１５＿３より画像データを読み出し、ＦＭＯＤ３
（７..０）としてＣＰＬＤ５１１へ入力させる。これに
より、ＬＥＤヘッド５０３＿３の画像データは、２３ラ
イン（１ｍｍ）遅延されたことになる。遅延させるライ
ン数はＬＥＤヘッド５０３＿３の部品精度、組み付けの
バラツキにより個々に異なるため、１ライン（４２．３
μｍ）単位での制御が可能である。

【００３１】次に、光量補正ＲＯＭ部を構成する光量補
正ＲＯＭ５１６＿１，５１６＿２，５１６＿３について
説明する。ＬＥＤヘッド５０３＿１〜５０３＿３には、
各ＬＥＤ素子の光量バラツキを補正するためにＬＥＤ素
子毎に５ｂｉｔの光量バラツキ補正データおよびＬＥＤ
素子１９２個おきにＬＥＤアレイチップ補正データの入
った光量補正ＲＯＭ５１６＿１，５１６＿２，５１６＿
３があり、電源投入時に、システム制御装置３０２が、
光量バラツキ補正データを各ＬＥＤヘッド５０３＿１〜
５０３＿３に転送する。

【００３２】まず、電源投入時（電源ＯＮ時）あるいは
ＬＥＤ書込制御回路５０１がリセットされた後、最初に
ＬＥＤヘッド５０３＿１の光量補正ＲＯＭ５１６＿１よ
り、ＣＰＬＤ５１１からのアドレス信号ＨＯＳＥＩＡＤ
Ｒ（１２..０）により００００Ｈより順番に読み出さ
れ、光量補正データがＨＯＳＥＩＤ（４..０）としてＣ
ＰＬＤ５１１に入力される。そして、ＣＰＬＤ５１１の
内部にて００００ｈ（１ｄｏｔ目の補正データ）のデー
タがラッチされ、０００１ｈ（３８４１ｄｏｔ目の補正
データ）のデータと同時にＬＥＤヘッド５０３＿１へ
９．５ＭＨｚで並列転送される。

【００３３】この処理は１Ｅ２８ｈ（７７２０個の補正
データ）まで繰り返し行われ、ＬＥＤヘッド５０３＿１
の光量補正が行われる。ＬＥＤヘッド５０３＿１の補正
データの転送終了後、ＬＥＤヘッド５０３＿１と同様に
順次、ＬＥＤヘッド５０３＿２，ＬＥＤヘッド５０３＿
３の光量補正が行われる。転送された光量補正データ
は、ＬＥＤヘッド５０３＿１〜５０３＿３の電源がＯＦ
Ｆにならない限り、ＬＥＤヘッドＬＥＤヘッド５１３＿
１〜５１３＿３内部にて保持されるようになっている。

【００３４】次に、ダブルコピーＲＡＭ部を構成するダ
ブルコピーＳＲＡＭ５１３について説明する。このデジ
タル複写機は、主走査方向の最大４２０ｍｍ（Ａ２縦サ
イズ）までの画像を、最大８４１ｍｍ（Ａ０縦サイズ）
の用紙に並べて２回印刷（画像形成）し、コピー，プリ
ンタの生産性を２倍にする機能を有する。ダブルコピー
時、画像メモリ部３０１からの画像データ（Ｅ［１..
０］、Ｏ［１..０］）は、ＸＰＬＳＹＮＣが１／２以下
でＬＥＤ書込制御回路５０１に転送されてくる。これを
利用し、１つのＸＰＬＳＹＮＣの中で、画像データのダ
ビング操作を行うようにしている。

【００３５】画像メモリ部３０１から２５ＭＨｚで送出
された画像データ（Ｅ［１..０］、Ｏ［１..０］）は、
ＣＰＬＤ５１０よりＥＤＷ（１..０）、ＯＤＷ（１..
０）としてダブルコピーＳＲＡＭ５１３にアドレス信号
ＷＡＤＲ（１３..０）と共に出力され、ダブルコピーＳ
ＲＡＭ５１３に格納されると同時に、画像データＲＡＭ
部のＡ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６に
も格納される。画像メモリ部３０１からの画像データの
格納終了と同時に、ダブルコピーＳＲＡＭ５１３に格納
された画像データが読み出され、ＣＰＬＤ５１０に取り
込まれ、画像メモリ部３０１から送出された画像データ
と同様に、Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ
＿６に追加読み込みされる。

【００３６】これにより、Ａ群６個のＳＲＡＭ５１４Ａ
＿１〜５１４Ａ＿６には、ダブルコピー画像データの主
走査１ライン分が格納されたことになる。上述の動作を
Ａ群６個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６、Ｂ群
６個のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６をトグル動
作させることによって行い、ライン間の繋ぎを行う。

【００３７】次に、画像データ出力部を構成するドライ
バ１０００について説明する。ＣＰＬＤ５１１に入力さ
れたＬＰＨ１〜３（ＬＥＤヘッド５０３＿１〜５０３＿
３）の２ライン画像データは、ＣＰＬＤ５１１内部にて
１ライン合成される。次に、１ライン合成された画像デ
ータは、２ｂｉｔデータから５ｂｉｔデータにｂｉｔ変
換され、最終段として、ＬＥＤヘッド５０３＿１の１分
割目の画像データはＤ１Ａ（４..０）、２分割目の画像
データはＤ１Ｂ(４..０)、ＬＥＤヘッド５０３＿２の１
分割目の画像データはＤ２Ａ（４..０）、２分割目の画
像データはＤ２Ｂ(４..０)、ＬＥＤヘッド５０３＿３の
１分割目の画像データはＤ３Ａ（４..０）、２分割目の
画像データはＤ３Ｂ(４..０)としてＣＰＬＤ５１１から
タイミング信号と共に出力され、ドライバ１０００を介
し、９．５ＭＨｚのスピードで各ＬＥＤヘッド５０３＿
１〜５０３＿３へそれぞれ転送される。

【００３８】次に、ダウンロード部を構成するＥＰＲＯ
Ｍ５１７について説明する。ＣＰＬＤ５１０，ＣＰＬＤ
５１１はＳＲＡＭタイプのＣＰＬＤであるため、電源Ｏ
ＦＦにより、ＣＰＬＤ５１０，ＣＰＬＤ５１１内部の書
き込み制御プログラムが全て消去される。そのため、電
源投入時（電源ＯＮ時）に、ＥＰＲＯＭ５１７よりプロ
グラムのダウンロード（コンフィギュレーション）が毎
回行われる。まず、電源が投入されると、ＣＰＬＤ５１
０にＥＰＲＯＭ５１７よりＤＯＷＮＲＯＡＤ＿ＣＰＬＤ
１としてプログラムがシリアルデータで転送されてダウ
ンロードが行われ、ＣＰＬＤ５１０へのダウンロードが
終了すると同時に、ＣＰＬＤ５１１にＥＰＲＯＭ５１７
よりＤＯＷＮＲＯＡＤ＿ＣＰＬＤ２としてプログラムが
シリアルデータで転送され、プログラムがダウンロード
される。

【００３９】次に、リセット回路部を構成するリセット
ＩＣ５１８について説明する。電源ＯＮ時あるいはＬＥ
Ｄヘッド制御回路５０２への供給電源の電圧降下によ
り、リセットＩＣ５１８よりシステムリセット信号ＲＥ
ＳＥＴ＿ＣＰＬＤ１およびＲＥＳＥＴ＿ＣＰＬＤ２が出
力される。システムリセット信号ＲＥＳＥＴ＿ＣＰＬＤ
１はＣＰＬＤ５１０に、システムリセット信号ＲＥＳＥ
Ｔ＿ＣＰＬＤ２はＣＰＬＤ５１１にそれぞれ入力され、
これを基にＣＰＬＤ５１０およびＣＰＬＤ５１１内部の
カウンタ回路のリセットが行われ、システムの初期化が
行われる。

【００４０】次に、条件設定部を構成するプリンタ制御
回路５０４について説明する。ＬＥＤ書込制御回路５０
１への書き込み条件（ダブルコピーの有無，書き込み用
紙サイズなど）の設定は、プリンタ制御回路５０４から
の各制御信号ＬＤＡＴＡ（７..０），ＬＡＤＲ（６..
０），ＶＤＢＣＳ，ＸＰＦＧＡＴＥ＿ＩＯＢ，ＸＰＳＧ
ＡＴＥ，ＸＴＬＧＡＴＥがＣＰＬＤ５１０、ＣＰＬＤ５
１１に入力されることによって行われる。ここで、プリ
ンタ制御回路５０４およびＬＥＤ書込制御回路５０１
が、以下の（１）〜（４）に示すこの発明に係わる機能
を果たす。

【００４１】（１）各ＬＥＤヘッド５０３＿１〜５０３
＿３へ転送すべき画像データをそのＬＥＤヘッド５０３
＿１〜５０３＿３毎に分割する分割制御手段としての機
能 （２）その機能によって分割した各画像データを感光体
ドラム２５の回動方向に結像させる位置分だけ時間的に
ずらして各ＬＥＤヘッド５０３＿１〜５０３＿３へ転送
させる転送タイミング制御手段としての機能 （３）（１）の機能によって分割された各ＬＥＤヘッド
５０３＿１〜５０３＿３へそれぞれ転送すべき画像デー
タのうち、偶数番目のＬＥＤヘッドの各発光素子への画
像データの転送方向と奇数番目のＬＥＤヘッドの各発光
素子への画像データの転送方向が逆になるように制御す
る転送方向制御手段としての機能 （４）（２）の機能による各画像データの転送タイミン
グを調整する転送タイミング調整手段としての機能

【００４２】次に、図８によってＣＰＬＤ５１０（ＣＰ
ＬＤ１）を、図９によってＣＰＬＤ５１１（ＣＰＬＤ
２）の内部の詳細を説明する前に、図１０および図１１
によってＬＥＤヘッド５０３＿１〜５０３＿３の内部の
説明をする。まず、図１０を参照してＬＥＤヘッド５０
３＿１〜５０３＿３のうちのＬＥＤヘッド５０３＿１に
ついて説明する。なお、他のＬＥＤヘッド５０３＿２，
５０３＿３も同様なので、説明を省略する。

【００４３】図１０は、ＬＥＤヘッド５０３＿１の構成
例を示すブロック図である。ＬＥＤヘッド５０３＿１
は、内部でＬＥＤアレイ５３０＿１〜ＬＥＤアレイ５３
０＿４０の１９２個単位で４０分割され、主走査方向に
等間隔に配置されている。各々のＬＥＤ素子（単に「Ｌ
ＥＤ」ともいう）には、ドライバＩＣ５３１＿１〜５３
１＿４０がそれぞれ接続されている。

【００４４】ドライバＩＣ５３１＿１〜５３１＿４０に
はそれぞれ、各ドットに対応する画像データおよびＬＥ
Ｄをその時間だけ点灯させるストローブ（ＳＴＢ）信
号、データ転送用のクロック（ＣＬＫ）、データをクリ
アするためのリセット（ＲＳＴ）信号、ＬＥＤ全体の明
るさを設定する発光光量信号Ｖｒｅｆなどが入力信号と
して入力される。ＬＥＤヘッド５０３＿１に転送される
画像データは、まずＬＥＤヘッド制御回路５０２を介し
てＬＥＤアレイ５３０＿１の各ＬＥＤに対応するドライ
バＩＣに入力される。次いで、ＲＳＴ信号によって前の
画像データがクリアされ、ＳＴＢ信号によって画像デー
タに対応するＬＥＤが点灯し、感光体面に潜像が形成さ
れる。

【００４５】次に、図１１を参照してドライバＩＣ５３
１＿１〜５３１＿４０のうちのドライバＩＣ５３１＿１
の内部回路およびＬＥＤについて説明する。なお、他の
ドライバＩＣ５３１＿２〜５３１＿４０の内部回路およ
びＬＥＤも同様なので、説明を省略する。図１１は、ド
ライバＩＣ５３１＿１の内部回路およびＬＥＤの構成例
を示すブロック図である。

【００４６】ＬＥＤ１〜ＬＥＤ１９２はカソードコモン
でＧＮＤに接続され、アノードはドライバＩＣ５３１＿
１内部のトランジスタ５３５＿１〜５３５＿１９２のエ
ミッタに接続されている。トランジスタ５３５＿１〜５
３５＿１９２のコレクタは、Ｖｃｃに全て接続されてい
る。トランジスタ５３５＿１〜５３５＿１９２のベース
は、ＬＥＤの電流を設定するアンプ５３６＿１〜５３６
＿１９２の出力端子にそれぞれ接続されている。

【００４７】アンプ５３６＿１〜５３６＿１９２の２つ
の入力端子の一方は、ＬＥＤヘッド制御回路５０２の共
通のＶｒｅｆ信号の出力端子に接続され、他方はＡＮＤ
ゲート５３７＿１〜５３７＿１９２の出力端子に接続さ
れている。ＡＮＤゲート５３７＿１〜５３７＿１９２の
２つの入力端子の一方は、ＬＥＤヘッド制御回路５０２
の共通のＳＴＢ信号の出力端子に接続され、他方はＬＥ
Ｄヘッド制御回路５０２の画像データの出力端子に接続
されている。

【００４８】次に、図８および図９を参照して、図５の
ＬＥＤ書込制御回路５０１の内部回路による制御につい
て説明する。図８はＣＰＬＤ５１０（ＣＰＬＤ１）の構
成例を示すブロック図、図９はＣＰＬＤ５１１（ＣＰＬ
Ｄ２）の構成例を示すブロック図である。

【００４９】ＣＰＬＤ５１０は、画像情報記憶装置３０
０から送られてくる各２ビットのイーブンデータ，オッ
ドデータをＳＲＡＭ群に書き込んだり、読み出したりす
る制御を行う。また、テストパターンとのセレクト（選
択）を可能とし、データ転送に必要なゲート信号を生成
する。ＣＰＬＤ５１１は、ＣＰＬＤ５１０での制御によ
りＳＲＡＭ群に格納された２ビットのイーブンデータ，
オッドデータを１ラインに合成し、更に２ビットデータ
を５ビットデータに変換してＬＥＤヘッド５０３＿１へ
転送する制御を行う。

【００５０】以下、ＣＰＬＤ５１０の各部（各ブロッ
ク）の詳細制御について説明する。まず、ＣＰＬＤ５１
０内のデータ入力細線化部５２１の制御について、図１
２の（１）によって説明をする。図１２は、ＣＰＬＤ５
１０内のデータ入力細線化部５２１の構成例を示す回路
図である。なお、図中、「ＦＦ」はフリップフロップ回
路である。プリンタ制御回路５０４は、転送基準クロッ
クＸＰＣＬＫに同期した２ビット単位のイーブンデータ
ＰＫＥＤＩ，オッドデータＰＫＯＤＩを入力ＦＦ６００
＿１，２ｎｄＦＦ６００＿２，３ｒｄＦＦ６００＿３に
よりラッチさせ、注目画素に対し、前後のデータを組み
合わせ回路６０１＿１，６０１＿２に入力させ、その出
力を比較器６０２に入力させる。

【００５１】比較器６０２より出力されたデータは、次
段のマスクＦＦ６０３に入力され、画像有効範囲信号の
期間のみ出力するようマスクされる。マスクされたデー
タは、ＰＫＥＤＩ３，ＰＫＯＤＩ３として出力される。
ここで、上記制御を行うために、操作装置４００の操作
パネル４２０上のキー操作によって上記注目画素を変換
するモードを選択することにより、画像情報記憶装置３
００より変換信号（細線化信号）がレジスタ部５３０を
介してＣＰＬＤ５１０に入力される。

【００５２】次に、ＣＰＬＤ５１０内の信号セレクト部
５２０の制御について、図１３によって説明する。図１
３はＣＰＬＤ５１０内の信号セレクト部５２０の構成例
を示す回路図である。プリンタ制御回路５０４は、転送
基準クロックＸＰＣＬＫあるいは図示しない内部回路か
らのテストクロックＴＥＳＴ＿ＣＬＫを、セレクタ回路
６２０によってレジスタ部５３０からのＥＸＴＭＯＤ信
号により選択させ、次段のＳＲＡＭ書き込み制御部５２
５に書き込みクロックＳＷＣＬＫとして出力させる。ま
た、その書き込みクロックＳＷＣＬＫを内部ＬＳＹＮＣ
生成回路６２２に入力させ、書き込み開始信号ＷＳＴＴ
Ｐが生成出力させる。

【００５３】さらに、画像情報記憶装置３００からの画
像領域信号ＸＰＬＧＡＴＥをマスク領域設定回路６２１
に入力させ、レジスタ部５３０からの画像マスクＩＳＲ
ＥＧにより範囲を指定させ、画像有効範囲信号ＰＬＧＡ
ＴＥＩＳとして出力させる。その画像有効範囲信号ＰＬ
ＧＡＴＥＩＳは、セレクタ回路６２５に入力させ、書き
込み開始信号ＷＳＴＴＰとの選択をレジスタ部５３０か
らのＴＥＳＴＭＯＤによって行わせ、主走査の書き込み
開始信号ＷＲＳＴＡＲＴ信号として出力させる。画像情
報記憶装置３００より出力された画像期間信号ＸＰＦＧ
ＡＴＥと内部ＬＳＹＮＣ同期回路６２３に同期した画像
期間信号ＩＯＢＦＧＡＴＥは、セレクタ回路６２４に入
力させ、レジスタＦＧＴＭＯＤによって選択させ、書き
込み期間信号ＳＷＦＧＡＴＥとして出力させる。

【００５４】内部ＬＳＹＮＣ生成回路６２２によって生
成出力された書き込み開始信号ＷＳＴＴＰと画像情報記
憶装置３００より出力された主走査画素開始信号ＸＰＬ
ＳＹＮＣは、セレクタ６２６に入力させ、レジスタ部５
３０からのＴＥＳＴＭＯＤ信号により選択させて出力さ
せる。セレクタ回路６２６から出力された信号は、ＳＹ
ＳＣＬＫ同期回路６２７に入力させ、内部基準クロック
ＳＹＳＣＬＫと同期させて、読み出し主走査画像開始信
号ＲＬＳＹＮＣとして出力させる。

【００５５】その読み出し主走査画像開始信号ＲＬＳＹ
ＮＣは、１ライン遅延回路６２８に入力させ、セレクタ
回路６２４から出力された書き込み期間信号ＳＷＦＧＡ
ＴＥと同期させ、読み出し画像期間信号ＲＦＧＡＴＥと
して出力させる。上述した各ゲート信号は、次段のＳＲ
ＡＭ書き込み制御部５２５，ＳＲＡＭ読み出し制御部５
２６，ブロック切換制御部５２４，ダブルコピー制御部
５１９，テストパターン発生制御部５２２へそれぞれ転
送される。

【００５６】次に、図８のＣＰＬＤ５１０内のテストパ
ターン生成部５２２の制御について、図１４によって説
明する。図１４は、ＣＰＬＤ５１０内のテストパターン
生成部５２２の構成例を示す回路図である。プリンタ制
御回路５０４は、信号セレクト部５２０より生成された
主走査書き込み開始信号ＷＳＴＴＰと副走査書き込み期
間信号ＳＷＦＧＡＴＥは、主走査カウンタ回路６０４，
副走査カウンタ回路６０５に入力させ、主走査カウンタ
回路６０４によって信号ＬＣＯＵＮＴを、副走査カウン
タ回路６０５によって信号ＦＣＯＵＮＴをそれぞれ生成
させ、組合回路６０６によって両信号を組み合わせるこ
とによりパターンを生成させる。

【００５７】生成された各々のパターンはセレクタ回路
６０７に入力させ、レジスタ部５３０からのパターン選
択信号によって選択させ、データＴＰＤＡＴＡとして出
力させる。セレクタ回路６０７から出力されたデータＴ
ＰＤＡＴＡは、２ビット変換回路６０８に入力させ、２
ビットデータＰＫＥＤＴＰ，ＰＫＯＤＴＰとして出力さ
せる。

【００５８】次に、図８のＣＰＬＤ５１０内のセレクタ
部５２３の制御について、図１５によって説明する。図
１５は、ＣＰＬＤ５１０内のセレクタ部５２３の構成例
を示す回路図である。プリンタ制御回路５０４は、デー
タ入力細線化部５２１から出力された２ビットのイーブ
ンデータＰＫＥＤＩ３，オッドデータＰＫＯＤＩ３と、
テストパターン生成部５２２から出力されたテストパタ
ーンを構成する２ビットのイーブンデータＰＫＥＤＴ
Ｐ，オッドデータＰＫＯＤＴＰをセレクタ回路６０９に
入力させ、画像情報記憶装置３００よりレジスタ部５３
０を介して入力されるパターン選択信号（操作装置４０
０の操作パネル４２０上のキー操作によって選択され
る）によって選択させ、データＰＫＥＤ４，ＰＫＯＤ４
として出力させる。

【００５９】次に、図８のＣＰＬＤ５１０内のダブルコ
ピー制御部５１９の制御について、図１６および図１７
によって説明する。図１６は、ＣＰＬＤ５１０内のダブ
ルコピー制御部５１９の構成例を示す回路図である。図
１７は、ダブルコピー制御部５１９の動作を示すタイミ
ングチャートである。プリンタ制御回路５０４は、転送
基準クロックＸＰＣＬＫと信号セレクト部５２０からの
書き込み開始信号ＷＲＳＴＡＲＴ、およびレジスタ部５
３０からのダブルコピー信号をカウンタ生成回路６３０
に入力させ、レジスタ部５３０に設定されたカウント分
だけＸＰＣＬＫに同期したカウント信号を出力させる。

【００６０】カウンタ生成回路６３０から出力されたカ
ウント信号は、ＳＲＡＭ書き込み期間回路６３１，ＳＲ
ＡＭ読み出し期間回路６３２，およびセレクタ回路６３
３に入力される。ＳＲＡＭ書き込み期間回路６３１は、
カウント信号と信号セレクト部５２０からの書き込み開
始信号ＷＲＳＴＡＲＴとレジスタ部５３０からのダブル
コピー信号とが入力され、ＳＲＡＭへの書き込み期間信
号ＷＣＰ＿ＷＥＮを出力する。ＳＲＡＭ読み出し期間回
路６３２は、ＳＲＡＭへの書き込み期間信号ＷＣＰ＿Ｗ
ＥＮが入力され、その信号の入力終了後、ＳＲＡＭへの
読み出し期間信号ＷＣＰ＿ＲＥＮを出力する。

【００６１】外部のＳＲＡＭへの制御信号，書き込み信
号ＷＲＷ，読み出し信号ＲＤＷ，カウント信号ＷＡＤＲ
は、ＳＲＡＭ書き込み期間回路６３１より出力された書
き込み期間信号ＷＣＰ＿ＷＥＮおよびＳＲＡＭ読み出し
期間回路６３２より出力された読み出し期間信号ＷＣＰ
＿ＲＥＮが組合回路６３８，反転回路６３９，セレクタ
回路６３３に入力されることによって生成され、出力さ
れる。セレクタ部５２３より出力されたデータＰＫＥＤ
４，ＰＫＯＤ４は、セレクタ回路６３４，６３７に入力
される。

【００６２】セレクタ６３４に入力されたデータは、そ
こでＳＲＡＭ書き込み期間回路６３１からの書き込み期
間信号ＷＣＰ＿ＷＥＮと信号セレクト部５２０からの書
き込み開始信号ＷＲＳＴＡＲＴおよび書き込み期間信号
ＳＷＦＧＡＴＥにより選択され、データＰＫＥＤ５，Ｐ
ＫＯＤ５として出力され、セレクタ回路６３５へ入力さ
れる。セレクタ回路６３５は、ＳＲＡＭ書き込み期間回
路６３１からの書き込み期間信号ＷＣＰ＿ＷＥＮにより
入力データの選択を行い、データＥＤＷ，ＯＤＷとして
出力する。

【００６３】このデータＥＤＷ，ＯＤＷは、外部のＳＲ
ＡＭのデータであり、双方向性をもち、ＳＲＡＭからの
読み出し信号をセレクタ回路６３６へ入力させる。セレ
クタ回路６３６は、上記入力データをＳＲＡＭ読み出し
期間信号ＷＣＰ＿ＲＥＮによって選択し、データＰＫＥ
ＤＤ，ＰＫＯＤＤとして出力してセレクタ６３７へ入力
させる。セレクタ回路６３７は、データＰＫＥＤＤ，Ｐ
ＫＯＤＤとデータＰＫＥＤ４，ＰＫＯＤ４が入力され、
ＳＲＡＭ書き込み期間回路６３１からの書き込み期間信
号ＷＣＰ＿ＷＥＮとレジスタ部５３０からのダブルコピ
ー信号により選択し、出力データＰＫＥＤ，ＰＫＯＤと
して出力する。

【００６４】ここで、ダブルコピー制御部５１９の動作
タイミングについて、図１７を参照して説明する。ダブ
ルコピーモードが選択された場合、書き込み開始信号Ｗ
ＲＳＴＡＲＴがハイレベル“Ｈ”（オン）になると、ダ
ブルコピー用のＳＲＡＭ書き込み期間ＷＣＰ＿ＷＥＮも
“Ｈ”になり、入力画像データが通常動作のＳＲＡＭ群
に転送されつつ、ダブルコピー用ＳＲＡＭにも転送され
て書き込まれる。主走査方向の中間点になると、ダブル
コピー用のＳＲＡＭ読み出し期間ＷＣＰ＿ＲＥＮが
“Ｈ”になり、ＳＲＡＭ群のデータは、ダブルコピー用
ＳＲＡＭからのデータが読み出されて転送されることに
より、主走査ラインに同じ画像データが書き込まれる。

【００６５】次に、図８のＣＰＬＤ５１０内のデータフ
ォーマット変換部５１８，ブロック切換制御部５２４，
ＳＲＡＭ書き込み制御部５２５，ＳＲＡＭ読み出し制御
部５２６，書き込みパルス生成部５２７，アドレスセレ
クタ部５２８について説明する前に、各ＬＥＤヘッド５
０３＿１〜５０３＿３の画像領域について説明する。図
１８は、各ＬＥＤヘッド５０３＿１〜５０３＿３の画像
領域を説明するための説明図である。各ＬＥＤヘッド５
０３＿１〜５０３＿３は、いずれも７６８０ドット（ｄ
ｏｔ）の画素数分の長さを有している。

【００６６】各ＬＥＤヘッド５０３＿１〜５０３＿３の
両端を重複させることで余白部をもたせ、有効画像領域
を制御することにより、画像が重ならないようにする。
また、ＬＥＤヘッド５０３＿２は、有効画像領域を固定
にして、両端２５８ドットを余白領域として画像を取り
込まないようにし、ＬＥＤヘッド５０３＿１，５０３＿
３にて有効画像領域は固定のままで、画像をシフトさせ
てＬＥＤヘッド間（ＬＥＤヘッド５０３＿１と５０３＿
２との間およびＬＥＤヘッド５０３＿２と５０３＿３と
の間）の位置補正をする。各ＬＥＤヘッド５０３＿１〜
５０３＿３の有効画像領域の画像を割り当てられたＳＲ
ＡＭに２ドット単位のデータ（画素）で書き込みを行
う。

【００６７】次に、図１９〜図２１を参照して、Ａ群６
個のＳＲＡＭ５１４Ａ＿１〜５１４Ａ＿６，Ｂ群６個の
ＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿６へのデータの書き
込みおよびそのデータの読み出しの順序と、各ＬＥＤヘ
ッド５０３＿１〜５０３＿３の各ＬＥＤへのデータ転送
方向と、ＳＲＡＭアドレスについて説明する。図１９〜
図２１は、Ａ群６個のＳＲＡＭ５１４Ａ＿１（ＳＲＡＭ
１）〜５１４Ａ＿６（ＳＲＡＭ６），Ｂ群６個のＳＲＡ
Ｍ５１４Ｂ＿１（ＳＲＡＭ１）〜５１４Ｂ＿６（ＳＲＡ
Ｍ６）へのデータの書き込みおよびそのデータの読み出
しの順序（方向）と、各ＬＥＤヘッド５０３＿１〜５０
３＿３の各ＬＥＤへのデータ転送方向と、ＳＲＡＭアド
レスを説明するための説明図である。

【００６８】有効画素番号は、図１の画像情報記憶装置
３００から転送される１画素データに対応するものであ
り、最大画像データ数２１６１２画素（ドット）分のＬ
ＥＤに転送される順番に番号０から２１６１１に配列し
たものである。３本のＬＥＤヘッド５０３＿１〜５０３
＿３のデータ分担は、ＬＥＤヘッド５０３＿１が０から
７２２３ドット、ＬＥＤヘッド５０３＿２が７２２４ド
ットから１４３８７ドット、ＬＥＤヘッド５０３＿３が
１４３８８ドットから２１６１１ドットとなる。

【００６９】ＬＥＤヘッド（ＬＰＨ）上の物理位置は、
各有効画素番号の１画素データによる点灯が各ＬＥＤヘ
ッド５０３＿１〜５０３＿３のどの場所で行われるかを
示している。ＬＥＤヘッド５０３＿１〜５０３＿３は、
データ転送２分割であり、７６８０ドットの半分の３８
４０ドットずつとなる。３本のＬＥＤヘッド５０３＿１
〜５０３＿３は、千鳥状に取り付いているので、各ＳＲ
ＡＭから各ＬＥＤヘッド５０３＿１〜５０３＿３の各Ｌ
ＥＤへのデータ転送方向は次のようになる。

【００７０】すなわち、ＬＥＤヘッド５０３＿１（ＬＰ
Ｈ１）の各ＬＥＤへのデータ転送は、下から（実際には
右から左へ）始まる。ＬＥＤヘッド５０３＿２（ＬＰＨ
２）の各ＬＥＤへのデータ転送は、上から（実際には左
から右へ）始まる。ＬＥＤヘッド５０３＿３（ＬＰＨ
３）の各ＬＥＤへのデータ転送は、下から（実際には右
から左へ）始まる。３本のＬＥＤヘッド５０３＿１〜５
０３＿３を重複させて一直線とすると、ＬＥＤヘッド５
０３＿１のＡブロック２５８ドット目の次にＬＥＤヘッ
ド５０３＿２のＡブロック２５８ドット目が続くことに
より、画像データがずれることなくつながる。

【００７１】同様に、ＬＥＤヘッド５０３＿２のＢブロ
ック３５８１ドット目の次にＬＥＤヘッド５０３＿３の
Ｂブロック３５８１ドット目が続く。ＳＲＡＭ上のアド
レスは、ＬＥＤヘッド１本あたりデータ転送２分割の１
分割に１個のＳＲＡＭを対応させている（ＬＥＤヘッド
３本＊２分割＝６個）。つまり１ライン目の画像データ
をＡ群のＳＲＡＭ５１４Ａ＿１（ＳＲＡＭ１）〜５１４
Ａ＿６（ＳＲＡＭ６）に書き込み、２ライン目の画像デ
ータをＢ群のＳＲＡＭ５１４Ｂ＿１（ＳＲＡＭ１）〜５
１４Ｂ＿６（ＳＲＡＭ６）に書き込むので、１２個のＳ
ＲＡＭを使用する構成である。

【００７２】ＬＥＤヘッドの各ＬＥＤへのデータ転送方
向が、ＬＥＤヘッド５０３＿１，５０３＿３は下から、
ＬＥＤヘッド５０３＿２は上からであるので、各ＳＲＡ
Ｍへの書き込みアドレスを、ＬＥＤヘッド５０３＿１，
５０３＿３に対してはダウンカウント、ＬＥＤヘッド５
０３＿２に対してはアップカウントする。また、ＳＲＡ
Ｍ１アドレスには２ドット単位で書き込まれる（格納さ
れる）ので、ＬＥＤヘッド１分割分のデータは、３８４
０ドットの半分の１９２０アドレスとなる。ＳＲＡＭの
書き込みスタートアドレス、書き込み終了アドレスは、
原稿・転写紙サイズに依存し、画像情報記憶装置３００
にて判断して適切なアドレス値を出力し、レジスタ部５
３０により転送される。

【００７３】一方、ＬＥＤヘッド５０３＿１と５０３＿
２との間（ＬＰＨ１−２間）の繋ぎ目アドレス、ＬＥＤ
ヘッド５０３＿２と５０３＿３との間（ＬＥＤヘッド２
−３間）の繋ぎ目アドレスは、図１の操作装置４００の
操作パネル４２０上のキー操作によって入力され、画像
情報記憶装置３００からレジスタ部５３０により転送さ
れる。上述の操作により、上記繋ぎ目の調整が可能であ
る。また、上記繋ぎ目の調整に伴い、書き込みスタート
アドレス，終了アドレスも可変する。次に、ＳＲＡＭ読
み出し方向では、各ＳＲＡＭ上のアドレスに書き込まれ
たデータを全て同時にアドレス０からアップカウントし
て読み出す。読み出し方向は、各ＬＥＤヘッド取り付け
での転送方向となる。以上の動作を、Ａ群６個のＳＲＡ
Ｍ５１４Ａ＿１〜５１４Ａ＿６とＢ群６個のＳＲＡＭ５
１４Ｂ＿１〜５１４Ｂ＿６に対して交互に行うことによ
り、主走査ラインのデータを転送できる。

【００７４】次に、図８のＣＰＬＤ５１０内のブロック
切換制御部５２４の制御について、図２２によって説明
する。図２２は、ＣＰＬＤ５１０内のブロック切換制御
部５２４の構成例を示す回路図である。入力書き込みク
ロックＳＷＣＬＫ，読み出し主走査画像開始信号ＲＬＳ
ＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥは、ブロッ
ク切換信号生成回路８１４に入力され、そこから読み出
し画像期間が有効の場合に主走査ライン毎に切り換わる
ラインブロック切換信号ＢＬＯＣＫが出力され、Ａ群Ｓ
ＲＡＭとＢ群ＳＲＡＭの切り換えが行われる。

【００７５】次に、図８のＣＰＬＤ５１０内のＳＲＡＭ
書き込み制御部５２５の制御について、図２３によって
説明する。図２３は、ＣＰＬＤ５１０内のＳＲＡＭ書き
込み制御部５２５の構成例を示す回路図である。プリン
タ制御回路５０４は、入力書き込みクロックＳＷＣＬ
Ｋ，基準同期クロックＳＹＳＣＫ，およびレジスタ部５
３０からのクリア信号ＭＣＬＲ，ＳＲＥＳＥＴをリセッ
トパルス生成回路８１６に入力させて、リセットパルス
ＳＲＥＳＲＰを出力させ、ＳＲＡＭ書き込み制御回路８
１７と書き込みアドレスカウンタ回路８１８に入力させ
る。

【００７６】ＳＲＡＭ書き込み制御回路８１７は、レジ
スタ部５３０からの書き込みスタートアドレス信号ＨＳ
ＴＡＤＲＳ，書き込み開始ＳＲＡＭブロック信号ＨＳＴ
ＢＬＫ，書き込み終了アドレス信号ＨＥＮＡＤＲＳ，書
き込み終了ＳＲＡＭブロック信号ＨＥＮＢＬＫに基い
て、どのＳＲＡＭから書き込み動作を開始するか、そし
てどの条件で次のＳＲＡＭへ移行するか、またスタート
位置に戻すかを処理し、ＳＲＡＭ書き込み処理シーケン
サ信号ｓｅｑ＿ｐを出力する。プリンタ制御回路５０４
は、ＳＲＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐを
書き込みアドレスカウンタ回路８１８に入力させ、ＳＲ
ＡＭ書き込み処理シーケンサ信号ｓｅｑ＿ｐに応じてＳ
ＲＡＭ書き込みアドレスカウンタ信号ＷＣＮＴを設定さ
せ、出力させる。

【００７７】ＳＲＡＭ書き込み処理シーケンサ信号ｓｅ
ｑ＿ｐに応じてＳＲＡＭ書き込みアドレスカウンタ信号
ＷＣＮＴが設定されるが、図１９〜図２１に示したよう
に、各ＳＲＡＭへの書き込みアドレス設定が、奇数番目
のＬＥＤヘッド５０３＿１，５０３＿３に対してはダウ
ンカウント、偶数番目のＬＥＤヘッド５０３＿２に対し
てはアップカウントとなり、奇数番目のＬＥＤヘッド５
０３＿１，５０３＿３の各ＬＥＤへの画像データの転送
方向と偶数番目のＬＥＤヘッド５０３＿２のＬＥＤへの
画像データの転送方向が逆になるように制御される。な
お、複数個のＬＥＤヘッドを同じ方向に配列させ、その
各ＬＥＤヘッドの各ＬＥＤへの画像データの転送方向を
同じにしても制御可能とする。

【００７８】次に、図８のＣＰＬＤ５１０内のＳＲＡＭ
読み出し制御部５２６の制御について、図２４によって
説明する。図２４は、ＣＰＬＤ５１０内のＳＲＡＭ読み
出し制御部５２６の構成例を示す回路図である。プリン
タ制御回路５０４は、基準同期クロックＳＹＳＣＫ，読
み出し主走査画像開始信号ＲＬＳＹＮＣ，読み出し画像
期間信号ＲＦＧＡＴＥを読み出しカウンタ生成回路８２
２に入力させ、基準同期クロックＳＹＳＣＫを４分周さ
せてＳＲＡＭ読み出しタイミングカウンタ信号ＳＲＲＤ
ＣＫを出力させ、ＳＲＡＭ読み出し制御回路８２３に入
力させる。

【００７９】ＳＲＡＭ読み出し制御回路８２３に、ＳＲ
ＡＭ読み出しタイミングカウンタ信号ＳＲＲＤＣＫの他
に、ＳＲＡＭ書き込み制御部５２５からのＳＲＡＭ書き
込み処理シーケンサｓｅｑ＿ｐ，ＳＲＡＭ書き込みアド
レスカウンタ信号ＷＣＮＴ，リセットパルスＳＲＥＳＲ
Ｐを入力させることにより、ＳＲＡＭ読み出しアドレス
カウンタ信号ＲＣＮＴを出力させる。そのＳＲＡＭ読み
出しアドレスカウンタ信号ＲＣＮＴは、ブロック切換制
御部５２４からのラインブロック切換信号ＢＬＯＣＫ，
読み出し主走査画像開始信号ＲＬＳＹＮＣ、読み出し画
像期間信号ＲＦＧＡＴＥと共に、読み出しイネーブル信
号生成回路８２４に入力させ、Ａ，Ｂ群のＳＲＡＭのど
ちらを有効にするかを示す信号、つまりＡ群ＳＲＡＭ読
み出し信号ＲＤＡあるいはＢ群ＳＲＡＭ読み出し信号Ｒ
ＤＢを選択的に出力させる。

【００８０】次に、図８のＣＰＬＤ５１０内の書き込み
パルス生成部５２７およびアドレスセレクタ部５２８の
制御について、図２５〜図２７によって説明する。図２
５はＣＰＬＤ５１０内の書き込みパルス生成部５２７の
構成例を示す回路図、図２６はＣＰＬＤ５１０内のアド
レスセレクタ部５２８の構成例を示す回路図である。図
２７は、書き込みパルス生成部５２７およびアドレスセ
レクタ部５２８の動作を示すタイミングチャートであ
る。

【００８１】プリンタ制御回路５０４は、ＳＲＡＭ書き
込み制御部５２５からのＳＲＡＭ書き込み処理シーケン
サ信号ｓｅｑ＿ｐおよびブロック切換制御部５２４から
のラインブロック切換信号ＢＬＯＣＫを、書き込みパル
ス生成部５２７を構成する書き込みパルス生成回路８１
９に入力させ、例えばラインブロック切換信号ＢＬＯＣ
Ｋが“Ｈ”ならば書き込みイネーブル信号ＷＥＡ１〜６
を選択させ、ＳＲＡＭ書き込み処理シーケンサ信号ｓｅ
ｑ＿ｐの該当するＳＲＡＭをＨｉｇｈイネーブルにす
る。よって、主走査１ライン目では、書き込みイネーブ
ル信号ＷＥＡ１〜６を順番にイネーブルしていき、主走
査２ライン目では、書き込みイネーブル信号ＷＥＢ１〜
６を順番にイネーブルしていく。

【００８２】書き込みパルス生成回路８１９から出力さ
れる書き込みイネーブル信号ＷＥＡ１〜６とＷＥＢ１〜
６は、書き込み信号生成回路８２０に入力される。書き
込み信号生成回路８２０は、入力される書き込みイネー
ブル信号ＷＥＡ１〜６およびＷＥＢ１〜６を入力書き込
みクロックＳＷＣＬＫと同期させ、Ａ群ＳＲＡＭ書き込
み信号ＷＲＡ１〜６およびＢ群ＳＲＡＭ書き込み信号Ｗ
ＲＢ１〜６を出力する。プリンタ制御回路５０４は、Ｓ
ＲＡＭ書き込み信号を有効にするために、書き込み期間
イネーブル信号ＳＷＦＧＡＴＥをＳＲＡＭ書き込みブロ
ック信号生成回路８２１に入力させ、Ａ群ＳＲＡＭバッ
ファゲート信号ＡＳＥＬとＢ群ＳＲＡＭバッファゲート
信号ＢＳＥＬとを出力させる。

【００８３】一方、プリンタ制御回路５０４は、読み出
し画像期間信号が示す読み出し画像期間が有効のとき、
ブロック切換制御部５２４からの主走査ライン毎に切り
替わるラインブロック切換信号ＢＬＯＣＫをアドレスセ
レクタ部５２８を構成するアドレスセレクタ回路８１５
に入力させ、ＳＲＡＭ書き込み制御部５２５から出力さ
れたＳＲＡＭ書き込みアドレスカウンタ信号ＷＣＮＴと
ＳＲＡＭ読み出し制御部５２６から出力されたＳＲＡＭ
読み出しアドレスカウンタ信号ＲＣＮＴの入力を切り換
え、Ａ群ＳＲＡＭアドレス信号ＡＡＤＲあるいはＢ群Ｓ
ＲＡＭアドレス信号ＢＡＤＲとして出力させる。

【００８４】次に、図８のＣＰＬＤ５１０内のデータフ
ォーマット変換部５１８の制御について、図２８によっ
て説明する。図２８は、ＣＰＬＤ５１０内のデータフォ
ーマット変換部５１８の構成例を示す回路図である。Ｓ
ＲＡＭへの１アドレスへのデータは、２画素単位であ
る。ＬＥＤヘッド５０３＿１と５０３＿２との繋ぎ目
部、ＬＥＤヘッド５０３＿２と５０３＿３との繋ぎ目部
のヘッド間の位置補正を１画素単位で制御するために、
ＳＲＡＭ書き込みアドレスを変更せず、入力データを１
画素ずらす。

【００８５】プリンタ制御回路５０４は、入力２ビット
イーブンデータＰＫＥＤ，入力２ビットオッドデータＰ
ＫＯＤをラッチ１回路８１０に入力させ、入力書き込み
クロックＳＷＣＬＫによってラッチさせ、データＰＫＥ
Ｄ１Ｄ，ＰＫＯＤ１Ｄとして出力する。また、ラッチ１
回路８１０から出力されたデータＰＫＯＤ１Ｄをラッチ
２回路８１１によってラッチさせ、ＰＫＯＤ２Ｄとして
出力する。ラッチ１回路８１０およびラッチ２回路８１
１から出力されたデータは、ＬＥＤヘッド５０３＿３
（ＬＥＤヘッド３）への１ドット遅延したデータ、ＬＥ
Ｄヘッド５０３＿２（ＬＥＤヘッド２），ＬＥＤヘッド
５０３＿３（ＬＥＤヘッド３）への正規データ、ＬＥＤ
ヘッド５０３＿１（ＬＥＤヘッド１）への１ドット遅延
したデータ、ＬＥＤヘッド５０３＿１への正規データと
なり、セレクタ回路８１３に入力される。

【００８６】プリンタ制御回路５０４は、セレクタ回路
８１３に入力された各データのいずれかを、どのＳＲＡ
Ｍのデータかを決めているＳＲＡＭ書き込み処理シーケ
ンサ信号ｓｅｑ＿ｐと、画像情報記憶装置３００からレ
ジスタ部５３０により転送されたシフト信号ＳＨＩＦＴ
１，３，書き込み開始アドレス信号ＨＳＴＡＤＲＳ，ヘ
ッド２−３接続アドレス信号と、ＳＲＡＭ書き込みアド
レスカウンタ信号ＷＣＮＴとに基づいて選択させ、出力
データＥＤ又はＯＤとして出力させる。

【００８７】次に、図８のＣＰＬＤ５１０内のフィール
ドメモリ書き込み制御部５２９の制御について、図２９
によって説明する。図２９は、ＣＰＬＤ５１０内のフィ
ールドメモリ書き込み制御部５２９の構成例を示す回路
図である。フィールドメモリ書き込み制御部５２９は、
Ａ群６個のＳＲＡＭ５１４Ａ＿３〜５１４Ａ＿６，Ｂ群
６個のＳＲＡＭ５１４Ｂ＿３〜５１４Ｂ＿６より出力さ
れるＬＥＤヘッド５０３＿２，５０３＿３に転送すべき
画像データをフィールドメモリ（ＦＭ）に書き込むため
のゲート信号を生成するブロックである。

【００８８】ＬＥＤヘッド５０３＿２へ転送すべき画像
データは２個のフィールドメモリ５１５＿１，５１５＿
２を使用し、１００ライン分のデータをフィールドメモ
リ５１５＿１に書き込んだ（格納した）後、フィールド
メモリ５１５＿２へ転送し、ＬＥＤヘッド５０３＿３へ
転送すべき画像データは、フィールドメモリ５１５＿３
に書き込む。プリンタ制御回路５０４は、基準同期クロ
ックＳＹＳＣＫ，読み出し主走査画像開始信号ＲＬＳＹ
ＮＣ，読み出し画像期間信号ＲＦＧＡＴＥを副走査カウ
ンタ生成回路８２５に入力させ、１００ライン分遅延さ
せてフィールドメモリ５１５＿１から５１５＿２にデー
タを転送させるための副走査遅延カウンタ信号ＳＳＤＣ
ＮＴを出力させる。

【００８９】次に、読み出し主走査画像開始信号ＲＬＳ
ＹＮＣ，読み出し画像期間信号ＲＦＧＡＴＥに加え、Ｓ
ＲＡＭ読み出し制御部５２６からのＳＲＡＭ読み出しア
ドレスカウンタ信号ＲＣＮＴ，基準クロックＳＹＳＣＫ
を４分周したＳＲＡＭ読み出しタイミングカウンタ信号
ＳＲＲＤＣＫをＦＭ書き込みアドレスリセット信号生成
回路８２６に入力させ、読み出し主走査画像開始信号Ｒ
ＬＳＹＮＣが“Ｈ”にすることにより、ＦＭ書き込みア
ドレスリセット信号ＦＭＷＲＳＴを生成出力させ、フィ
ールドメモリ５１５＿１〜５１５＿３のアドレスを初期
化させる。

【００９０】ＦＭ書き込みアドレスリセット信号ＦＭＷ
ＲＳＴは、変換回路群８３１に入力される。変換回路群
８３１は、ＦＭ書き込みアドレスリセット信号ＦＭＷＲ
ＳＴの入力により、フィールドメモリ５１５＿１（ＦＭ
１），５１５＿２（ＦＭ２）をリセットするためのＦＭ
１，２書き込みアドレスリセット信号ＦＭ２ＲＳＴＷ、
あるいはフィールドメモリ５１５＿３（ＦＭ３）をリセ
ットするためのＦＭ３書き込みアドレスリセット信号Ｆ
Ｍ３ＲＳＴＷを出力する。

【００９１】ここで、フィールドメモリ５１５＿１（Ｆ
Ｍ１）〜５１５＿３（ＦＭ３）の書き込みアドレスがリ
セットされ、後述する書き込みイネーブル信号が“Ｈ”
になって、ラインデータ（画像データ）がフィールドメ
モリ５１５＿１（ＦＭ１）に書き込まれ、副走査ライン
１００のラインデータが書き込まれたら（格納された
ら）、フィールドメモリ５１５＿１（ＦＭ１）の読み出
しアドレスがリセットされ、ラインデータをフィールド
メモリ５１５＿２（ＦＭ２）へ転送させるために、プリ
ンタ制御回路５０４が、ＦＭ１読み出しアドレスリセッ
ト信号生成回路８２７にてＦＭ読み出しアドレスリセッ
ト信号ＦＭＲＲＳＴ１を出力させる。

【００９２】また、ＦＭ書き込みオン時間を決定するた
め、プリンタ制御回路５０４が、ＦＭ書き込みイネーブ
ル信号生成回路８２８にてＦＭ書き込みイネーブル信号
ＦＭＷＥを出力させる。ＦＭ書き込みイネーブル信号Ｆ
ＭＷＥは、変換回路群８３１に入力される。変換回路群
８３１は、ＦＭ書き込みイネーブル信号ＦＭＷＥの入力
により、フィールドメモリ５１５＿１（ＦＭ１）および
フィールドメモリ５１５＿２（ＦＭ２）ヘの書き込みを
許可するＦＭ１，２書き込みイネーブル信号ＦＭ２Ｗ
Ｅ、フィールドメモリ５１５＿３（ＦＭ３）ヘの書き込
みを許可するＦＭ３書き込みイネーブル信号ＦＭ３Ｗ
Ｅ、あるいはフィールドメモリ５１５＿２（ＦＭ２）か
らの読み出しを許可するＦＭ２読み出しイネーブル信号
ＦＭ２ＲＥを出力する。

【００９３】プリンタ制御回路５０４は、基準クロック
ＳＹＳＣＫを４分周したＳＲＡＭ読み出しタイミングカ
ウンタ信号ＳＲＲＤＣＫをクロック生成回路８２９に入
力させ、ＦＭ書き込みクロックＦＭＷＣＬＫを出力させ
る。変換回路群８３１は、クロック生成回路８２９から
のＦＭ書き込みクロックＦＭＷＣＬＫの入力により、フ
ィールドメモリ５１５＿１（ＦＭ１）およびフィールド
メモリ５１５＿２（ＦＭ２）にラインデータを書き込む
ためのＦＭ１，２書き込みクロックＦＭ２ＳＷＣＫ、フ
ィールドメモリ５１５＿３（ＦＭ３）にラインデータを
書き込むためのＦＭ３書き込みクロックＦＭ３ＳＷＣ
Ｋ、あるいはフィールドメモリ５１５＿２（ＦＭ２）か
らラインデータを読み出すためのＦＭ２読み出しクロッ
クＦＭ２ＳＲＣＫを出力する。

【００９４】プリンタ制御回路５０４は、ＳＲＡＭ読み
出し制御部５２６から出力されたＡ群ＳＲＡＭ読み出し
信号ＲＤＡ，Ｂ群ＳＲＡＭ読み出し信号ＲＤＢをＦＭ
１，３Ａ群／Ｂ群書き込みバッファゲート生成回路８３
０に入力させ、フィールドメモリ５１５＿１（ＦＭ１）
およびフィールドメモリ５１５＿３（ＦＭ３）に対し
て、Ａ群ＳＲＡＭデータの書き込みか、Ｂ群ＳＲＡＭデ
ータの書き込みかを選択し、Ａ群ＦＭ１書き込みバッフ
ァゲート信号ＦＭ１ＤＡＳＥＬ，Ｂ群ＦＭ１書き込みバ
ッファゲート信号ＦＭ１ＤＢＳＥＬ，Ａ群ＦＭ３書き込
みバッファゲート信号ＦＭ３ＤＡＳＥＬ，あるいはＢ群
ＦＭ３書き込みバッファゲート信号ＦＭ３ＤＢＳＥＬを
出力する。これらのゲート信号の出力動作は、Ａ，Ｂ群
のトグル動作となる。

【００９５】次に、図８のＣＰＬＤ５１０内のレジスタ
部５３０の制御について、図３０によって説明する。図
３０は、ＣＰＬＤ５１０内のレジスタ部５３０の構成例
を示す回路図である。プリンタ制御回路５０４は、クロ
ックＳＹＳＣＬＫにより、画像情報記憶装置３００より
出力されるアドレス・データをレジスタ部５３０を構成
するＳＹＳＣＬＫ同期回路９００によってラッチさせ、
入力データを確定して出力させる。なお、後述するＣＰ
ＬＤ５１１内のレジスタ部５４２も同様の構成であれ、
同様の動作を行う。

【００９６】続いて、図９のＣＰＬＤ５１１（ＣＰＬＤ
２）の各部の詳細制御について説明する。ＣＰＬＤ５１
１では、内部クロックＳＹＳＣＫを基準同期クロックと
して各制御部に入力している。ＣＰＬＤ５１１は、フィ
ールドメモリ５１５＿１〜５１５＿３のデータを読み出
すためのゲート信号の生成とＬＥＤヘッド５０３＿１〜
ＬＥＤヘッド５０３＿３にデータを転送するためのゲー
ト信号の生成を行う。

【００９７】ＣＰＬＤ５１０での制御より、ＳＲＡＭ群
に格納されたＬＥＤヘッド５０３＿１に転送すべき２ビ
ットのイーブンデータ，オッドデータを１ライン合成に
フォーマット変換し、更に２ビットデータを５ビットデ
ータに変換してＬＥＤヘッド５０３＿１へ転送する。同
様に、フィールドメモリに格納されたＬＥＤヘッド５０
３＿２，５０３＿３に転送すべきデータを読み出し、Ｌ
ＥＤヘッド５０３＿１に転送すべきデータと同様に、２
ビットのイーブンデータ，オッドデータを１ライン合成
にフォーマット変換し、更に２ビットデータを５ビット
データに変換してＬＥＤヘッド５０３＿２，５０３＿３
へそれぞれ転送する。

【００９８】以下、図９のＣＰＬＤ５１１の各部（各ブ
ロック）の詳細制御について説明する。まず、ＣＰＬＤ
５１１内のＬＥＤヘッド転送制御部（以下単に「転送制
御部」という）５４０およびテストパターン生成部５４
１の制御について、図３１によって説明をする。図３１
は、ＣＰＬＤ５１１内の転送制御部５４０およびテスト
パターン生成部５４１の構成例を示す回路図である。但
し、この回路図は、転送制御部５４０の機能とテストパ
ターン生成部５４１の機能を兼ねた回路群によって構成
されたものを示している。

【００９９】プリンタ制御回路５０４は、基準同期クロ
ックＳＹＳＣＫおよびＣＰＬＤ５１０からの読み出し主
走査画像開始信号ＲＬＳＹＮＣを副走査カウンタ回路７
０１に入力させてカウントさせ、そのカウント値を示す
副走査カウンタ信号をテストパターン生成回路７０３へ
出力させる。また、基準同期クロックＳＹＳＣＫおよび
ＣＰＬＤ５１０からの読み出し主走査画像開始信号ＲＬ
ＳＹＮＣを主走査カウンタ回路７０２に入力させてカウ
ントさせ、そのカウント値を示す主走査カウンタ信号を
Ｐセンサ生成回路７０４，ＬＥＤヘッド（ＬＰＨ）転送
信号生成１回路７０５，ＬＥＤヘッド（ＬＰＨ）転送信
号生成２回路７０６，クロック生成回路７０７へ出力さ
せる。

【０１００】テストパターン生成回路７０３は、副走査
カウンタ回路７０１からの副走査カウンタ信号の入力に
より、内部テストパターンＴＰＤＡＴＡを出力する。Ｐ
センサ生成回路７０４は、画像濃度検知用で使用され、
主走査カウンタ信号の入力により、ＬＥＤヘッド５０３
＿２のＡブロック（Ａ群）の規定された部分のみにＰセ
ンサパターンＰＳＬＧＡＴＥを出力する。ＬＥＤヘッド
転送信号生成１回路７０５は、主走査カウンタ信号の入
力により、ＬＰＨ画像データクロック有効範囲信号ＨＣ
ＬＫＥＮを出力する。

【０１０１】ＬＥＤヘッド転送信号生成２回路７０６
は、主走査カウンタ信号およびＬＰＨ画像データクロッ
ク有効範囲信号ＨＣＬＫＥＮの入力により、ＬＥＤヘッ
ド５０３＿１〜５０３＿３への画像データ有効範囲のみ
ＬＰＨ画像データ転送クロックＨＣＬＫを出力する。ク
ロック生成回路７０７は、基準クロックＳＹＳＣＫを主
走査カウンタ信号毎にクリアした２分周のクロックＣＬ
ＫＥＮ９５と４分周したクロックＣＬＫＥＮ４７５を出
力する。

【０１０２】次に、図９のＣＰＬＤ５１１内の光量補正
ＲＯＭ読み出し制御部５４３の制御について、図３２お
よび図３３によって説明をする。図３２および図３３
は、ＣＰＬＤ５１１内の光量補正ＲＯＭ読み出し制御部
５４３の構成例を示す回路図である。電源オンにより、
プリンタ制御回路５０４は、光量補正カウンタ回路７０
８に基準同期クロックＳＹＳＣＫとＣＰＬＤ５１０から
出力された読み出し主走査画像開始信号ＲＬＳＹＮＣと
光量補正モード切換信号（光量補正開始信号）ＫＨＳＴ
ＡＴを入力させ、副走査カウンタ信号ＫＨＦＣＮＴを生
成出力させる。

【０１０３】セレクタ・比較回路７０９は、光量補正カ
ウンタ回路７０８から出力された副走査カウンタ信号Ｋ
ＨＦＣＮＴに基づいて、前述した光量補正ＲＯＭ（ＰＲ
ＯＭ）５１６＿１，５１６＿２，５１６＿３のアクセス
を許可するためのアクセスイネーブル信号ＲＯＭＣＥ
１，２，３を出力する。また、光量補正開始信号ＫＨＳ
ＴＣＬＲ，各ＬＥＤヘッド５１３＿１〜５１３＿３への
光量補正データＬＯＡＤ信号ＫＨＬＯＡＤＲ，光量補正
有効信号ＬＰＨＳＥＬ，光量補正主走査カウント信号Ｋ
ＨＬＣＮＴを生成し、ゲート信号として出力する。ＲＯ
Ｍアドレス生成回路７１０は、光量補正有効信号ＬＰＨ
ＳＥＬおよび光量補正主走査カウント信号ＫＨＬＣＮＴ
に基づいて光量補正ＲＯＭのアドレスを生成して出力す
る。

【０１０４】ここで、１個の光量補正ＲＯＭ（ＰＲＯ
Ｍ）内には、ＬＥＤヘッド１本分の光量補正データが格
納されており、各ＬＥＤヘッド５０３＿１〜５０３＿３
はそれぞれ２分割のデータ転送方式に対応するものであ
るので、各光量補正ＲＯＭ５１６＿１，５１６＿２，５
１６＿３の格納データはそれぞれ、Ａブロック（Ａ群）
目の１番目のデータ、次にＢブロック（Ｂ群）目の１番
目のデータと交互に配列されている。

【０１０５】そこで、ＲＯＭ出力データラッチ回路７１
２が、入力されるＲＯＭ光量補正データＲＯＭＤＴ（５
ビットデータ）を光量補正主走査カウント信号ＫＨＬＣ
ＮＴによって３度ラッチし、ＬＥＤヘッドＡブロック光
量補正データＫＨＤＡＴＡ１ＲとＬＥＤヘッドＢブロッ
ク光量補正データＫＨＤＡＴＡ２Ｒとに分割して同時に
出力する。また、光量補正有効範囲回路７１１が、各Ｌ
ＥＤヘッド５０３＿１〜５０３＿３への光量補正データ
転送用クロックＣＴＣＫＲを生成して出力する。

【０１０６】次に、図９のＣＰＬＤ５１１内のフィール
ドメモリ読み出し制御部５３１の制御について、図３４
によって説明をする。図３４は、ＣＰＬＤ５１１内のフ
ィールドメモリ（以下「ＦＭ」ともいう）読み出し制御
部５３１の構成例を示す回路図である。ＦＭ読み出し制
御部５３１は、ＬＥＤヘッド５０３＿２，５０３＿３が
ＬＥＤヘッド５０３＿１に対して感光体ドラム２５の回
転方向に位置がずれて取り付けられた分のデータを遅延
させるためのＦＭのゲート信号を生成する。

【０１０７】ＦＭ読み出し制御部５３１において、カウ
ンタ副走査回路７１９と、ＦＭ遅延期間生成回路７２０
と、ＦＭ読み出しリセット生成回路７２１とからなるリ
セット信号生成回路は、ＦＭ５１５＿２，５１５＿３の
読み出しを開始させるためのリセット信号ＦＭ２ＲＳＴ
Ｒ，ＦＭ３ＲＳＴＲを生成して出力する。ＦＭ読み出し
範囲生成回路７１８は、ＦＭ５１５＿２，５１５＿３の
読み出しを許可するＦＭ読み出しイネーブル信号ＦＭ２
ＲＥ２，ＦＭ３ＲＥを出力する。カウンタ回路７１７
は、ＦＭに格納されたデータを読み出すためのクロック
ＦＭ２ＳＲＣＫ２，ＦＭ３ＳＲＣＫを生成して出力す
る。

【０１０８】副走査遅延回路７２２は、遅延された副走
査分だけ後端側に遅延させるための信号ＤＭＳＫ１，Ｄ
ＭＳＫ２，ＤＭＳＫ３を生成して出力する。読み出し開
始信号生成回路７１５は、ＣＰＬＤ５１０にて生成され
た読み出し主走査画像開始信号ＲＬＳＹＮＣを基準クロ
ックＳＹＳＣＫに同期させ、読み出し信号ＲＬＳＹＮＣ
ＤＤを出力し、後段の各回路に入力させる。カウンタ回
路７１６は、基準クロックＳＹＳＣＫをカウントして、
そのカウント値を示すカウント信号ＲＤＣＫを出力し、
基準クロックＳＹＳＣＫに同期した読み出し信号ＲＬＳ
ＹＮＣＤＤによってリセットをかけ、再びカウントす
る。

【０１０９】（１）ＦＭ５１５＿２，５１５＿３の読み
出しを開始するためのリセット信号ＦＭ２ＲＳＴＲ，Ｆ
Ｍ３ＲＳＴＲの生成 プリンタ制御回路５０４は、ＣＰＬＤ５１０にて生成さ
れた読み出し画像期間信号ＲＦＧＡＴＥおよび基準クロ
ックＳＹＳＣＫに同期した読み出し信号ＲＬＳＹＮＣＤ
Ｄをカウンタ副走査回路７１９に入力させ、ＦＭ５１５
＿２用のカウント信号ＤＬＣＮＴ２およびＦＭ５１５＿
３用のカウント信号ＤＬＣＮＴ３を出力させ、ＦＭ読み
出しリセット生成回路７２１と遅延回路７２２へ入力さ
せる。

【０１１０】また、操作部４００の操作パネル４２０上
のキー操作によってレジスタ部５４２に設定された副走
査遅延設定値と、ＦＭ用のＦＭ２ＤＬとＦＭ３ＤＬ、お
よび基準クロックＳＹＳＣＫに同期した読み出し信号Ｒ
ＬＳＹＮＣ２Ｄ（ＲＬＳＹＮＣＤＤ）をＦＭ遅延期間生
成回路７２０を入力させ、ＦＭ５１５＿２（ＬＥＤヘッ
ド５０３＿２用），ＦＭ５１５＿３（ＬＥＤヘッド５０
３＿３用）への遅延期間イネーブル信号ＤＬＣＮＴ２，
ＤＬＣＮＴ３を生成出力させる。さらに、カウンタ副走
査回路７１９，ＦＭ遅延期間生成回路７２０，およびカ
ウンタ回路７１６からそれぞれ出力された各信号をＦＭ
読み出しリセット生成回路７２１に入力させ、ＦＭ読み
出しリセット信号ＦＭ２ＲＳＴＲとＦＭ３ＲＳＴＲを生
成出力させる。なお、パルス幅は、カウンタ回路７１６
による４カウント分とする。

【０１１１】（２）ＦＭ５１５＿２，５１５＿３のクロ
ック（ＦＭ３ＳＲＣＫ、ＦＭ２ＳＲＣＫ２）の生成 カウンタ回路７１７は、カウンタ回路７１６からのカウ
ント信号ＲＤＣＫを４分周したクロックＦＭ３ＳＲＣ
Ｋ、ＦＭ２ＳＲＣＫ２を生成して出力する。

【０１１２】（３）ＦＭ５１５＿２，５１５＿３の読み
出し範囲（ＦＭ３ＲＥ，ＦＭ２ＲＥ２）の生成 プリンタ制御回路５０４は、カウンタ回路７１６からの
カウント信号ＲＤＣＫをＦＭ読み出し範囲生成回路７１
８に入力させ、４クロック分を１カウントとしてカウン
トアップさせ、１９２０カウントでクリアするカウンタ
回路により、ＣＰＬＤ５１０で生成された読み出し画像
期間信号ＲＦＧＡＴＥと後述するＬＥＤヘッド５０３＿
２の遅延されたＤＭＳＫ２の期間、ＦＭ５１５＿３およ
びＦＭ５１５＿２の読み出しをそれぞれ許可する（有効
にする）ＦＭ読み出しイネーブル信号ＦＭ３ＲＥ，ＦＭ
２ＲＥ２を出力させる。上述の制御によって副走査の遅
延開始の設定が可能となり、次に遅れて出力した分だけ
副走査を遅延させるために、ＦＭ遅延ＦＧＡＴＥ生成回
路７２２が各ＬＥＤヘッド５０３＿１〜５０３＿３の副
走査遅延ＦＧＡＴＥを生成し、ＤＭＳＫ１，２，３を出
力する。

【０１１３】プリンタ制御回路５０４は、操作装置４０
０の操作パネル４２０上のキー操作によってレジスタ部
５４２に設定された副走査遅延設定値、ＦＭ用のＦＭ２
ＤＬとＦＭ３ＤＬ、および基準クロックＳＹＳＣＫに同
期した読み出し信号ＲＬＳＹＮＣ２Ｄ（ＲＬＳＹＮＣＤ
Ｄ）をＦＭ遅延期間生成回路７２０に入力させ、ＦＭ５
１５＿２（ＬＥＤヘッド５０３＿２用），ＦＭ５１５＿
３（ＬＥＤヘッド５０３＿３用）への遅延期間イネーブ
ル信号ＤＬＣＮＴ２，ＤＬＣＮＴ３を出力させることに
より、３本のＬＥＤヘッド５０３＿１〜５０３＿３の副
走査を調整できる。なお、ＬＥＤヘッド５０３＿１〜５
０３＿３の取り付けがメカ的に合っていることを前提に
デフォルト値を設定しておき、副走査調整用テストチャ
ート（格子など）を出力し、ズレ分を考慮して更に操作
装置４００の操作パネル４２０上のキー操作を行ってい
く。

【０１１４】次に、図９のＣＰＬＤ５１１内のＬＰＨ１
画像データ入力セレクト部５３４およびＬＰＨ１画像デ
ータフォーマット変換部５３５の制御について、図３５
によって説明をする。図３５は、ＣＰＬＤ５１１内のＬ
ＰＨ１画像データ入力セレクト部（以下「セレクト部」
という）５３４およびＬＰＨ１画像データフォーマット
変換部（以下「フォーマット変換部」という）５３５の
構成例を示す回路図である。但し、この回路図は、セレ
クト部５３４の機能とフォーマット変換部５３５の機能
を兼ねた回路群によって構成されたものを示している。

【０１１５】プリンタ制御回路５０４は、基準同期クロ
ックＳＹＳＣＫと、ＣＰＬＤ５１０からの読み出し主走
査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号Ｒ
ＦＧＡＴＥとをデータ切換信号生成回路７２３に入力さ
せ、読み出し画像期間の間、読み出し主走査画像開始信
号ＲＬＳＹＮＣをトリガとして切り換えるデータ切換信
号ＢＡＮＫＳＥＬを出力させ、データ変換回路７２４へ
入力させる。データ変換回路７２４には、転送制御部５
４０およびテストパターン生成部５４１にて生成された
クロックＣＬＫＥＮ９５，ＣＬＫＥＮ４７５、更にＬＥ
Ｄヘッド５０３＿１の副走査遅延ＦＧＡＴＥ，ＤＭＳＫ
１を入力される。

【０１１６】ここで使用する画像データは、ＬＥＤヘッ
ド５０３＿１に転送すべきデータであり、Ａ群のＳＲＡ
Ｍ５１４Ａ＿１，５１４Ａ＿２およびＢ群のＳＲＡＭ５
１４Ｂ＿１，５１４Ｂ＿２からの出力であり、Ａ群のＳ
ＲＡＭ５１４Ａ＿１から出力された２ビット単位のイー
ブン，オッドのデータを４ビット単位とし、データＳＯ
ＤＡ１として入力する。

【０１１７】また、Ｂ群のＳＲＡＭ５１４Ｂ＿１から出
力された２ビット単位のイーブン，オッドのデータを４
ビット単位としてデータＳＯＤＢ１とし、Ａ群のＳＲＡ
Ｍ５１４Ａ＿２から出力された２ビット単位のイーブ
ン，オッドのデータを４ビット単位としてデータＳＯＤ
Ａ２とし、Ｂ群のＲＡＭ５１４Ｂ＿２から出力された２
ビット単位のイーブン，オッドのデータを４ビット単位
としてデータＳＯＤＢ２とする。ここでは、Ａ群のＳＲ
ＡＭ５１４Ａ＿１，Ｂ群のＳＲＡＭ５１４Ｂ＿１につい
てのデータフォーマットを記す。

【０１１８】Ａ群のＳＲＡＭ５１４Ａ＿１，Ｂ群のＳＲ
ＡＭ５１４Ｂ＿１の各４ビットデータＳＯＤＡ１，ＳＯ
ＤＢ１は、ＬＥＤヘッド５０３＿１の取り付けが画像転
送方向左からに対して右からの転送方向なため、ＬＥＤ
ヘッドのデータ転送Ａ，ＢブロックのＢブロックに相当
するためＢブロックデータＩＭＤＡＴＡ２より出力され
る。データ変換回路７２４は、データ切換信号ＢＡＮＫ
ＡＳＥＬが“Ｈ”の期間、Ａ群のＳＲＡＭ５１４Ａ＿１
からの４ビットデータＳＯＤＡ１を選択する。なお、４
ビットデータＳＯＤＡ１は、前述したように、２ビット
毎のイーブンデータ，オッドデータによって構成されて
いる。つまり、４ビットデータＳＯＤＡ１の上位２ビッ
トがオッドデータ、下位２ビットがイーブンデータであ
る。

【０１１９】そして、転送制御部５４０およびテストパ
ターン生成部５４１にて生成されたクロックＣＬＫＥＮ
９５とＣＬＫＥＮ４７５の関係より、クロックＣＬＫＥ
Ｎ９５が“Ｈ”でＣＬＫＥＮ４７５が“Ｌ”の場合は、
４ビットデータＳＯＤＡ１の上位２ビットのオッドデー
タをシリアルデータにフォーマット変換してＩＭＤＡＴ
Ａ２として出力し、クロックＣＬＫＥＮ９５およびＣＬ
ＫＥＮ４７５が共に“Ｈ”の場合には、４ビットデータ
ＳＯＤＡ１の下位２ビットのイーブンデータをシリアル
データにフォーマット変換してＩＭＤＡＴＡ２として出
力し、以後その各動作を交互に行う。

【０１２０】また、データ切換信号ＢＡＮＫＡＳＥＬが
“Ｌ”の期間には、Ｂ群のＳＲＡＭ５１４Ｂ＿１からの
４ビットデータＳＯＤＢ１を選択し、データＳＯＤＡ１
に対する動作と同様に、上位２ビットのオッドデータを
シリアルデータにフォーマット変換してＩＭＤＡＴＡ２
として出力し、その後下位２ビットのイーブンデータを
シリアルデータにフォーマット変換してＩＭＤＡＴＡ２
として出力し、以後その各動作を交互に行う。Ａ群のＳ
ＲＡＭ５１４Ａ＿２からの４ビットデータＳＯＤＡ２お
よびＢ群のＳＲＡＭ５１４Ｂ＿２からの４ビットデータ
ＳＯＤＢ２も上述と同様にそれぞれ、上位２ビットのオ
ッドデータをシリアルデータにフォーマット変換してＭ
ＤＡＴＡ１として出力する動作と、下位２ビットのイー
ブンデータをシリアルデータにフォーマット変換してＭ
ＤＡＴＡ１として出力する動作を交互に行う。

【０１２１】次に、図９のＣＰＬＤ５１１内のＬＰＨ
２，３画像データフォーマット変換部５３２の制御につ
いて、図３６によって説明をする。図３６は、ＣＰＬＤ
５１１内のＬＰＨ２，３画像データフォーマット変換部
（以下「フォーマット変換部」という）５３２の構成例
を示す回路図である。フォーマット変換部５３２を構成
するデータ変換回路７２５は、ＬＥＤヘッドＬＥＤヘッ
ド５０３＿２へ転送すべきデータのフォーマット変換
と、ＬＥＤヘッド５０３＿３へ転送すべきデータのフォ
ーマット変換とを行う。

【０１２２】そのうち、ＬＥＤヘッド５０３＿２へ転送
すべきデータのフォーマット変換は、次のようにして行
う。プリンタ制御回路５０４は、基準同期クロックＳＹ
ＳＣＫと、ＣＰＬＤ５１０からの読み出し主走査画像開
始信号ＲＬＳＹＮＣ，読み出し画像期間信号ＲＦＧＡＴ
Ｅと、転送制御部５４０およびテストパターン生成部５
４１にて生成されたクロックＣＬＫＥＮ９５，ＣＬＫＥ
Ｎ４７５とをデータ変換回路７２５に入力させ、ＦＭ５
１５＿２からの８ビットデータをフォーマット変換さ
せ、ＬＥＤヘッド５０３＿２のＡブロックへの２ビット
データＩＭＤＡＴＡ１とＢブロックへの２ビットデータ
ＩＭＤＡＴＡ２とを出力させる。

【０１２３】ここで、ＦＭ５１５＿２からの８ビットデ
ータのうち、上位４ビットデータはＡ群のＳＲＡＭ５１
４Ａ＿４，Ｂ群の５１４Ｂ＿４からの２ビットイーブン
データ，２ビットオッドデータであり、下位４ビットデ
ータはＡ群のＳＲＡＭ５１４Ａ＿３，Ｂ群の５１４Ｂ＿
３からの２ビットイーブンデータ，２ビットオッドデー
タである。前者は出力データＩＭＤＡＴＡ２へ、後者は
出力データＩＭＤＡＴＡ１へそれぞれ変換される。

【０１２４】データ変換回路７２５は、転送制御部５４
０およびテストパターン生成部５４１にて生成されたク
ロックＣＬＫＥＮ９５とＣＬＫＥＮ４７５の関係より、
クロックＣＬＫＥＮ９５が“Ｈ”でＣＬＫＥＮ４７５が
“Ｌ”の場合は、上記上位４ビットデータの上位２ビッ
トのイーブンデータをシリアルデータにフォーマット変
換してＩＭＤＡＴＡ２として出力し、クロックＣＬＫＥ
Ｎ９５およびＣＬＫＥＮ４７５が共に“Ｈ”の場合に
は、下位２ビットのオッドデータをシリアルデータにフ
ォーマット変換してＩＭＤＡＴＡ２として出力し、以後
その各動作を交互に行う。なお、ＬＥＤヘッド５０３＿
３へ転送すべきデータのフォーマット変換も上述と同様
であるが、転送開始データはオッドデータとなる。

【０１２５】次に、図９のＣＰＬＤ５１１内のＬＰＨ１
画像データガンマ補正部５３６＿１，ＬＰＨ３画像デー
タガンマ補正部５３６＿３の制御について、図３７によ
って説明をする。図３７は、ＬＰＨ１画像データガンマ
補正部（以下単に「ガンマ補正部」という）５３６＿
１，ＬＰＨ３画像データガンマ補正部（以下単に「ガン
マ補正部」という）５３６＿３の構成例を示す回路図で
ある。但し、この回路図は、ガンマ補正部５３６＿１の
機能とガンマ補正部５３６＿３の機能を兼ねた回路群に
よって構成されたものを示している。

【０１２６】ガンマ補正部（γ補正部）５３６＿１は、
ＬＥＤヘッド５０３＿１へ転送すべき画像データに対し
てガンマ補正（ビット変換）を行う。ガンマ補正部５３
６＿３は、ＬＥＤヘッド５０３＿３へ転送すべき画像デ
ータに対してガンマ補正を行う。そのうち、ガンマ補正
部５３６＿１によるガンマ補正およびビット変換は、次
のように行う。なお、ガンマ補正部５３６＿３によるガ
ンマ補正も同様なので、その説明は省略する。

【０１２７】プリンタ制御回路５０４は、基準同期クロ
ックＳＹＳＣＫと、レジスタ部５４２より設定された５
ビットのガンマ補正データ（２ビットデータ“０”
“１”の変換データ）ＧＭＤＴ１と、５ビットのガンマ
補正データ（２ビットデータ“１”“０”の変換デー
タ）ＧＭＤＴ２とをガンマ補正部５３６＿１のデータ変
換回路７２６に入力させ、フォーマット変換部５３５か
ら出力された２ビットシリアルデータＩＭＤＡＴＡ１，
ＩＭＤＡＴＡ２をそれぞれ５ビットデータに変換させて
ＧＭＭＯＤＡＴ１，ＧＭＭＯＤＡＴ２として出力させ
る。データ変換回路７２６から出力された５ビットデー
タＧＭＭＯＤＡＴ１，ＧＭＭＯＤＡＴ２あるいはテスト
パターンＴＥＳＴＰＡＴは、データ変換回路７２７によ
って選択させて出力させる。

【０１２８】次に、図９のＣＰＬＤ５１１内のＬＰＨ２
画像データガンマ補正・繋ぎ目光量補正部５３６＿２の
制御について、図３８によって説明をする。図３８は、
ＣＰＬＤ５１１内のＬＰＨ２画像データガンマ補正・繋
ぎ目光量補正部（以下「ガンマ補正・繋ぎ目光量補正
部」という）５３６＿２の構成例を示す回路図である。
ガンマ補正・繋ぎ目光量補正部５３６＿２は、ＬＥＤヘ
ッド５０３＿２へ転送すべき画像データに対してガンマ
補正・繋ぎ目光量補正を行う。

【０１２９】ここで、ＬＥＤヘッド５０３＿２の画像有
効範囲を固定し、ＬＥＤヘッド５０３＿２の全ドット数
である７６８０ドットに対して左右２５８ドットは余白
領域であり、データ転送は２分割であるので、１分割分
は３８４０ドットとなり、Ａブロックでの先頭画素デー
タは２５９ドット目となる。終了画素データは、Ｂブロ
ックの３５８２ドット目である。

【０１３０】プリンタ制御回路５０４は、基準同期クロ
ックＳＹＳＣＫと、ＣＰＬＤ５１０からの読み出し主走
査画像開始信号ＲＬＳＹＮＣ，読み出し画像期間信号Ｒ
ＦＧＡＴＥと、転送制御部５４０およびテストパターン
生成部５４１にて生成されたクロックＣＬＫＥＮ９５と
をガンマ補正・繋ぎ目光量補正部５３６＿２の繋ぎ目光
量補正有効ドット生成回路７２８に入力させてカウント
動作を行わせる。繋ぎ目光量補正有効ドット生成回路７
２８は、カウンタ値が「２５９」になったら信号ＣＮＡ
ＤＡＴ１を“Ｈ”にする。なお、この信号ＣＮＡＤＡＴ
１が、ＬＥＤヘッド５０３＿２のＡブロックデータＩＭ
ＤＡＴＡ１の繋ぎ目光量補正有効ドットとなる。

【０１３１】また、カウント値が「３５８２」になった
ら、信号ＣＮＡＤＡＴ２を“Ｈ”にする。なお、この信
号ＣＮＡＤＡＴ２が、ＬＥＤヘッド５０３＿２のＢブロ
ックデータＩＭＤＡＴＡ２の繋ぎ目光量補正有効ドット
となる。プリンタ制御回路５０４は、繋ぎ目光量補正有
効ドット信号ＣＮＡＤＡＴ１，ＣＮＡＤＡＴ２と、レジ
スタ部５４２にて設定された５ビットガンマ補正データ
ＧＭＤＴ１，ＧＭＤＴ２と、同じくレジスタ部５４２に
て設定された５ビット繋ぎ目光量補正データＡＤＪＬ
１，２，３と、フォーマット変換部５３２から出力され
た２ビットデータＩＭＤＡＴＡ１，ＩＭＤＡＴＡ２とを
データ変換回路７２９に入力させる。

【０１３２】データ変換回路７２９は、２ビットデータ
ＩＭＤＡＴＡ１が“０”“０”の場合は、「０」を示す
５ビットデータをＧＭＭＯＤＡＴ１として出力する。２
ビットデータＩＭＤＡＴＡ１が“１”“１”の場合は、
５ビットＭＡＸの３２値を示す５ビットデータをＧＭＭ
ＯＤＡＴ１として出力する。２ビットデータＩＭＤＡＴ
Ａ１が“０”“１”の場合は、レジスタ部５４２にて設
定された５ビットガンマ補正データＧＭＤＴ１を選択
し、ＧＭＭＯＤＡＴ１として出力する。２ビットデータ
ＩＭＤＡＴＡ１が“１”“０”の場合は、レジスタ部５
４２にて設定された５ビットガンマ補正データＧＭＤＴ
２を選択し、ＧＭＭＯＤＡＴ１として出力する。

【０１３３】また、２ビットデータＩＭＤＡＴＡ２が
“０”“０”の場合は、「０」を示す５ビットデータを
ＧＭＭＯＤＡＴ２として出力する。２ビットデータＩＭ
ＤＡＴＡ２が“１”“１”の場合は、５ビットＭＡＸの
３２値を示す５ビットデータをＧＭＭＯＤＡＴ２として
出力する。２ビットデータＩＭＤＡＴＡ２が“０”
“１”の場合は、レジスタ部５４２にて設定された５ビ
ットガンマ補正データＧＭＤＴ１を選択し、ＧＭＭＯＤ
ＡＴ２として出力する。２ビットデータＩＭＤＡＴＡ２
が“１”“０”の場合は、レジスタ部５４２にて設定さ
れた５ビットガンマ補正データＧＭＤＴ２を選択し、Ｇ
ＭＭＯＤＡＴ２として出力する。

【０１３４】ここで、この実施形態では、複数個のＬＥ
Ｄヘッド５０３＿１〜５０３＿３をその主走査方向の端
部をオーバラップさせて配列しており、ＣＰＬＤ５１０
のＳＲＡＭ制御にてデータのシフトは可能となるが、１
ビット単位であり、１ビット以下でのデータのシフトは
できない。仮に、ＬＥＤヘッド５０３＿１への終端ビッ
トデータと、ＬＥＤヘッド５０３＿２への画像有効開始
ビットデータ、つまりＡブロックデータの２５９ドット
目において１ドット以下で離れている場合、画像にて白
スジが発生する可能性がある。そこで、ＬＥＤヘッド５
０３＿２での画像有効範囲は固定しているので、ＬＥＤ
ヘッド５０３＿１へ転送すべき画像データをＣＰＬＤ５
１０のＳＲＡＭ制御にて１ドットだけＬＥＤヘッド５０
３＿２側へ移動させ、画像データをオーバラップさせ
る。すると今度は、黒スジが発生してしまう。

【０１３５】そこで、操作装置４００の操作パネル４２
０上のキー操作により、レジスタ部５４２から繋ぎ目光
量補正モード有りにすると、上記生成したＬＥＤヘッド
５０３＿２のＡブロックデータＩＭＤＡＴＡ１の繋ぎ目
光量補正有効ドット信号ＣＮＡＤＡＴ１により、入力２
ビットデータＩＭＤＡＴＡ１の２５９ドット目を注目さ
せ、レジスタ部５４２にて設定されたＡＤＪＬ１，２，
３の繋ぎ目光量補正データを５ビット可変できるように
する。

【０１３６】ここで、レジスタ部５４２にて設定された
ＡＤＪＬ１，２，３の繋ぎ目光量補正データは、それぞ
れ入力データ“０”“１”，“１”“０”，“１”
“１”に相当し、ＭＡＸ３２値の変換ができる。よっ
て、黒スジが発生した場合、２５９ドット目の入力２ビ
ットデータＩＭＤＡＴＡ１が“１”“１”であればレジ
スタ部５４２からの５ビット繋ぎ目光量補正データＡＤ
ＪＬ３を小さな値にし、５ビット変換することで黒スジ
が目立たなくなる。なお、ＬＥＤヘッド５０３＿２のＢ
ブロックについても同様の制御を行う。

【０１３７】次に、図９のＣＰＬＤ５１１内のＰセンサ
出力部５３７および画像データ・光量補正データセレク
ト部５３８の制御について、図３９によって説明をす
る。図３９は、ＣＰＬＤ５１１内のＰセンサ出力部５３
７および画像データ・光量補正データセレクト部（以下
単に「セレクト部」という）５３８の構成例を示す回路
図である。但し、この回路図は、Ｐセンサ出力部５３７
の機能とセレクト部５３８の機能を兼ねた回路群によっ
て構成されたものを示している。

【０１３８】電源投入時に、プリンタ制御回路５０４
は、モード切換信号ＫＨＳＥＬをセレクト部５３８を構
成するセレクタ回路７３２に入力させ、ＬＥＤヘッド５
０３＿１〜５０３＿３のドット単位およびチップ単位の
光量補正データ，ゲート信号として、画像情報記憶装置
３００からの光量補正データ，ゲート信号、あるいは光
量補正ＲＯＭ読み出し制御部５４３で制御した光量補正
ＲＯＭからの光量補正データ，ゲート信号を選択させて
出力させる。また、プロセス条件，トナー濃度出力用に
生成したＰセンサイネーブル信号とＬＥＤヘッド５０３
＿２のＡブロックデータをセレクタ回路７３１に入力さ
せ、両者を出力データＰＳＯＤとして出力させる。

【０１３９】さらに、セレクタ回路７３２から出力され
た光量補正データ，光量補正用ゲート信号，およびガン
マ補正・繋ぎ目光量補正部５３６＿２からの画像データ
と、ガンマ補正部５３６＿１，５３６＿３からの画像デ
ータとをセレクタ回路７３３に入力させ、モード切換信
号ＫＨＥＮＢＬにより、光量補正モード，通常画像デー
タ転送（階調モード）の切り換えを行わせ、ＬＥＤヘッ
ド５０３＿１〜５０３＿３へ出力させる。

【０１４０】次に、図９のＣＰＬＤ５１１内のＬＰＨス
トローブ出力制御部５３９の制御について、図４０およ
び図４１によって説明をする。図４０は、ＣＰＬＤ５１
１内のＬＰＨストローブ出力制御部（以下単に「ストロ
ーブ出力制御部」という）５３９の構成例を示す回路図
である。図４１は、ストローブ出力制御部５３９の動作
を示すタイミングチャートである。

【０１４１】ストローブ出力制御部５３９は、ＬＥＤヘ
ッド５０３＿１〜５０３＿３を点灯させるための点灯パ
ルス信号を生成する。ＬＥＤヘッド５０３＿１〜５０３
＿３の点灯方式は、主走査１ライン分の５ビットデータ
をラッチした後、主走査期間から設定した３２カウント
分のクロック点灯期間を基準に４本の信号ライン順に出
力することによって点灯させる方式（ＬＥＤヘッド４分
割点灯方式）であり、それによって画像の印刷が行われ
る。

【０１４２】プリンタ制御回路５０４は、まず、ＣＰＬ
Ｄ５１０により生成された画像開始信号ＲＬＳＹＮＣと
基準同期信号ＳＹＳＣＫをカウンタ回路７３６に入力さ
せてカウントアップさせ、カウント値を示すカウンタ信
号ＳＴＢＷＤを出力させる。カウンタ信号ＳＴＢＷＤ
は、ＬＥＤヘッドへ出力する点灯ストローブの１クロッ
ク分のカウント値を示す内部カウンタ信号である。カウ
ンタ回路７３６のリセットは、レジスタ部５４２で設定
されたストローブ１クロック分の周期を示すＳＴＢ周期
信号ＳＴＢＣＹＣにて行わせる。

【０１４３】また、ＳＴＢ周期信号ＳＴＢＣＹＣによる
中間カウント値の期間を示す中間カウント値期間信号Ｓ
ＴＢＤＴＹを、ＳＴＢ周期信号ＳＴＢＣＹＣと同様に設
定させ、カウンタ信号ＳＴＢＷＤと組み合わせてストロ
ーブ１クロック分の中間イネーブル信号ＳＴＢＷＤＤＴ
Ｙを生成出力させる。次に、１クロック周期信号ＳＴＢ
ＷＤＣＹＣ（ＳＴＢＷＤ＝ＳＴＢＣＹＣ）をカウンタ回
路７３７に入力させ、同信号を基準にカウンタ信号ＳＴ
ＢＣＮＴを出力させる。カウンタ回路７３７のリセット
は、カウンタＳＴＢＣＮＴが示すカウント値が「３１」
（「０」〜「３１」のカウント）になったら行われる。

【０１４４】次に、カウント値「３１」を示すカウンタ
信号ＳＴＢＣＮＴをカウンタ回路７３８に入力させ、同
信号を基準にカウンタ信号ＳＴＢＢＬＫを出力させる。
カウンタ回路７３８のリセットは、カウンタ信号ＳＴＢ
ＢＬＫが示すカウント値が「３」になったら行われる。
次に、カウント値「３」を示すカウンタ信号ＳＴＢＢＬ
ＫとＣＰＬＤ５１０より生成された読み出し主走査画像
開始信号ＲＬＳＹＮＣを主走査ＳＴＢ期間生成回路７３
９に入力させ、主走査１ラインでのストローブ信号期間
を示すＳＴＢ期間信号ＳＴＢＬＥＮを出力させる。

【０１４５】また、副走査ＳＴＢ期間生成回路７４０に
よって副走査ストローブ期間を示すＳＴＢ期間信号ＳＴ
ＢＦＥＮを生成出力させる。そして、カウンタ回路７３
６〜７３８，主走査ＳＴＢ期間生成回路７３９，副走査
ＳＴＢ期間生成回路７４０で生成された各信号をＳＴＢ
クロック生成回路７４１に入力させ、４本のストローブ
クロックＳＴＢＣＬＫ０〜３を順治出力させる。ここ
で、ストローブ１クロック分の周期を示すＳＴＢ周期信
号ＳＴＢＣＹＣと中間カウント値の期間を示す中間カウ
ント値期間信号ＳＴＢＤＴＹの設定について説明する。

【０１４６】ＬＥＤヘッド５０３＿１〜５０３＿３の点
灯時間は、主走査期間に対して８％〜１５％としてい
る。仮に、点灯時間１０％とすると、主走査期間４７
０．３μｓｅｃであると、４７．０３μｓｅｃがストロ
ーブクロック周期となり、３２クロックが含まれてい
る。１クロックの周期は、４７．０３μｓｅｃ／３２ク
ロックで１．４７μｓｅｃとなる。基準同期クロックＳ
ＹＳＣＫは、１９ＭＨｚであり、０．０５２μｓｅｃの
周期なので、１クロックの周期１．４７μｓｅｃは、基
準同期クロックＳＹＳＣＫが２８カウント分となる（カ
ウンタ信号ＳＴＢＷＤが０〜２７カウント）。

【０１４７】よって、ＳＴＢ周期信号ＳＴＢＣＹＣが示
すストローブ１クロック分の周期に対応する設定値が
「２７」となり、中間カウント値期間ＳＴＢＤＴＹが示
す中間カウント値の期間に対応する設定値が「１３」と
なる。なお、上述した制御は、５ビット画像データに対
応する点灯期間のパルス制御を行う他に、図１１に示し
たＬＥＤヘッド５０３＿１〜５０３＿３の内部回路（図
１１参照）のＬＥＤ素子に流れる電流値を決定している
発光光量信号（基準電圧）Ｖｒｅｆを可変ボリュウム等
の調整手段によって調整することにより、ＬＥＤ素子に
流れる電流を制御することによっても実現可能とする。

【０１４８】

【発明の効果】以上説明してきたように、請求項１の発
明の画像形成装置によれば、書き込み装置を、１個の発
光素子アレイユニット（高コストで広幅用の発光素子ア
レイユニット）によって構成するのではなく、感光体の
軸線方向に沿って千鳥状に配列した複数個の発光素子ア
レイユニット（小幅で低コストの発光素子アレイユニッ
ト）によって構成し、その各発光素子アレイユニットへ
転送すべき画像データを分割制御手段によってその各発
光素子アレイユニット毎に分割するようにしたので、複
数個の発光素子アレイユニットによる感光体の感光層へ
の分割露光によっても、高品質の画像を得ることが可能
になる。

【０１４９】請求項２の発明の画像形成装置によれば、
書き込み装置を、１個の発光素子アレイユニットによっ
て構成するのではなく、感光体の軸線方向に沿って千鳥
状に配列し、且つ感光体の回動方向に結像させる位置を
ずらして配列した複数個の発光素子アレイユニットによ
って構成し、その各発光素子アレイユニットへ転送すべ
き画像データを分割制御手段によってその各発光素子ア
レイユニット毎に分割し、その分割した各画像データを
転送タイミング制御手段によって感光体の回動方向（送
り方向）に結像させる位置分だけ時間的にずらして各発
光素子アレイユニットへ転送させるようにしたので、請
求項１の発明と同様の効果に加え、各発光素子アレイユ
ニットと感光体との配置設計を容易にできるという効果
も得ることができる。

【０１５０】請求項３の発明の画像形成装置によれば、
請求項１又は２の書き込み装置の各発光素子アレイユニ
ットを偶数番目と奇数番目とで走査方向が逆になるよう
な方向に配列し、分割制御手段によって分割された各発
光素子アレイユニットへそれぞれ転送すべき画像データ
のうち、偶数番目の発光素子アレイユニットの各発光素
子への画像データの転送方向と奇数番目の発光素子アレ
イユニットの各発光素子への画像データの転送方向が逆
になるように転送方向制御手段によって制御するように
したので、請求項１〜３の発明のいずれかの発明と同様
の効果に加え、感光体の回動方向に結像させる位置の間
隔を狭くし、データ遅延用のメモリを節約できるという
効果も得ることができる。

【０１５１】請求項４の発明の画像形成装置によれば、
請求項２の転送タイミング制御手段による各画像データ
の転送タイミングを転送タイミング調整手段によって調
整できるようにしたので、請求項３の発明と同様の効果
に加え、次のような効果も得ることができる。例えば、
複数個の発光素子アレイユニットを感光体の軸線方向に
沿って同じ方向に千鳥状に配列し、部品・組み付けによ
り感光体の回動方向に結像させる位置がばらついてしま
っても、発光素子アレイユニット毎に画像データの転送
タイミング（遅延量）を調整することにより、書き込み
位置を最適位置に調整することができる。

【図面の簡単な説明】

【図１】この発明を実施するデジタル複写機の構成例を
示すブロック図である。

【図２】図１の画像読取装置１００の機構部の一例を示
す概略構成図である。

【図３】図１の複写機本体２００の機構部の一例を示す
概略構成図である。

【図４】図１の操作パネル４２０の構成例を示すレイア
ウト図である。

【図５】図１のデジタル複写機における全体の画像デー
タの流れを説明するためのブロック図である。

【図６】図１のＬＥＤ書込制御回路５０１の前半の構成
例を示すブロック図である。

【図７】同じくその後半の構成例を示すブロック図であ
る。

【図８】図６のＣＰＬＤ５１０（ＣＰＬＤ１）の構成例
を示すブロック図である。

【図９】図７のＣＰＬＤ５１１（ＣＰＬＤ２）の構成例
を示すブロック図である。

【図１０】図５のＬＥＤヘッド５０３＿１の構成例を示
すブロック図である。

【図１１】図１０のドライバＩＣ５３１＿１の内部回路
およびＬＥＤの構成例を示すブロック図である。

【図１２】図８のデータ入力細線化部５２１の構成例を
示す回路図である。

【図１３】同じく信号セレクト部５２０の構成例を示す
回路図である。

【図１４】同じくテストパターン生成部５２２の構成例
を示す回路図である。

【図１５】同じくセレクタ部５２３の構成例を示す回路
図である。

【図１６】同じくダブルコピー制御部５１９の構成例を
示す回路図である。

【図１７】図１６に示したダブルコピー制御部５１９の
動作を示すタイミング図である。

【図１８】図５の各ＬＥＤヘッド５０３＿１〜５０３＿
３の画像領域を説明するための説明図である。

【図１９】図６のＡ群６個のＳＲＡＭ５１４Ａ＿１（Ｓ
ＲＡＭ１），５１４Ａ＿２（ＳＲＡＭ２），Ｂ群６個の
ＳＲＡＭ５１４Ｂ＿１（ＳＲＡＭ１），５１４Ｂ＿２
（ＳＲＡＭ２）へのデータの書き込みおよびそのデータ
の読み出しの順序とＬＥＤヘッド５０３＿１（ＬＰＨ
１）の各ＬＥＤへのデータ転送方向とＳＲＡＭアドレス
を説明するための説明図である。

【図２０】図６のＡ群６個のＳＲＡＭ５１４Ａ＿３（Ｓ
ＲＡＭ３），５１４Ａ＿４（ＳＲＡＭ４），Ｂ群６個の
ＳＲＡＭ５１４Ｂ＿３（ＳＲＡＭ３），５１４Ｂ＿４
（ＳＲＡＭ４）へのデータの書き込みおよびそのデータ
の読み出しの順序とＬＥＤヘッド５０３＿２（ＬＰＨ
２）の各ＬＥＤへのデータ転送方向とＳＲＡＭアドレス
を説明するための説明図である。

【図２１】図６のＡ群６個のＳＲＡＭ５１４Ａ＿５（Ｓ
ＲＡＭ５），５１４Ａ＿６（ＳＲＡＭ６），Ｂ群６個の
ＳＲＡＭ５１４Ｂ＿５（ＳＲＡＭ５），５１４Ｂ＿６
（ＳＲＡＭ６）へのデータの書き込みおよびそのデータ
の読み出しの順序とＬＥＤヘッド５０３＿３（ＬＰＨ
３）の各ＬＥＤへのデータ転送方向とＳＲＡＭアドレス
を説明するための説明図である。

【図２２】図８のブロック切換制御部５２４の構成例を
示す回路図である。

【図２３】同じくＳＲＡＭ書き込み制御部５２５の構成
例を示す回路図である。

【図２４】同じくＳＲＡＭ読み出し制御部５２６の構成
例を示す回路図である。

【図２５】同じく書き込みパルス生成部５２７の構成例
を示す回路図である。

【図２６】同じくアドレスセレクタ部５２８の構成例を
示す回路図である。

【図２７】図２５の書き込みパルス生成部５２７および
図２６のアドレスセレクタ部５２８の動作を示すタイミ
ング図である。

【図２８】図８のデータフォーマット変換部５１８の構
成例を示す回路図である。

【図２９】同じくフィールドメモリ書き込み制御部５２
９の構成例を示す回路図である。

【図３０】同じくレジスタ部５３０の構成例を示す回路
図である。

【図３１】図９の転送制御部５４０およびテストパター
ン生成部５４１の構成例を示す回路図である。

【図３２】同じく光量補正ＲＯＭ読み出し制御部５４３
の前半の構成例を示す回路図である。

【図３３】同じくその後半の構成例を示すブロック図で
ある。

【図３４】同じくフィールドメモリ（ＦＭ）読み出し制
御部５３１の構成例を示す回路図である。

【図３５】同じくＬＰＨ１画像データ入力セレクト部５
３４およびＬＰＨ１画像データフォーマット変換部５３
５の構成例を示す回路図である。

【図３６】同じくＬＰＨ２，３画像データフォーマット
変換部５３２の構成例を示す回路図である。

【図３７】同じくＬＰＨ１画像データガンマ補正部５３
６＿１，ＬＰＨ３画像データガンマ補正部５３６＿３の
構成例を示す回路図である。

【図３８】同じくＬＰＨ２画像データガンマ補正・繋ぎ
目光量補正部５３６＿２の構成例を示す回路図である。

【図３９】同じくＰセンサ出力部５３７および画像デー
タ・光量補正データセレクト部５３８の構成例を示す回
路図である。

【図４０】同じくＬＰＨストローブ出力制御部５３９の
構成例を示す回路図である。

【図４１】図４０に示したストローブ出力制御部５３９
の動作を示すタイミング図である。

【符号の説明】

１００：画像読取装置 ２００：複写機本体 ３００：画像情報記憶装置 ３０１：画像メモリ部 ４００：操作装置 ４１０：操作制御回路 ４２０：操作パネル ５００：プリンタ装置 ５０１：ＬＥＤ書込制御回路 ５０２：ＬＥＤヘッド制御回路 ５０３（５０３＿１〜５０３＿３）：ＬＥＤヘッド ５０４：プリンタ制御回路 ５１０，５１１：ＣＰＬＤ ５１８：データフォーマット変換部 ５１９：ダブルコピー制御部 ５２０：信号セレクト部 ５２１：データ入力細線化部 ５２２：テストパターン生成部 ５２３：セレクタ部 ５２４：ブロック切換制御部 ５２５：ＳＲＡＭ書き込み制御部 ５２６：ＳＲＡＭ読み出し制御部 ５２７：書き込みパルス生成部 ５２８：アドレスセレクタ部 ５２９：フィールドメモリ書き込み制御部 ５３０，５４２：レジスタ部 ５３１：フィールドメモリ読み出し制御部 ５３２：ＬＰＨ２，３画像データフォーマット変換部 ５３４：ＬＰＨ１画像データ入力セレクト部 ５３５：ＬＰＨ１画像データフォーマット変換部 ５３６＿１：ＬＰＨ１画像データガンマ補正部 ５３６＿２：ＬＰＨ２画像データガンマ補正・繋ぎ目光
量補正部 ５３６＿３：ＬＰＨ３画像データガンマ補正部 ５３７：Ｐセンサ出力部 ５３８：画像データ・光量補正データセレクト部 ５３９：ＬＰＨストローブ出力制御部 ５４０：転送制御部 ５４１：テストパターン生成部 ５４３：光量補正ＲＯＭ読み出し制御部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 画像データを感光体上に書き込むための
   複数個の発光素子を主走査方向に所定密度でアレイ状に
   列設した発光素子アレイユニットを用いた書き込み装置
   を有する画像形成装置において、 前記書き込み装置を、前記発光素子アレイユニットとし
   て、前記感光体の軸線方向に沿って千鳥状に配列した複
   数個の発光素子アレイユニットによって構成し、 前記各発光素子アレイユニットへ転送すべき画像データ
   をその各発光素子アレイユニット毎に分割する分割制御
   手段を設けたことを特徴とする画像形成装置。
2. 【請求項２】 画像データを感光体上に書き込むための
   複数個の発光素子を主走査方向に所定密度でアレイ状に
   列設した発光素子アレイユニットを用いた書き込み装置
   を有する画像形成装置において、 前記書き込み装置を、前記発光素子アレイユニットとし
   て、前記感光体の軸線方向に沿って千鳥状に配列し、且
   つ前記感光体の回動方向に結像させる位置をずらして配
   列した複数個の発光素子アレイユニットによって構成
   し、 前記各発光素子アレイユニットへ転送すべき画像データ
   をその各発光素子アレイユニット毎に分割する分割制御
   手段と、該手段によって分割した各画像データを前記感
   光体の回動方向に結像させる位置分だけ時間的にずらし
   て前記各発光素子アレイユニットへ転送させる転送タイ
   ミング制御手段とを設けたことを特徴とする画像形成装
   置。
3. 【請求項３】 請求項１又は２記載の画像形成装置にお
   いて、 前記書き込み装置の各発光素子アレイユニットを偶数番
   目と奇数番目とで走査方向が逆になるような方向に配列
   し、 前記分割制御手段によって分割された各発光素子アレイ
   ユニットへそれぞれ転送すべき画像データのうち、偶数
   番目の発光素子アレイユニットの各発光素子への画像デ
   ータの転送方向と奇数番目の発光素子アレイユニットの
   各発光素子への画像データの転送方向が逆になるように
   制御する転送方向制御手段を設けたことを特徴とする画
   像形成装置。
4. 【請求項４】 請求項２記載の画像形成装置において、 前記転送タイミング制御手段による各画像データの転送
   タイミングを調整する転送タイミング調整手段を設けた
   ことを特徴とする画像形成装置。