JPH0713534A - 表示装置 - Google Patents

Abstract

(57)【要約】 【構成】情報処理装置の表示装置において、画像データ
を格納するＶＲＡＭのＣＰＵから見たアドレスを変換
し、ＶＲＡＭ自身に供給する物理アドレスを生成し、Ｖ
ＲＡＭのアクセスモードの１つである高速ページモード
が有効になる空間を、表示画面の縦方向に割当てる表示
装置。 【効果】高速ページモードでアクセス可能な空間が画面
の縦方向に割り当てられるため、縦方向の描画が高速に
行えるようになる。このため、情報処理装置の描画処理
が速くなり、使用者から見て心地良い操作環境が提供で
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置の表示装
置における画像データ記憶装置の構成及びその制御に関
する。

【０００２】

【従来の技術】情報処理装置の表示装置における画像デ
ータ記憶装置では、マルチポートメモリであるＶＲＡＭ
を使用するのが一般的である。このＶＲＡＭは、シリア
ルアクセスメモリを備えた、ダイナミックメモリ（ＤＲ
ＡＭ）であり、ＤＲＡＭのメモリセルアレイのある行の
データをシリアルアクセスメモリに転送し、転送した行
データをシリアルアクセスメモリからシリアルデータと
して取り出すことが可能である。一方、一般的にＣＲＴ
ディスプレイは画面を左から右へ、上から下へ走査する
ことによって表示している（この横への走査線をラスタ
と呼ぶ）。よって、ＶＲＡＭのシリアルデータをＣＲＴ
ディスプレイへの走査データに対応させることにより簡
単な構成で表示装置を実現している。

【０００３】マルチポートメモリを用いた表示装置の公
知例として、特開昭６２−２５４１８１号公報がある。

【０００４】本発明は、ＶＲＡＭの描画アクセスにおい
て、表示領域の縦方向に高速ページアクセスを可能にし
たときの、ＶＲＡＭからの表示読み出し制御を簡略化す
る手段を提供するものである。

【０００５】

【発明が解決しようとする課題】描画のために、高速に
ＶＲＡＭをアクセスするためには、ＶＲＡＭ（ＤＲＡ
Ｍ）の持つ高速ページモードを使用することが望まし
い。しかし、一般的な表示装置では、ＶＲＡＭの行デー
タと表示画面との対応から、ラスタ方向である横方向へ
のアクセスには高速ページモードが使用可能であるが、
ラスタに対し垂直な縦方向へのアクセスには高速ページ
モードの使用が難しいという問題点があった。

【０００６】このため、垂直方向成分の多い直線や、縦
方向に長い短冊的な矩形の描画は、ＶＲＡＭのアクセス
タイムが長くなり、高速化が難しいという問題点があっ
た。

【０００７】単純に縦方向へのアクセスは高速ページモ
ードを可能にするためにはＶＲＡＭのメモリマップを変
えることで実現可能であるが、ＶＲＡＭは表示読み出し
のためのシリアルアクセスメモリを持ち、このシリアル
アクセスメモリをラスタ方向に割り当てないと表示読み
出しの制御が複雑になるという問題点があった。

【０００８】スプリット転送をサポートしているＶＲＡ
Ｍを用いて構成すると、上位側シリアルアクセスメモリ
と、下位側シリアルアクセスメモリで読み込む列が固定
されているという問題点があった。

【０００９】

【課題を解決するための手段】ＣＰＵから見た論理アド
レスマップと、ＶＲＡＭの物理アドレスマップを変換す
るアドレス変換手段を設ける。

【００１０】この変換手段を、ＶＲＡＭのアドレス線を
入れ替える事で実現する。

【００１１】スプリットデータ転送をサポートしている
ＶＲＡＭの場合は、行アドレスの値によって列アドレス
の幾つかのアドレス線の論理を反転させることで行う。

【００１２】表示読みだしのためのシリアルアクセスメ
モリを複数系統持ち、複数のシリアルアクセスメモリを
制御する制御手段を設け、複数のシリアルアクセスメモ
リを順次切り換えながらアクセスする。

【００１３】ＶＲＡＭのメモリマトリックスと、シリア
ルアクセスメモリとの間に、データ選択手段を設け、シ
リアルアクセスメモリに転送するデータを選択する。

【００１４】

【作用】表示画面の１ラスタを２のべき乗に等分し、分
割したラスタに対応するデータを単位として、縦方向の
複数ラスタ分のデータを１組にし、ＶＲＡＭのメモリマ
トリックスの１行に割り当てる。これにより、ＶＲＡＭ
の１行に含まれるデータが、複数ラスタにまたがるた
め、高速ページにヒットするラスタの本数が増える。

【００１５】シリアルアクセスメモリを複数持つことに
より、１ラスタのデータがＶＲＡＭのメモリマトリック
スの複数行に分割されて格納されていても、表示読み出
しを簡単な制御で行うことが可能になる。

【００１６】ＶＲＡＭのメモリマトリックスと、シリア
ルアクセスメモリとの間に、データ選択手段を設けるこ
とにより、シリアルアクセスメモリに転送するデータが
選択可能になる。よって、ＶＲＡＭのメモリマトリック
スの複数行に分割されて格納された表示データを１本の
シリアルアクセスメモリに転送でき、表示読み出しを簡
単な制御で行うことが可能になる。

【００１７】アドレス変換はアドレス線の入れ替えや、
行アドレスの値によって列アドレスの論理を反転させる
ことで行うため、簡単な回路で実現できる。また、ＣＰ
Ｕからのアドレスを変換してＶＲＡＭの物理アドレスを
生成しているため、ＣＰＵからはアドレス変換を意識す
る必要は無い。

【００１８】

【実施例】本発明の実施例を図１，２，３，４，５，６
を用いて説明する。

【００１９】図１は、表示画面を横１２８０×縦１０２
４ドットの解像度かつ２５６色同時表示にするために、
画像データを格納するフレームバッファ（１）として横
２０４８×縦１０２４ドット、８プレンの空間を２５６
キロワード×８ビット（一個のＶＲＡＭにデータ線を８
本接続可能）の２メガビットのＶＲＡＭを８個用いて構
成した場合のメモリマップの一例を示している。フレー
ムバッファ（１）は、複数のプレン（２）から構成され
ており、またプレン（２）は、複数のラスタ(３）から
構成されている。

【００２０】８プレンの空間を８ビット幅のＶＲＡＭを
８個用いているため、同時に最大６４ビットのデータを
扱う事ができ、これは８画素分のデータである。この８
画素単位のデータを１ワード（４）とする。図１では８
画素単位に画面の走査方向であるラスタ方向に順次アド
レスを割り当てている。

【００２１】本実施例では、解像度を横２０４８×縦１
０２４ドット、８プレンの空間を２５６キロワード×８
ビットの２メガビットのＶＲＡＭを８個用いて構成した
場合で説明しているが、解像度，プレン数，使用するＶ
ＲＡＭともこれに限ったものではない。

【００２２】簡単化のため１プレンの空間を考えると、
ここで例に挙げたＶＲＡＭは図２のようにデータ線一本
当りの記憶手段を、５１２×５１２ビットのメモリセル
アレイ（５）で構成されているため、１行（６）が５１
２ビットで構成されている。

【００２３】このＶＲＡＭをアクセスするためには、ま
ず行アドレスを与えて、５１２行の中から１行を特定
し、次に列アドレスを与えて、５１２列の中のから１列
を特定し、１ビットのデータ（７）を特定する。

【００２４】ＶＲＡＭ１個ではこの５１２ビットが高速
ページの対象範囲であるが、８個用いて直列的に接続す
ると、全体では１行の容量が４０９６ビットになりこれ
が高速ページでアクセス可能な１ページとなる。

【００２５】従来の構成では図１のようにメモリ空間の
１ラスタ（３）は２０４８ドットであるため２ラスタが
高速ページの対象の単位になる。よって、２０４８ドッ
ト×２ラスタの横に細長い空間内での描画は高速に行う
ことが可能であるが、実際の描画では、このような横に
細長い空間内に収まる場合は少ない。

【００２６】一方、図３のように５１２ドットでアドレ
スが折り返されるようにマッピングすると、ラスタ方向
の高速ページ対象空間は５１２ドットと短くなるが、８
ラスタが高速ページの対象の単位になる。よって、５１
２ドット×８ラスタの空間(８）が高速ページの対象に
なり、この空間の描画は高速に行うことが可能になる。
このようにＶＲＡＭをマッピングすると、ＶＲＡＭを領
域（９），（１０），（１１），（１２）に分割するこ
とになる。

【００２７】本実施例では、アドレスを折り返す位置を
５１２ドットとして説明しているが、本発明ではアドレ
スを折り返す位置は５１２ドットに限ったものではな
い。

【００２８】但し、１ラスタを５１２ドット単位で区切
るため、表示のためのデータの読み出しが複雑になる。
図１のように、ＶＲＡＭをマッピングするとシリアルア
クセスメモリに４０９６ビットのデータが在るため、表
示画面の１ラスタ１２８０ドットは十分にカバーでき
る。このため、最大でも表示画面の各ラスタ毎にメモリ
セルアレイからシリアルアクセスメモリに表示データを
転送すれば良い。しかし、１ラスタを５１２ドット単位
で区切ると、表示画面の１ラスタ表示中にメモリセルア
レイ（５）の中の異なる行のデータを表示する必要が起
きる。

【００２９】メモリ１個のデータ線１本について考える
と、画像データを格納しているメモリセルアレイは、模
式的に書くと図２のように５１２ビットを１行（６）と
する、５１２行から構成されている。

【００３０】１ラスタを５１２ドット毎に４分割してい
るため、メモリ１個の担当範囲は１ラスタ当り６４ドッ
トになる。横６４ドット，縦８ラスタ分を１行に格納す
るためには、図４のように６４ビットのブロック（１
３）を単位として、ブロック１，５，９，１３，１７，
２１，２５，２９を、同一行に格納する必要がある。同
様に、２，６，１０・・・３０と３，７，１１・・・３
１と４，８，１２・・・３２も同一行に格納する必要が
ある。また、表示読みだしは、図４の表示画面イメージ
のように１，２，３，４・・・と順番に読みだす必要が
ある。つまり、６４ビット毎に異なる行のデータを読み
出す必要があることになる。

【００３１】ここで、ＶＲＡＭ内の５１２行を１２８行
毎に（１６），（１７），（１８），（１９）と４分割
し、それぞれ図３の領域（９），（１０），（１１），
（１２）に割り当てる。

【００３２】そこで、図５では、ＶＲＡＭ（２０）の素
子内に表示読み出し用のシリアルアクセスメモリを（２
１），（２２），（２３），（２４）と４組設けて、各
シリアルアクセスメモリにそれぞれ行（２５），（２
６），（２７），（２８）を転送し、６４ビット毎に読
み出すシリアルアクセスメモリを切り替える。

【００３３】本実施例では、シリアルアクセスメモリを
４組設けた例で説明しているが、４組に限ったものでは
ない。但し、１ラスタをｎ分割した場合、シリアルアク
セスメモリをｎ組設けることが最も効率が良い。

【００３４】シリアルアクセスメモリの制御は、シリア
ルアクセスメモリ制御部（ＳＡＭ制御部）（２９），
（３０），（３１），（３２）に入力する、シリアルク
ロック（３４）とシリアルアウトプットイネーブル（３
５）の２つの信号で行われている。この２種類の制御信
号によってデータ出力（３３）が制御される。これらの
制御信号も４組設けて、外部制御回路において、まずシ
リアルアクセスメモリ(２５）のみから６４ビット分の
データを読み出し、次にシリアルアクセスメモリ（２
６）のみから６４ビット分のデータを読み出す。同様
に、シリアルアクセスメモリ（２７），（２８）と繰り
返し、またシリアルアクセスメモリ（２５）に戻る動作
を繰り返していく。また、読み出し動作が行われていな
いシリアルアクセスメモリへのシリアルクロックの供給
は停止し、次回読み出しの順番が回ってきたときに、続
きから読み出せるように制御する。

【００３５】この制御のために図６のように、ＶＲＡＭ
（２０）の中にシリアルアクセスメモリ選択手段（３
８）及びシリアルデータ選択手段（３６）を集積しても
良い。

【００３６】このとき、選択のための信号をＶＲＡＭチ
ップに入力する必要があり、１つのシリアルアクセスメ
モリから読み出すビット量を設定する記憶手段（３７）
を設け、その記憶手段に値を設定すると自動的にシリア
ルアクセスメモリを切り替える機構を設けても良い。

【００３７】本発明の第２の実施例を図７，８を用いて
説明する。

【００３８】図７は、シリアルアクセスメモリが８分割
されており、６４ビットを単位（１３）として任意の行
の任意の列を転送可能なシリアルアクセスメモリを備え
たＶＲＡＭである。

【００３９】通常のシリアルメモリではシリアルメモリ
内の各ビットはメモリセルアレイ(５）の列と１対１の
対応関係にある。このため、メモリセルアレイ中のある
行の先頭のビットをシリアルアクセスメモリの中間に転
送することは不可能であった。

【００４０】そこで、８入力１出力の選択手段（４０）
をメモリセルアレイ（５）とシリアルアクセスメモリ
（３９）の間に設ける。

【００４１】これにより、図７の１，２，３，４・・・
８の６４ビットのブロックを１本のシリアルアクセスメ
モリに順次転送し、従来と同じ読み出し方法で、表示読
み出しを行う。

【００４２】この８入力１出力の選択手段（４０）は、
シリアルアクセスメモリ（３９）の全ビット分、５１２
個設けても、分割単位である６４ビット分、６４個のみ
設けて６４ビット毎に順次シリアルアクセスメモリ（３
９）に転送しても良い。

【００４３】また、シリアルアクセスメモリを２分割
し、２分割のスプリット転送機能を考えると、１本のシ
リアルアクセスメモリは２５６ビットの容量になるた
め、分割単位である６４ビット４個分になる。下位側の
シリアルアクセスメモリに、図７の１，２，３，４の６
４ビットのブロックを転送し、表示読み出しを開始し、
表示読み出し中に次の５，６，７，８を上位側のシリア
ルアクセスメモリに転送することにより、切れ目無く表
示読み出しを続けることが可能になる。

【００４４】本発明の第３の実施例を図９，１０を用い
て説明する。

【００４５】メモリ１個のデータ線１本について考える
と、画像データを格納しているメモリセルアレイは、模
式的に書くと図９のように５１２ビットを１行（６）と
する、５１２行から構成されている。

【００４６】１個のＶＲＡＭについて考えると、画面の
各表示位置のデータ６４ビット毎に左から右へ順番に番
号を振り、縦方向のページ対象空間を増やすためには、
ＶＲＡＭのある１つの行には、１，５，９，１３，１
７，２１，２５，２９を割り付ける必要がある。これを
図示すると、図９になる。

【００４７】スプリット転送とストッピングカラムをサ
ポートしているＶＲＡＭを本発明に適応すると、２，
６，１０・・・３０と３，７，１１・・・３１と４，
８，１２・・・３２も同一行に格納する必要があるが、
図９のように空間（１７），（１９）の行では、２，
６，１０，１４を上位側に、１８，２２，２６，３０を
下位側に、４，８，１２，１６を上位側に、２０，２
４，２８，３２を下位側にデータを割り付ける必要があ
る。

【００４８】これは、ストッピングカラムをサポートし
ているＶＲＡＭでは、シリアルアクセスメモリ部を上位
側（４３）と下位側（４２）の２つに分割し、ストッピ
ングカラムで指定した境界（４４）に来る度に、読み出
すシリアルアクセスメモリを上位側か下位側か切り替え
る。下位側のシリアルアクセスメモリから表示読み出し
を始めるとして、表示読み出し開始位置は、下位側のシ
リアルアクセスメモリへのデータ転送サイクルで示され
たアドレスから始まるが、ストッピングカラムで指定し
た境界に達すると、上位側のシリアルアクセスメモリか
ら表示読み出しを行う。このときの、上位側のシリアル
アクセスメモリの表示読み出し開始位置は、上位側のシ
リアルアクセスメモリへのデータ転送サイクルで示され
たアドレスから行われる。

【００４９】ここで、ストッピングカラムを６４ビット
に設定し、行（６）を表示読み出し開始位置を”０”と
して、シリアルアクセスメモリにデータ転送すると、下
位側から１の表示を始める。１の表示６４ビットの読み
出しを終えると、上位側のシリアルアクセスメモリに切
り替わるために、２の表示は上位側から行われることに
なる。よって、２を含む行は図９の様に、論理アドレス
の上位側を物理アドレスの下位側に割り付ける必要があ
る。

【００５０】これを実現するためには例えば、メモリマ
トリックスの５１２行を１２８行ずつ４組にして、各組
に図３の領域（９），（１０），（１１），（１２）を
割り当てると、０から１２７行（１６）と２５６から３
８３行（１８）までは列アドレスはそのままで、１２８
から２５５行（１７）と３８４行から５１１行（１９）
までは列アドレスの最上位ビットを反転し、ＶＲＡＭに
アドレスを入力する必要がある。このときの、行アドレ
スと、行の関係は図１０に示すようになる。この場合、
行アドレスのＡ７の値によって、列アドレスのＡ８を反
転すれば実現可能であることがわかる。これは、行アド
レスのＡ７と列アドレスのＡ８との排他的論理和を取
り、列アドレスのＡ８とすればよい。

【００５１】これを実現するアドレス変換回路は、図１
０になる。

【００５２】４ラスタ目の最後のデータ１６（４５）の
表示を終了すると次はデータ１７（４６）を表示する必
要があり、このときは表示していた上位側のシリアルア
クセスメモリ（４３）にデータ１７（４６）を転送する
必要が起きるため、スプリット転送は使うことが出来な
くなる。しかし一方では、ラスタ最後のデータを表示し
終わると次のラスタの表示までには帰線期間が存在する
ため、通常のリード転送でも転送可能である。同様に、
８ラスタ目の最後のデータ３２（４７）の表示を終了す
ると次はデータ３３（４８）を表示する必要がある場合
のデータ転送でも問題になることはない。

【００５３】

【発明の効果】高速ページモードでアクセス可能な空間
が画面の縦方向に割り当てられるため、縦方向の描画が
高速に行えるようになる。このため、情報処理装置の描
画処理が速くなり、使用者から見て心地良い操作環境が
提供できる。

【図面の簡単な説明】

【図１】一般的なＶＲＡＭメモリマップを示す図であ
る。

【図２】ＶＲＡＭメモリセルアレイの構造図である。

【図３】本発明のＶＲＡＭメモリマップの一例を示す図
である。

【図４】本発明での表示データとメモリセルアレイ内格
納位置との関係を示す図である。

【図５】複数のシリアルアクセスメモリを持つＶＲＡＭ
の一例を示す図である。

【図６】シリアルアクセスメモリ選択手段，データ選択
手段を設けたＶＲＡＭの一例を示す図である。

【図７】第２の実施例の動作を説明する図である。

【図８】第２の実施例の実現手段を説明する図である。

【図９】第３の実施例の動作を説明する図である。

【図１０】第３の実施例の実現手段を説明する図であ
る。

【符号の説明】

１…フレームバッファ、２…プレン、３…ラスタ、４…
ワード、５…メモリセルアレイ、６…行、７…１ビッ
ト、８…５１２ドット×８ラスタの空間、９，１０，１
１，１２…４分割したフレームバッファの各領域、１３
…６４ビットの分割単位、１４…８ラスタの表示デー
タ、１５…行、１６，１７，１８，１９…４分割したフ
レームバッファの各領域に対応するＶＲＡＭ領域、２０
…ＶＲＡＭチップ、２１，２２，２３，２４…行、２
５，２６，２７，２８…シリアルアクセスメモリ、２
９，３０，３１，３２…シリアルアクセスメモリ制御
部、３３…シリアルデータ出力、３４…シリアルクロッ
ク、３５…シリアルアウトプットイネーブル、３６…デ
ータ選択手段、３７…記憶手段を含むカウンタ、３８…
シリアルアクセスメモリ選択手段、３９…シリアルアク
セスメモリ、４０…データ選択手段、４１…シリアルア
クセスメモリ内の１ビット、４２…下位側シリアルアク
セスメモリ、４３…上位側シリアルアクセスメモリ、４
４…ストッピングカラム境界、４５，４６，４７…表示
データ。

フロントページの続き (72)発明者 森野 東海 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 川島 秀之 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】情報処理装置の表示装置において、画像デ
   ータを格納するＶＲＡＭのＣＰＵから見たアドレスを変
   換し、ＶＲＡＭ自身に供給する物理アドレスを生成し、
   ＶＲＡＭのアクセスモードの１つである高速ページモー
   ドが有効になる空間を、表示画面の縦方向に割当てるこ
   とを特徴とする表示装置。
2. 【請求項２】表示読み出しのためのシリアルアクセスメ
   モリを複数系統持つことを特徴とするマルチポートメモ
   リ。
3. 【請求項３】表示読み出しのためのシリアルアクセスメ
   モリを複数系統持ち、各シリアルアクセスメモリごとに
   異なる行のデータを転送し、ある定められたビット毎に
   読み出すシリアルアクセスメモリを切り替えることを特
   徴とするマルチポートメモリ。
4. 【請求項４】表示読み出しのためのシリアルアクセスメ
   モリを複数系統持ち、各シリアルアクセスメモリに、あ
   る行の内の任意のアドレスからの表示データを転送する
   ことを特徴とする請求項２又は３のマルチポートメモ
   リ。
5. 【請求項５】表示読み出しのためのシリアルアクセスメ
   モリを２のべき乗の数に分割し、シリアルアクセスメモ
   リの分割単位毎に異なる行の表示データを転送可能にし
   たことを特徴とするマルチポートメモリ。
6. 【請求項６】表示読み出しのためのシリアルアクセスメ
   モリを２のべき乗の数に分割し、シリアルアクセスメモ
   リの分割単位毎に行内の任意の位置の表示データを転送
   可能にしたことを特徴とするマルチポートメモリ。