JPS63200245A - フレーム・バツフア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、コンピュータとこれに接続されるラスタ走査
ビデオ・ディスプレイ・モニターとの間のインターフェ
ース用ディスプレイ・アダプタに係り、特にスタンド・
アローン・ワークステーション中では従来得られなかっ
た多くのファンクションを提供するアダプタに関する。

本発明は、さらに具体的には、上述のようなビデオ・ア
ダプタのフレーム・バッファのメモリ・アーキテクチュ
アおよび制御に関する。

Ｂ、従来技術 パーソナル・コンピュータおよびワークステーションの
速度およびファイル容量が増大するにつれて、高解像度
インテリジェント・ディスプレイ・アダプタに対する需
要もまた増大している。このように能力が増大すると、
専用のグラフィック・ディスプレイ端末を有するメイン
フレーム・コンピュータに従来限定されていた大型グラ
フィック・アプリケーションを、スタンドアローン・シ
ステムに移すことが可能になる。本発明は、複雑なグラ
フィック・アプリケーションに必要なグラフィック・フ
ァンクションおよび性能をスタンドアローン・ワークス
テーション中に提供するために。

ビデオ・ディスプレイ・アダプタに組込むことができる
ファンクションに関するものである。

このように能力の高いアダプタは、非常に広範囲のアプ
リケーションをカバーする高性能で適度なコストのアダ
プタ・ファンクションを提供できる小型のスタンドアロ
ーン・システムに特に必要である。

フレーム・バッファのメモリ構成は、このようなバッフ
ァが組込まれたラスタ走査ディスプレイの最新の性能に
対する制限ファクタである。メモリ構成は、１つのメモ
リ・サイクルでアクセスできる画素の数及び画素位置を
決定するので、最新のハードウェアによって並列に更新
できる画素数を制限する。高性能ディスプレイによれば
、並列更新によって、フレーム・バッファの１画素当り
のメモリ・サイクルを有効に短くできる。必要な並列更
新は、フレーム・バッファに書込もうとするオブジェク
トの寸法および形状に依存する。したがって、書込もう
とするオブジェクトが、長い水平線だけならば、１６ま
たは３２個の水平画素を並列にアクセスできる構成が理
想である。同様に、表示しようとするオブジェクトが６
×８文字ならば、画素の６×８７レイを並列にアクセス
できるのが完壁である。

フレーム・バッファ・メモリ構成に付加された別の利点
は、任意の画素境界においてこれらの画素アレイをアク
セスできる能力である。１６個の水平画素の並列アクセ
スの上記例が、左縁部の位置を１６画素境界に制限すと
るすれば、線が１６画素境界からスタートするとき（こ
のようなことは通常生じない）にのみ効率を最大にする
ことができる。左縁を必要な画素境界に置くことができ
る１６個の画素へのアクセスが効率をより高いものにす
る。本明細書では、この種の並列アクセスを“画素整列
（ｐｉｘｅｌ　ａｌｉｇｎｅｄ）”アクセスと呼ぶこと
にする。

具体的なメモリ構成が、フレーム・バッファが組込まれ
たシステムおよびこれに関連した最新ハードウェアのコ
ストおよび複雑性を決定する。メモリ構成およびその具
体的実現手段が、フレーム・バッファを組込んだディス
プレイのコストおよびファンクションを決定する上で重
要である。メモリ・チップの本質から、フレーム・バッ
ファ構成の複雑性は、メモリ・チップの数およびこれら
を接続する独特の信号ワイヤの数によって決定される。

これらのメモリ・ワイヤは、アドレス・ワイヤ（通常、
これらは多重化されて行アドレスおよび列アドレス信号
となる）データ・ワイヤおよび制御信号（行アドレス・
ストローブ、列アドレス・ストローブ、および書込イネ
ーブル）から成っている。

米国特許第４４３５７９２号は、１６個の画素整列水平
画素のアクセスを可能にするフレーム・バッファ構成を
開示している。これは、ＩＫＸＩＫフレーム・バッファ
を実現するために１６個のメモリ・チップ（各６４キロ
ビツト）を使用している。整列画素ワードをアクセスす
る能力は、所要ワードの左境界に応じて異なったチップ
に列アドレスを一ストローブすることによって得られる
。

具体的には、１６本の列アドレス・ストローブ・ワイヤ
を除いて１本のアドレス母線を使用する。

最初のアドレスが駆動され、適当なチップがストローブ
され、これに続いて第２のアドレスが駆動され、残りの
チップがストローブされる。これを実現するには、８個
のアドレス信号のほかより長いメモリ・サイクルを必要
とする。

１９８３年１月付の“エイ・シー・エム・トランザクシ
ョン・オン・グラフィックス（ＡＣＭＴｒａｎｓａｃｔ
ｉｏｎｓ　ｏｎ　Ｇｒａｐｈｉｃｓ）”Ｖｏｌ、２．Ｎ
。

１の第３２頁乃至第５６頁に掲載されたロバート・エフ
・スプロール（Ｒｏｂｅｒｔ　Ｆ　５ｐｒｏｏｌｌ）　
、イヴアン・イー・スザーランド（Ｉｖａｎ　Ｅ　５ｕ
ｔｈｅｒｌａｎｄ）、アリスタ・トンムソン（Ａｌｉｓ
ｔａｉｒ　Ｔｈｏｍｐｓｏｎ）　。

サテイス・グプタ（Ｓａｔｉｔｈ　Ｇｕｐｔａ）および
チャールズ・ミンスタ（Ｃｈａｒｌｅｓ　Ｍｉｎｓｔｅ
ｒ）著の“８×８デイスプレイ２′という題名の論文は
、異なった動作のアクセスを最適化するために整列画素
となる得る８×８画素アレイへのアクセスの具体案を開
示している。８×８デイスプレイは、８×８メモリ・チ
ップ・アレイの異なった列に異なったアドレスを供給で
きる８組のアドレス（各８ワイヤ）を有する。これに使
用されているメモリ構成は、同じアドレス・ワイヤを使
用し且つ異なる列アトローブを提供することによって別
個の行アドレスを提供し、異なる列の異なるアドレスを
駆動することによって別個の列アドレスを提供する。

８×８デイスプレイは、全６４画素の読取りと書込みを
行うことができる。したがって、１画素当たり８ビツト
のフレーム・バッファは、５１２ビツト（６４ｘ８）の
データを使用する。明らかに、このような多量のビット
は、プロセッサ・アレイのみによって処理でき、そうで
なければ、別個にマルチプレクサを設ける必要がある。

そうすると、フレーム・バッファからこの寸法のデータ
・バスに読出すビットの数が少なくなる。単一処理装置
中では、このように多量のＩｌｏおよびアドレス数は多
すぎて許容できない。本発明は、フレーム・バッファに
完全な画素整列アクセス可能性を与えつつアドレス、デ
ータおよび制御ワイヤの数を低減するフレーム・バッフ
ァ・メモリ構成を提供するものである。

米国特許第４４３４５０２号は、読取動作のみについて
ではあるが画素整列メモリ・アクセスについて開示して
いる。この特許は、また、読取および書込の動作双方の
ための全点アドレス可能性を提供する。この特許におい
ては、メモリをいくつかの小さなブロック（少なくとも
４個）に分割し、これらにそれぞれ異なったアドレス制
御を提供することをベースとしてメモリが構成されてい
る。本発明は、この特許のように空間を分割するのでは
なくメモリの種々の部分に対する時分割すなわちアドレ
スの多重化を使用するものである。

しタカって、本発明のフレーム・バッファは、共通のア
ドレス制御の下の単一の物理的ブロックと考えることが
できる。

米国特許第４４３４５０２号においては、メモリ・ブロ
ックの数と等しい数の演算装置が、アドレスの増加／減
少のために必要である。これは、特別のハードウェア例
えばより大きなチップ計数値のためにフレーム・バッフ
ァをより高価なものにしてしまう。本発明は、１個の外
部アドレス増加器および１個の４−１アドレス・マルチ
プレクサを必要とするだけである。

さらに、米国特許第４４３４５０２号によれば、アドレ
ス・バスの数は、フレーム・バッファ中のブロックの数
の２倍でなければならない。これは。

このような構成をＶＬＳＩ中で実現することを妨げる。

何故なら、多数の入力および出力を必要とするからであ
る。本発明においては、１つのアドレス・バスしか必要
としないので、アドレス制御装置をＶＬＳＩ技術により
完全に実現することができる。

また、米国特許第４４３４５０２号のフレーム・バッフ
ァは一般的なスタティックＲＡＭによって構成されてい
る。スタティックＲＡＭは、通常、一般的なダイナミッ
クＲＡＭより密度が低い。しかし、スタティックＲＡＭ
は、アドレスの別個の対をメモリ・ブロックに適用する
のを可能にする。

上述のようなフレーム・バッファに必要なボード・スペ
ースおよびメモリ・チップの数を低減するためにスタテ
ィックＲＡＭではなく一般的なダイナミックＲＡＭ　（
これはオン・チップ行／列アドレス・デマルチプレクサ
を有する）が使用されると。

各メモリ・ブロックに対して別個に２−１アドレス・デ
マルチプレクサが必要である。本発明はスタティックＲ
ＡＭに関するものではない。何故なら、スタティックＲ
ＡＭを大型フレーム・バッファに使用するのは実用的で
ないからである。最後に、米国特許第４４３４５０２号
では、データ・バスの寸法の低減は、各ブロックにつき
１つずつ論理選択装置を付加することによって実現され
る。

本発明では、別個のハードウェアを付加することなくデ
ータ・バス線の数を非常に減少させ兆ことができる。一
方、データ・バスの寸法が低減されていないかのように
、同じ書込動作性能を得ることができる。

要するに、米国特許第４４３４５０２号に開示された方
法および装置は、メモリそれ自身を構成するよりも多く
の制御ハードウェア・チップを必要とする。これに対し
、本発明は、非常にわずかのコストおよびスペースでフ
レーム・バッファ制御装置を構成できる一方、同一また
はそれ以上の性能を得ることができる。

米国特許第４４４２５０３号は、リニア構成のフレーム
・バッファ中に二次元ベクトル（すなわち曲線）を描く
性能を高める方法を開示している。

この特許に開示されたフレーム・バッファは、基本的に
一般的なアーキテクチュアを採用し、ラスタ像を記憶す
るには適当な性能を有するが、二次元描画には動作がお
そい。

米国特許第４４４２５０３号の解決方法は、米国特許第
４４３４５０２号に開示されたフレーム・バッファ設計
と同じアプローチに基いている。すなわち、フレーム・
バッファをいくつかの小さなモジュールから作り上げる
必要がある。したがって、米国特許第４４４２５０３号
の特徴は、例えばベクトルを描くためにアドレスの二次
元アレイを各フレーム・バッファ・モジュールへの別個
のアドレスに変換し、これらのアドレスを各記憶モジュ
ールのアドレス入力分布にさせるアドレス変換装置であ
る。記憶モジュールの数は、ベクトル・ストローブ・フ
ァイルの垂直寸法に実質的に等しい。

これに対し、本発明は、二次元フレーム・バッファの構
成および実現手段に関するものであり、このようなバッ
ファは、特別のアドレス変換の必要もなくまた多くのメ
モリ・モジュールを別個にアドレスするための手段を設
ける必要なく、ベクトル描画だけでなくラスタ像を記憶
するのに満足に使用できる。

米国特許第４４７５１０４号は、二次元表現を容易にし
三次元像の記憶を容易にするいわゆる２バツフア・アル
ゴリズムについて開示している。

しかし、この特許は、フレーム・バッファ・アーキテク
チュアに関するものではなく、単に、フレーム・バッフ
ァに記憶されるデータの解読方法に関するものである。

これは、本発明のメモリ構成に何ら関係するものではな
い。

米国特許第４５０９０４３号は、同じフレーム・バッフ
ァ中に記憶された像を重ね合せるために一般的なビデオ
・ルックアップ・テーブルを使用する方法を開示してい
る。この特許は、フレーム・バッファの構成が上記技術
目的のために寄与しているわけではなく、本発明による
バッファ・アーキテクチュアには関係無い。

アイ・ビー・エム・ジャーナル・オブ・リサーチ・アン
ド・ディベロプメント（ＩＢＭ　Ｊｏｕｒｎａｌ　ｏｆ
Ｒｅｓｅａｒｃｈ　ａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ）
　Ｖ　ｏ　ｌ　、　２８　、　Ｎ　ｏ　。

４．１９８４年７月号に掲載されたディル（Ｄｉｌｌ）
外著のパ全点アドレス可能うスク表示メモリ（ＡＬＬ　
　ＰＯＩＮＴＳ　　ＡＤＤＲＩＥＳＳＡＢＬＥ　　ＲＡ
ＳＴＥＲＤＩＳＰＬＡＹＭＥＭＯＲＹ）”という題名の
論文は、二次元フレーｌトバッファ・アーキテクチュア
を開示している点において本発明に関係がある。この論
文に開示された装置は、最初の２つの米国特許のように
、フレーム・バッファを別個のアドレス・バスを有する
小さなメモリ・モジュールに分割する必要がない。

しかし、本発明のアーキテクチュアとは異なる。

この論文に開示された第１の手法は、各メモリ・チップ
の内部に設けられた別個のアドレス増加器を必要とする
。しかし、このようなチップは現在入手不可能である。

さらに、別のメモリ・セルのために使用できるのに、チ
ップ・スペースを追加の増加器のために使用することは
ほとんど不可能である。したがって、このような方法は
、理論上可能であっても実用的ではない。

上記論文に開示された第２の手法は、アドレス増加器内
に特別のメモリ・チップを使用せずに、メモリ入出力ビ
ットをうまく取扱って、所要のビットのみを選択する。

この方法は、フレーム・バッファと比較して、２倍のメ
モリ・チッープを必要とする。

本発明が使用する手法は、１つのアドレス増加器を使用
し、２つの行アドレスおよび２つの列アドレスを多重化
するものである。したがって、各チップは、別個のアド
レス・マルチプレクサが無くても、増加されたまたは増
加されない行アドレスだけでなく増加されたまたは増加
されない列アドレスを得ることができる。その結果、本
発明は、別個のメモリ・チップを必要とすることなく一
般的なメモリ・チップを使用する有効な方法を提供でき
る。必要なメモリ・チップの数は、完全な像を記憶する
のに充分な数だけでよい。本発明の実施例は、１６個の
６４ＫＸ８ビツト・メモリ・チップで構成された４Ｘ４
バツフア・メモリ・プレーンである。上記論文に開示す
る手法は、４×４画素正方法に対して全点アドレス可能
性を提供するのに２個のチップ、すなわち基本像記憶に
必要な容量の２倍を必要とする。

上記論文に開示された装置は、次の点でも本発明と異な
る。すなわち、この論文は、第２の手法が使用された場
合に画素アドレス可能性のために必要なことを除いて入
出力データ長の短縮について開示していない。一般に、
このような短縮は、図形発生装置、外部マイクロプロセ
ッサとのインターフェースの観点から十分なものとはい
えない。

これに対し、本発明は、まさにこの問題に関するもので
ある。

特願昭６０−６４０２０号は、ダイナミック・メモリ・
チップの内部アーキテクチュアに関するものであり、種
々のスクリーン・フォーマット・データ路幅を提供する
ものである。この出願は、特に水平解像度が２の倍数で
ない場合のように異なったフォーマットを必要とすると
きに使用されなければならないチップの数を低減する方
法を開示している。この出願は、本発明とは別個の問題
を取り扱っており、この問題は、本発明のように高性能
全点アドレス可能フレーム・バッファの実現に影響を与
えものでも容易にするものでもない。

Ｃ０発明が解決しようとする問題点 本発明の目的は、フレーム・バッファ・メモリ中に記憶
された（スクリーン上の）画素整列Ｍ×Ｎ画素アレイを
アクセスできるフレーム・バッファ・メモリ構成を提供
することにある。

後述の本発明の実施例の目的は、すべてのメモリ・チッ
プに共通のアドレス・バスを駆動することによって所要
のアドレスが得られるフレーム・バッファ構成を提供す
ることにある。

本発明の実施例の別の目的は、Ｍ本のＲＡＳワイヤがメ
モリ・アレイ・を横切るように水平に駆動され、Ｎ本の
ＣＡＳワイヤがメモリ・アレイに対して垂直方向に下に
向けて駆動されるフレーム・バッファ構成を提供するこ
とにある。

本発明の実施例の別の目的は、メモリ・チップ中のすべ
てのデータ・ワイヤが列中で結合されているフレーム・
バッファ構成を提供することにある。

本発明の実施例の別の目的は、任意の矩形の高速クリア
および移動が可能なフレーム・バッファ構成を提供する
ことにある。

本発明の実施例の別の目的は、プレーン・マスクが所要
の画素プレーンをディスエーブルするのに選択的に使用
可能なフレーム・バッファ構成を提供することにある。

本発明の実施例の別の目的は、異なった行への出力イネ
ーブルを順次制御する手段が、第１行を通常アクセスす
るアレイの一連の行に対する迅速なアクセスを提供する
フレーム・バッファ構成を提供することにある。

Ｄ０問題点を解決するための手段 本発明は、すべてのメモリ・チップに共通のアドレス・
バスを駆動し、メモリ・アレイを横切るように水平にＮ
個（Ｎは正の整数）の行アドレス・ストタープ（ＲＡＳ
）ワイヤを駆動し、メモリ・アレイに対して垂直に下方
に向けてＭ個（Ｍは正の整数）の列アドレス・ストロー
ブ（ＣＡＳ）ワイヤを駆動することによってフレーム・
バッファ・メモリの任意に整列されたＭ×Ｎアレイ（実
施例では、４×４）をアクセスできるフレーム・バッフ
ァ構成を提供する。

このメモリ構成によれば、各メモリ・チップへの書込イ
ネーブル・ピンを制御することによって、上記アレイ中
の個々の画素の書込制御を直□接行うことができる。

メモリ中のデータ・ワイヤは、Ｍ個の水平画素だけが読
出されまたは書込まれるように接続されている。これに
より、メモリ用のデータ・ワイヤが減少するだけでなく
計算のためのビットが減少する。読出しの間、出力イネ
ーブルがどの行を読出すかを制御する。書込みの間、上
述の書込イネーブルがどの行を書込むか制御する。

フレーム・バッファは、所要の画素プレーンをディスエ
ーブルするために選択的に付勢されるプレーン・マスク
を有する。

異なる行に対する出力イネーブルを順次制御することに
より、フレーム・バッファは、通常の１つの行のアクセ
スの後、３つの行に対して迅速なアクセスを行うことが
できる。これにより、データ・バスを小さくすることに
よる経済性が得られるとともに、順次更新を高速に行う
ことができる。

４×４正方形の連続した行を迅速にアクセスする上述の
技術に加えて、メモリは、″隣接した４×４正方形をペ
ージ・モードでアクセスするための手段を備えることが
できる。これら連続した正方形が同じ行アドレスを有す
るときにのみページ・モードを使用できるにれにより１
通常のメモリ・アクセス速度の２乃至４倍の速度のアク
セスが可能となる。１つの行に沿う正方形は、常に同一
行アドレス上にある。

上述のフレーム・バッファ構成は、異なった寸法の他の
正方形（例えば、８×８．１６Ｘ１６等）構成にも同様
に適用できるとともに、異なった寸法の他の矩形構成（
例えば、３Ｘ４．５Ｘ４等）にも適用できる。これら他
の構成は、後述のように、アクセスされた矩形アレイ中
の画素と同じ数の同時にアクセス可能なメモリ・チップ
または部分を必要である。したがって、８Ｘ８アレイに
対しては、６４個のメモリ・チップ、４Ｘ５アレイに対
しては、２０個のメモリ・チップが必要である。

このようなフレーム・バッファの一般的例と比較して、
本発明は、使用するＩｌｏおよびアドレス線の数を減ら
すことができ、メモリを補助するハードウェアをかなり
減らすことができる。その結果、上述のフレーム・バッ
ファ構成によれば、低コスト・ディスプレイに対しかな
り高価なシステムの性能を与えることができる。

Ｅ、実施例 スクリーンの画素整列正方形ワードをアクセスできる本
発明によるフレーム・バッファ構成の詳細説明に入る前
に、本発明を使用できるビデオ・アダプタについて概略
的に説明しておく。なお、ここで説明するビデオ・アダ
プタは単なる一例であって、本発明は他のビデオ・アダ
プタにも使用できることは当業者には明らかであろう。

本発明を利用できるビデオ・ディスプレイ・アダプタの
一例が第２図に示されている。

このビデオ・ディスプレイ・アダプタは、現在入手でき
るディスプレイ・モニタのいずれをも駆動できる中級の
高解像度グラフィック・ディスプレイ・アダプタである
。現在実現可能な形態では、このアダプタは、１０２４
Ｘ１０２４画素の解像度を有するモニタをサポートでき
、多数のカラーの間に分類できる２５６個の制御態様を
提供できる１画素当たり８ビツトのビデオ・データ情報
を提供できる。

ビデオ・ディスプレイ・アダプタの主目的は、いくらか
制限された処理能力のプロセッサまたはＣＰＵに接続さ
れるようになっている比較的高価でないアダプタ中に進
んだビデオ・ディスプレイ・ファンクションを提供する
ことにある。換言すれば、より精密なＣＰＵ中で実行可
能なファンクションが本アダプタ中に提供される。さら
に、このようなファンクションは、比較的直接的で簡単
な命令セットによって実行可能である。

第２図に示されているように、アダプタは、次の主構成
要素から成っている。ディジタル信号プロセッサ１０は
、アダプタのリソースを管理するのに使用されるが、そ
のほか表示座標を変換し、多くのかなり精密な信号処理
タスクを実行する。

命令およびデータ記憶装置には、信号プロセッサのため
に別個のマイクロ・コードをロード可能な命令ＲＡＭで
ある。記憶装置１２は、またデータＲＡＭとしても機能
し、信号プロセッサ１０とシステム・プロセッサとの間
に主インターフェースを提供する。記憶装置には、また
、イａ号プロセッサ１０のための主記憶装置としての機
能も果す。

コマンドＰＩＦＯ１４は、逐次コマンドをディジタル信
号プロセッサ１０にバスする入カバソファとして作用す
る。入出力バス１６を介してこのディスプレイ・アダプ
タは、システム・プロセッサに接続される。

画素プロセッサ１８は、ディスプレイ・スクリーンの有
限領域の処理（ＢＩＴ　　ＢＬＴ）を可能にするアドレ
ス操作および線描画のような多重のディスプレイ・サポ
ート・ファンクションを実行する論理回路を含む。本デ
ィスプレイ・アダプタの多くの新しい点は１画素プロセ
ッサ１８中に存在する。

フレ、−ム・バッファ２０は、適当なディジタル・アナ
ログ変換回路を介してモニタに信号を供給するビデオ・
ランダｔトアクセス・メモリを具備する。ここで開示す
るフレーム・バッファは、約ＩＫＸＩＫの解像度を有し
、各画素は、フレーム・バッファの８個のプレーン中に
記憶可能な情報を含み得る、モニタ上に表示されるビデ
オ・データの別個の要素を示す。これは、１画素当たり
８ビツトのデータが存在することを意味する。これら８
ビツトは、カラー・モニタの赤、禄および青に関連した
情報を含むか、あるいはグレイ・スケール黒白モニタ中
の輝度情報を単に含む。

本発明は、フレーム・バッファ２０中のアーキテクチュ
ア中に存在し、後の説明から明らかになるように、ビデ
オ・アダプタの動作速度をがなり高めることのできるい
くつかの特徴を有する。

次に、本フレーム・バッファの構成について説明する。

以下の説明では、フレーム・バッファは、ＩＫ　（１０
２４）ＸＩＫの解像度を有し、１画素当たり８ビツトの
ビデオ・データを含むものとするが、すべての設計パラ
メータは、８８度が異なるあるいは１画素当たりのビッ
ト数が異なるフレーム・バッファに容易に拡張できる。

このフレーム・バッファは、各メモリ・チップが６４Ｋ
ｘ８ビツト（例えば２５６Ｘ２５６Ｘ８）の容量を有す
る１６個のメモリ・チップを使用して構成できるが、こ
れより小さなチップ（例えば、各６４１く×８ビット・
チップのかわりに、２個の６４ＫＸ４チツプ、あるいは
８個の６４ＫＸ１チツプ）を使用して構成できる。

したがって、各チップから１画素ずつ、１６６画素並列
にアクセスできる。これら１６個の画素は、第３図に示
されているように、４×４正方形としてアクセスできる
。１つのメモリ・サイクル中で１２８ビツトのデータを
アクセスできる。これは、Ｏ乃至１５という番号が付さ
れた１６個の画素に相当する。どのアレイ（正方形）の
１画素もバッファの異なったチップすなわち部分に記憶
される。このことは１次の説明からより明らかになるで
あろう。

第１図は、このようなフレーム・バッファを駆動するの
に必要な信号を示す。この図に示された画素は、共通の
行および列に配列されているが、実際には、１６個のチ
ップに分布している。８ビツトのＸおよびＹアドレス・
バスは、すべてのメモリ・チップに共通である。すべて
のチップ・アドレス線は行および列において相互接続さ
れており、どのチップでもアクセスが必要なのは２５６
個の行または列だけなので、チップに対して８ビツトだ
けでよい。データ信号（入力／出力）は、垂直方向に接
続され、３２ビット・データ・バスを形成している。

各列に沿って書込むデータが同じならば（クリア、領域
塗潰し、あるいは垂直線描画のような場合）、全１６画
素のアクセスが可能となる。そうでない場合、４つの行
のいずれかである４個の水平画素の読出しおよび書込み
が可能となる。４つの行アドレス・ストローブ（ＲＡＳ
）信号は、同一行中のすべてのチップが同一行アトレス
を有するように行に沿って駆動される。同様に、同−例
中のすべてのチップは、共通の列アドレスを有する。各
ワード（３２ビツト）は、４つの時分割多重８ビツト・
アドレスをアドレス・バスに供給することによってアク
セスされ得る。これらのうち２つは行アドレスであり、
他の２つが列アｌくレスである。ワード整列アレイの場
合、後述するように、それぞれにつき１つ必要なだけで
ある。各チツブは、２つの行アドレス・ス１−ローブ信
号のうちの１つおよび２つの列アドレス・ストローブ（
ＣＡＳ）信号のうちの１つによって選択された１つの行
および列アドレスだけを受ける。

第４図は、残りの制御信号（例えば、出力および書込イ
ネーブル）を示す。これらの制御信号は、全体アレイに
対して画素およびプレーンの任意の組合せをマスクする
能力を制御する。″直接″マスクは、正方形中のどの画
素に書込みを行うかを制御し、全部で１６個のチップの
書込″イネーブル″′信号を選択的に制御することによ
り実現される。プレーン・マスクは、どのプレーンに書
込みを行うか制御し、具体的にどのような構成になるカ
バ、フレーム・バッファを構成するのに使用されるメモ
リ・チップの内部論理回路に依存する。

例えば、ＮＥＣμＰＤ４１２６４チップが使用された場
合、行アドレス・ストローブの間データ・バスに適当な
データを供給することによりプレーン・マスクが実現さ
れる。６４Ｋｘｌチツプの場合、各列について８つずつ
の３２個の別個のＣＡＳ信号を使用し、プレーンがイネ
ーブルされているものだけイネーブルすることによりプ
レーン・マスクが行われる。

第５Ａ図および第５Ｂ図は、整列アレイの場合における
スクリーン上の画素位ｄとフレーム・バッファに供給さ
れるアドレスとの対応関係を示す。

第５Ｂ図のスクリーン上の斜線が付された領域は。

同時にアクセスされる１６個の画素を示す。第５Ａ図の
各チップの黒く塗られた正方形は、この領域に対応して
アクセスされるセルすなわち画素を示す。スクリーン上
の太い線はワード境界を示す。

画素正方形がこれら境界のちょうど内側に位置している
ときには、１６個のメモリ・チップの全てに印加される
アドレスは等しく、アドレスはワード整列していると呼
ばれる。したがって、画素ＰＯの座標が（４，０）の正
方形がアクセスされているときには、すべてのチップに
対し、行アドレスはＯで、列アドレスは１である。

第６Ａ図および第６Ｂ図は、ワード非整列アレイの場合
の第５Ａ図および第５Ｂ図と同様な図である。したがっ
て、この場合、アレイは１つまたはそれ以上のワード境
界を横切る。第６Ｂ図に示された例では、画素Ｐ○の座
標が（５，１）であるアレイは、２つの垂直アドレス・
スペースおよび２つの水平アドレス・スペース中に位置
している。この結果、第６Ａ図に示されているようなフ
レーム・バッファの分布が生じる。１６個の画素のすべ
てが４つの列（２，１，１，１）および４つの行（１，
０，０，０）中に位置していることに留意されたい。各
チップが受けるアドレスは異なる。これらのアドレスは
、次に第７図に示された例を参照して説明するアドレシ
ング回路によって計算される。

第７図は、画素正方形がワード境界内に位置していない
（非整列）のときにメモリ・チップに供給されるアドレ
スの選択を示す。例えば、Ｐ○の座標が（２２９，２４
７）ならば、画素Ｐ○、Ｐｌ、Ｐ２は行アドレス６１お
よび列アドレス５７を得なければならず、画素Ｐ３は行
アドレス６１および列アドレス５８を得なければならな
い。したがって、１６個のチップに割当てられなければ
ならない４対のアドレスが存在する。

第８図は、４つの制御信号ＲＡＳＡ、ＲＡＳＢ。

ＣＡＳＡおよびＣＡＢＳに関連して１６個のチップ全部
の行および列アドレス・バスに供給されるアドレスのタ
イミングを示す。第９図および第１０図は、上述の４つ
の信号を任意のアレイに対する８個の信号ＲＡＳ１．Ｒ
ＡＳ２、ＲＡＳ３、およびＲＡＳＡ、ならびにＣＡＳＩ
、ＣＡＳ２、ＣＡＳ３、およびＣＡＳ４に配分すること
を示す。

信号ＲＡＳＩ−４およびＣＡＳＩ−４は、メモリ・チッ
プの行および列に直接印加される。したがって、ＣＡＳ
Ａ、ＣＡＳＢ、ＲＡＳＡおよびＲＡＳＢは、各チップに
つき２つまでの行および列アドレスを選択できる。ＲＡ
ＳＩ−４およびＣＡＳＩ−４は、上述のように選択され
るアドレス線に供給される実際のストローブ・パルスで
ある。ＲＡＳｌは、バッファ中のチップ・アレイの行１
の４つのチップに印加され、ＣＡＳｌは、バッファ中の
チップ・アレイの列１中のチップに印加される等である
。

スイッチング論理回路およびタイミングは、ＸおよびＹ
アドレスの２つの最後のビットによって制御される。し
たがって、上述の例では、ＣＡＳＡはＣＡＳ２．ＣＡＳ
３およびＣＡＳ４に印加され、ＣＡＳＢはＣＡＳＩに印
加され、ＲＡＳＡはＲＡＳ４に接続され、ＲＡＳＢはＲ
ＡＳＩ、ＲＡＳ２およびＲＡＳ３に接続される。

第１１図は、上述の原理に従って任意の正方形アレイに
対しアクセスを行うのに必要なハードウェアを示す。２
つの１０ビツト・アドレス・レジスタＡＤＲＸおよびＡ
ＤＲＹには画素ＰＯの座標（上記例では、ＡＤＲＸ＝２
２９、ＡＤＲＹ＝２４７）がロートされる。各アドレス
の上位８ピッ１−は、対応する増加器ＩＮＣＲＸおよび
Ｉ　ＮＣＲＹならびに４−１マルチプレクサＭＵｘに接
続されている。増加器の出力もまたマルチプレクサに接
続されている。″メモリ動作スタート″信号（ＭＯＰ）
がシーケンサＳＥＱに印加されると、メモリ動作が始ま
り、シーケンサＳＥＱは、信号ＲＡＳＡ、ＲＡＳＢ、Ｃ
ＡＳＡおよびＣＡＳＢを発生する。これらの信号は、マ
ルチプレクサＭｔＪＸを制御し、第８図の下部に示され
たアドレス・シーケンスを提供し、さらに２つの同じ作
用をする論理スイッチＳｗＸおよびｓｗＹの入力となる
。

スイッチＳＷｘは、アドレス・レジスタＡＤＲＸの最後
の２ビツトＸＡＤＯおよびＸＡＤＩの制御の下に信号Ｃ
ＡＳＡおよびＣＡＳＢを４つの信号ＣＡＳＩ−４に分配
し、スイッチＳｗＹは、アドレス・レジスタＡＤＲＹの
最後の２ピッｌ−Ｙ　Ａ　ＤＯおよびＹＡＤｌの制御の
下に信号ＲＡＳＡおよびＲＡｓＢを４つの信号ＲＡＳＩ
−４に分配する。

次に示す第１表は、スイッチＳＷＸの論理関数を示す真
理値表であり、Ｘアドレスの最後の２ビットの関係とし
て入力と出力信号との間の対応を示すものである。

第　　１　　表 第１２図は、第１表に示された論理に従って構成された
スイッチＳｗＸの具体例を示す。スイッチＳＷＹの論理
関数は、スイッチＳｗＸのそれと同一なので示されてい
ない。スイッチＳｗＹの場合、例えば、ＲＡＳＩ−４、
ＡおよびＢは、ｃＡＳｌ−４、ＡおよびＢで置換すれば
よい。

第７図に示された正方形アレイは、画素Ｐ。

（アレイ原点）のスクリーン座標に示されているように
アドレスＰ○（２２９，２４７）によって特定される。

Ｘアドレスの上位８ピツ１〜は７と解読され、すなわち
、 Ｘ（９・・・・・・２）＝７ であり、下位２ビツトは１に解読され、すなわち、Ｘ（
１、ｏ）＝１ であり、Ｙアドレスの上位８ビツトは６１に解読され、
すなわち、 Ｙ　（９・・・・・・２）＝６１ であり、下位２ビツトは３に解読され、すなわち、Ｙ（
１，０）＝３ である。

第８図は、ＣＡＳＡ、ＣＡＳＢおよびＲＡＳＡ、ＲＡＳ
Ｂが付勢されている間、第１１図のマルチプレクサＭＵ
Ｘを介してフレーム・バッファに印加されるアドレスを
示す。

第９図および第１０図は、アドレス・シーケンスＣＡＳ
Ａ、ＣＡＳＢおよびＲＡＳＡ、ＲＡＳＢの間、チップの
各行および列へのＣＡＳＩ−４およびＲＡＳＩ−４への
分配を示す。特定の出力形態が２つの論理スイッチＳＷ
ＸおよびｓｗＹによって決定され、その例が第７図に示
されている。

これについては既に説明した。前述のように、ＳＷＸお
よびＳＷＹの出力を決定する論理関数は第１表に示され
ている。

上述のアレイ・アドレスＰＯ（２３１，２４７）の場合
の各信号の数値例が、第１１図中のＭＵＸ、ＩＮＣＲＸ
、ＩＮＣＲＹ、ＳＷＸおよび５ＷＹ（７）下のかっこ内
に示されている。

第１３図および第１４図は、画素正方形の位置に応じて
必要となる直列マスク整列を示す。２つの整列器、すな
わち水平方向用整列器ＸＡＬおよび垂直方向用整列器Ｙ
ＡＬが、４つの下位ＸおよびＹアドレス・ビットＸ［１
，０コおよび［Ｙ。

０］の制御の下に１６ビツト・マスクを回転させる。デ
ータ整列もまた必要である。この原理は。

米国特許第４４３５７９２号に説明されているので、こ
こでは説明しない。ここで開示されたフレーム・バッフ
ァの場合、データ整列は、１つの方向（水平方向）にの
み必要であり、必要ないハードウェアを４分の１にする
ことができる。

第１４図は、第１３図に示された特定のアレイＰ○（２
３０，２４７）について、２つの整列器ＸＡＬおよびＹ
ＡＬによって実行されるマツピングを示す。フレーム・
バッファ（ＦＢ）中の特定の画素のアクセスを選択的に
制御するマスク・アレイは、図の左側において整列モジ
ュールに入力されたオリジナル形態から、フレーム・バ
ッファ（ＦＢ）中の特定画素の位置によって必要とされ
る図の右側に示された（ＦＢに入力される）形態に再構
成されなければならない。

第１５図は、ここで開示されたフレーム・バッファの全
体構成を示す。この図に示されたブロックのうち既に知
られているものでないものについては既に説明した。

上述したフレーム・バッファは、連続したメモリ・サイ
クルを迅速にすることによりさらに改良することができ
る。これは非常に有用である。何故なら、最も連続した
フレーム・バッファ・アクセスは、前のアクセスの隣り
だからである。最新のハードウェアは、前のサイクルの
近隣にあるより速い最新サイクルによって得られる改良
を利用できる。

ここで開示されたフレーム・バッファ構成の場合、４つ
の画素から成る任意に整列された行の読出しおよび書込
みが可能である。１つの行が、一旦アクセスされると、
アクセスされた４Ｘ４正方形中の残りの３つの行のいず
れかを、チップのその行の出力を単にイネーブルするこ
とによってアクセスすることは軽微なことである。次の
行のアクセス動作は、第１行のアクセスよりかなり速い
（現在のメモリ技術では、５０ナノ秒対３００ナノ秒で
ある。） 一連のワードを迅速にアクセスする若干具なった技術は
、いくつかのメモリ・チップによって提供されるページ
・モード・アクセスを使用することである。ページ・モ
ード・アクセスは、行アドレスが同一のメモリ位置がよ
り短い時間（典型例では通常のメモリ・サイクルの１７
６乃至１／３）でアクセスできるメモリ・チップ・アク
セスのモードである。典型例では、隣りの４×４正方形
は同一行アドレスに位置し、ページ・モードでアクセス
できる。

一連のワードを迅速にアクセスする技術は、より高い密
度のメモリ・チップを使用したメモリ構成にも有益であ
る。より密度の高いメモリ構成でフレーム・バッファを
設計するときには、メモリ・チップに十分な入出力ピン
が無い（すなわち、ＩＫＸＩＫフレーム・バッファは２
５６ｘ４メモリ・チップを必要とするだけである）ので
、１６画素から成る正方形のアクセスが実行不可能にな
るおそれがある。この場合には、４つの水平画素だけを
アクセスするようにメモリを構成し、迅速な更新のため
に一連のワードの速いアクセスを使用できる。

前述のプレーン・マスク技術は、個々の画素中の特定ビ
ット・フィールドの選択または無視を行うことができ、
所与のアクセスについても同様（すなわち、同一ビット
）である。したがって、第４図中に“プレーン・マスク
″として概略的に示されている出力イネーブル線に印加
できる８ビツト・マスク・フィールドを必要とするだけ
である。これらの線は、各チップの垂直面中で互いに接
続されてる。

Ｆ０発明の効果 本発明によれば、少いアドレス線を使用して複数個の画
素を並列（同時）にアクセスすることができる。

【図面の簡単な説明】

第１図は、第３図に示されたスクリーン上の４×４画素
アレイに有効なアドレス駆動（ストローブ）およびデー
タ線を示す説明図、 第２図は、本説明を利用できるビデオ・アダプタの構成
を示すブロック図、 第３図は、各画素を構成する８ビツト・データおよび個
々の画素のアドレシングならびに４×４オンザ・スクリ
ーン正方形画素アレイを示す説明図、 第４図は、直接マスク・イネーブル信号およびプレーン
・マスク・イネーブル信号を方向を示すフレーム・バッ
ファの８ビツト画素セグメントの４×４画素アレイを示
す説明図１ 、　第５Ａ図は、第５Ｂ図に示されているようにスクリ
ーン上の整列した４×４画素アレイの１６個の画素の典
型的な組のフレーム・バッファ中のマツピングを示す説
明図、 第５Ｂ図は、（整列していない）ワード境界上に“整列
”した４×４画素アレイのスクリーン上の位置を示す説
明図、 第６Ａ図は、第６Ｂ図に示されているように、スクリー
ン上の整列していない４×４画素アレイの１６個の画素
の典型的な組のフレーム・バッファ中のマツピングを示
す説明図、 第６Ｂ図は、正確なワード境界上に″整列″シていない
４×４画素アレイのスクリーン上の位置を示す説明図、 第７図は、非整列ワードを示す第６Ｂ図と同様な４×４
画素アレイのスクリーン上での位置の例を示し、基準ビ
ットＰＯのアドレスからの正しい行および列アドレス・
ストローブの発生を説明するために第８図、第９図およ
び第１０図とともに使用される説明図、 第８図は、第７図にしめされている４×４非整列画素ア
レイをアドレスするのに必要な相対的タイミングを示す
行および列アドレス・ストローブ信号の特定の組を示す
タイミング図、 第９図は、第８図に示された２つの列アドレス・ストロ
ーブ信号が、第７図の列で必要とされるところにしたが
って、メモリ・チップに直接印加される４つの必要な列
アドレス・ストローブ信号に第１１図のスイッチ・マト
リックスＳＷＸによって分配されることを示す説明図、 第１０図は、２つの行アドレス・ストローブ信号が、メ
モリ・チップに直接印加される４つのスロープ信号に分
配されることを示す第９図と同様な説明図、 第１１図は、本説明によってスクリーン面上の任意の正
方形をアクセスするのに必要な制御信号（アドレスおよ
びストローブ）を発生するフレーム・バッファ・アドレ
シングおよびアクセス制御を回路を示すブロック図。 第１２図は、第１１図に示されたスイッチＳＷＸの具体
例を示す論理回路図、 第１３図は、第１４図を参照して説明する直接マスク発
生を示すためにスクリーン上の非整列４×４画素アレイ
を示す第７図と同様な説明図、第１４図は、第１３図の
特定の例のためにＸおよびｙｖＭ列回路の判断の下に直
接マスクの自動二次元回転を示す説明図、 第１５図は、本発明によるフレーム・バッファ構成全体
を示すブロック図である。 １８・・・・画素プロセッサ、２ｏ・・・・フレーム・
バッファ 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　岡　　１）　次　　生（外１名） テ゛−タλ七力 フレーな・ノぐツフ７駆動（ｇ号の説明図第１図 フレ乙、・八′・ンフ７　〒°−タ（＋２８／３２Ｍ’
ンド）置体マスタ マスク方勾逃示マ説明図 一一一列アドルス メモリ・千ツズ丙のピッＩ−（画素）（示す沈明図第５
Ａ図 スクリーンに−ｆ１画粂位！を示１晩明図第５Ｂ図 第６Ｂ図 ｍ−行アト゛レス メ石り・千ツブ内のビット（画、禾）屯示イ４乏日月図
第６Ａ図 ＦＢアρレス アト“レス　ストローブ°信肴のタイミシグ図第８図 第９図 列アルス・ストロ−ブイよ褐の今配苓示マ説明図第１０
図

Claims (1)

1. 【特許請求の範囲】 ラスタ走査ビデオ・ディスプレイ用ビデオ・アダプタに
   使用され、ランダム・アクセス・ビデオ・メモリから画
   素整列Ｍ×Ｎ矩形画素アレイ（ＭおよびＮは正の整数）
   をアクセスできるフレーム・バッファであって、 前記メモリが、共通アドレス・バスを有する複数の別個
   にアドレス可能なＭ×Ｎメモリ部分を有し、 スクリーン上の前記Ｍ×Ｎアレイ中の各画素が前記メモ
   リの異なる部分に記憶されるようにビデオ・データが構
   成され、 外部から供給されたアレイ原点画素アドレスから導出さ
   れるアドレスにより前記複数のメモリ部分のＭ×Ｎアレ
   イをアクセスするアドレス手段を具備する フレーム・バッファ。