JPH0782747B2 - ランダムアクセスポートおよびシリアルアクセスポートを有するメモリアレイ - Google Patents

ランダムアクセスポートおよびシリアルアクセスポートを有するメモリアレイ

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JPH0782747B2
JPH0782747B2 JP3098142A JP9814291A JPH0782747B2 JP H0782747 B2 JPH0782747 B2 JP H0782747B2 JP 3098142 A JP3098142 A JP 3098142A JP 9814291 A JP9814291 A JP 9814291A JP H0782747 B2 JPH0782747 B2 JP H0782747B2
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    • G09G2360/12—Frame memory handling
    • G09G2360/126—The frame memory having additional data ports, not inclusive of standard details of the output serial port of a VRAM

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリアレイのアーキ
テクチャ、より詳しくは、ランダムアクセスポートとシ
リアルアクセスポートにデータビットの選択的に異なる
順序づけを行わせるように構成されたビデオランダムア
クセスメモリアレイ（ＶＲＡＭ）に関する。
【０００２】
【従来の技術およびその課題】ＶＲＡＭは、ラスタ走査
ビデオ表示装置、液晶表示装置またはプラズマ表示装置
において視覚的に描写される画像を表すデータをディジ
タル形式で記憶するために、フレームバッファで一般に
使用されている。フレームバッファのＶＲＡＭは、表示
装置のラスタ走査と同期させて１ポートから読出しを行
って図形データを供給する。このＶＲＡＭデータは、画
面上に画像を作成するために使用されるパターンまたは
色のデータを操作する間に図形処理装置によって第２の
ポートを通じて読み書きされる。従来のＶＲＡＭは、処
理装置との読出しおよび書込み通信にはランダムアクセ
スポートを、ビデオラスタ走査回路による読出しにはシ
リアルアクセスポートを使用している。
【０００３】ＶＲＡＭのランダムアクセスポートによっ
て通信する図形ラスタ処理装置は、シリアルポートの読
出しによって表示されるパターンを順次生成する間に、
フレームバッファのデータを読出し、処理し、書込みを
行う。先端図形ラスタ処理装置は、直線や三角形を生成
するだけでなく、フレームバッファの１領域から他の領
域へとデータブロックを移すことも行うであろう。パタ
ーン処理効率は、主として、アクセスサイクル速度、図
形ラスタ処理装置の速度および、単一のアクセスサイク
ルでフレームバッファからアクセスされるデータビット
数によって決定される。
【０００４】パターン処理効率に影響する付加的なあま
り評価されていない要因は、１サイクル中にアクセスさ
れたデータによって表現された画素のパターンの形状で
ある。ランダムアクセスポートによる従来のＶＲＡＭの
アクセスは、例えば４連続画素を１行とする、１行の画
素のフレームバッファデータを供給する。これが生じる
理由は、シリアルポートが行方向データを要求し、それ
により従来のＶＲＡＭ内の行／列アーキテクチャを規定
するからである。従って、従来のＶＲＡＭは、ランダム
アクセスポートまたはシリアルアクセスポートのいずれ
によって開始されたアクセスについても同一のデータ構
造を維持している。行形式のアクセスおよび操作は、図
形ラスタ処理装置が行方向の変化を要求する画素パター
ンを操作している際には効率的である。表示装置で変化
するパターンが列方向の変化を要求する場合、ＶＲＡＭ
と図形ラスタ処理装置との間の行方向通信は、各メモリ
アクセスサイクルについて、１回だけ垂直方向の画素更
新を行うにすぎない。従って、ＶＲＡＭの規約は、ラス
タ走査方向、すなわち水平方向での画素データのアクセ
スおよび処理を最適化しているが、他方の方向、すなわ
ち垂直方向でのアクセスおよび更新の効率は最小になっ
ている。
【０００５】垂直ラスタ走査の非効率性は、図形パター
ンの変化がもっぱら垂直方向に生じる場合に著しく、ま
た望ましくないものとなる。三角形でさえ、多数の水平
線によって描かれる場合、動的効率は低くなる。ラスタ
走査の非対称性もまた、ある種の動的パターンの変化に
ついては望ましくない視覚効果を生ずるであろう。
【０００６】高額な図形処理システムでは、フレームバ
ッファから多数の走査線を読み出してキャッシュメモリ
に記憶することによってこうした垂直方向の非効率性を
軽減している。それによって、画素データの２以上の行
が同時に図形ラスタ走査処理装置によって利用できる。
しかし、集積回路ＶＲＡＭのピン数の制限が、ランダム
アクセスポートをシリアルアクセスポートに適合させる
という上述のアーキテクチャ上の規準と関連して、コス
ト競争の厳しい図形処理システムでの垂直パターンの図
形処理効率を制約し続けている。従って、シリアルアク
セスポートによって１の行方向のラスタ出力を供給し、
かつ、ランダムアクセスポートによって多数の行方向デ
ータを供給する、ＶＲＡＭアーキテクチャの必要性が存
在する。
【０００７】
【課題を解決するための手段】本発明は、ＶＲＡＭのシ
リアルポートで従来の行形式の画素データ出力を維持し
ながら、同時に、複数の画素の行を表すデータがランダ
ムアクセスポートを通じて図形ラスタ走査処理装置によ
ってアクセスされる、効果的でコスト効率のよいフレー
ムバッファＶＲＡＭを提供する。本発明の好ましいＶＲ
ＡＭアーキテクチャは、ランダムアクセスポートに画素
の方形パターンを供給する。
【０００８】好ましい実施例によれば、このＶＲＡＭア
ーキテクチャは、共通行選択線に応答する群、２の列選
択線に対で応答する群、シフトレジスタによって供給さ
れたシリアル形式の出力を有する群の、４群に区分化さ
れたメモリセルアレイを付与する。列関連画素データ
は、ランダムアクセスポートの一致のために共通行に記
憶され、ＶＲＡＭのシリアルアクセスポートのシフトレ
ジスタで選択的に直列化される。
【０００９】上述の特長は、その改良とともに、以下の
詳細な説明を検討した後にさらに十分に理解され評価さ
れるであろう。
【００１０】
【実施例】図１は本発明の特長が意義を有するようにな
る文脈を機能的に確定したものである。ラスタ走査ビデ
オ表示装置１、または、機能的に類似の液晶表示装置も
しくはプラズマ表示装置は、コンピュータ図形処理装置
によって作成され、フレームバッファにディジタルデー
タとして個々の画面画素位置に対して参照づけられて記
憶された、図形パターンを視覚的に描写する。フレーム
バッファのディジタル形式データは、フレームバッファ
のシリアル出力ポートによって、ビデオ表示装置のラス
タ走査と同期させて走査され、アナログビデオ形式に変
換される。フレームバッファに記憶された通りのデータ
および関連パターンへの変化は、フレームバッファのラ
ンダムアクセスポートによって実行される。このランダ
ムアクセスポートは、線、枠、三角形などのパターン基
本要素を生成するラスタ処理装置がフレームバッファの
アドレスを選択的に読み書きできるように、従来と同様
に構成されている。現在のラスタ処理装置は、３２ビッ
トに拡張しているデータブロックで通信し、個々の画素
のカラーデータは従来通り８ビットで構成されているの
で、ラスタ処理装置とフレームバッファ間の標準インタ
フェースは同時に４画素のデータを通信するが、５画素
および８画素インタフェースもまれではない。本発明の
説明には、４画素インタフェースを仮定する。
【００１１】ラスタ走査アプリケーションは、シリアル
ポートに供給されたフレームバッファデータが、図１の
２で陰影を付けて示したＸからＸ＋３までの４画素のよ
うな、ビデオ表示装置の１行の連続画素を表すことを要
求する。行ブロックでフレームバッファから画素データ
を読出すというこの規約は、入出力ポートが類似の画素
データブロックをアドレス指定するＶＲＡＭアーキテク
チャの規準を規定している。
【００１２】ＶＲＡＭアーキテクチャの上記の規約は、
ラスタ走査機能にとって、また、操作を受けるパターン
が水平すなわち行方向に変化する際のラスタ処理装置と
のランダムアクセスポートにとって理想的である。前述
のように、ランダムアクセスポートのための従来のＶＲ
ＡＭデータ形式は、画素パターンの変化が垂直に投写さ
れる場合には相対的に非効率的となる。４列の画素デー
タに対して、単一のフレームバッファアクセスサイクル
において、画素データの単一の行しか操作のためにアク
セスされないからである。本発明のＶＲＡＭアーキテク
チャは、シリアルポートを通じてアクセスされるデータ
の行形式を維持しながら、ランダムアクセスポートに、
図１の３による２×２のブロックのような複数の行ブロ
ック形式の画素データを供給する。それにより、単一の
フレームバッファアクセスサイクルにおいて、ラスタ処
理装置が複数の行の画素に関する画素データを同時に読
出しまたは書込みすることができる。
【００１３】図２は、図１の画面１上に水平に投写され
る一連のＭ個のブロックの第Ｎのブロックである、４×
４の画素のブロックを略示している。このブロックはＡ
Ｎ〜ＰＮで個別に識別された画素から構成されている。
本発明の基本的なアーキテクチャは、図２の画素パター
ンに関連する、図３の略図の文脈で説明されよう。本発
明の目的が、ＡＮ，ＢＮ，ＣＮおよびＤＮといった４画
素を表す一連のデータをシリアルポートに供給しなが
ら、ＡＮ，ＢＮ，ＥＮおよびＦＮといった２×２のブロ
ックの画素データのランダムアクセスポートアドレス指
定を行わせることである点に留意すべきである。
【００１４】図３は、画素位置（ＡＮ−ＰＮ）を表すバ
イナリデータが記憶され、ＶＲＡＭの行および列選択線
によってアクセスできる、個別のメモリセルのアレイを
示す。図３に示すアレイは、１６のセル、２の行選択線
ＹおよびＹ＋１、１対の列選択線ＸおよびＸ＋１を有し
ている。行選択線Ｙは、画素ＡＮ，ＥＮ，ＢＮ，ＦＮ，
ＣＮ，ＧＮ，ＤＮおよびＨＮの画素データを記憶する多
数のメモリアレイセルをアドレス指定する。Ｘ＋１など
の列選択線が使用可能状態になると、画素ＣＮ，ＧＮ，
ＫＮ，ＯＮ，ＤＮ，ＨＮ，ＬＮおよびＰＮの画素データ
を記憶する多数のメモリアレイセルをアドレス指定す
る。セルに読み書きするには、行および列の選択アドレ
ス指定の一致が要求される。
【００１５】シリアルポート読出しサイクルにおいて行
および列の選択が一致すると、選択されたセルの画素デ
ータは、シフトレジスタ６の系列にある関係するレジス
タに伝送される。図３のシフトレジスタ６は、列Ｘおよ
びＸ＋１の選択と関連して行Ｙの選択の使用可能状態の
メモリセルデータを記憶しているように示されている。
シフトレジスタ６は、シリアルポートに一連の画素デー
タＡＮ〜ＤＮの適切なブロックを供給するために相互接
続されている。
【００１６】シリアルポートに供給された画素データの
単一の行形式とは対照的に、アレイの列Ｘおよび行Ｙの
ランダムポートアドレス指定は、２行および２列の画
素、すなわちＡＮ，ＢＮ，ＥＮおよびＦＮを表すデータ
への読出し／書込みアクセスを与える。それによって、
図３に図示されたＶＲＡＭアーキテクチャは、シリアル
ポートに要求される単一の行形式を維持しながら、ＶＲ
ＡＭのランダムアクセスポートに複数行形式を付与す
る。
【００１７】図３の簡略図は、完全なＶＲＡＭが、図１
の画面１に示した画素の０〜Ｍのブロックに数値的に対
応する多数の相似のメモリアレイセルから構成されるこ
とを認定している。従って、図３のアレイは、図１のＭ
のブロックの画素データを記憶するための等価なフレー
ムバッファを付与するためにＭ＋１倍の深さで複製され
ることになろう。実際のフレームバッファは、画面１の
領域がこれからメモリ空間を割り当てられなければなら
ないとすれば、大きさの点でさらに大きくなるだろう。
また、図３に示したようなアーキテクチャの図式的表現
が、各画素位置についてメモリの単一ビットに限定され
ないことも認めなければならない。総称的に表現された
セル４に記憶されたような各画素を表す実際のデータ
は、例えば、４または８といった、各アクセスおよびシ
フト動作と並行してアドレス指定される複数の画素平面
によって構成できる。
【００１８】図３によって説明したアーキテクチャの基
本原理は、図４に示した典型的な２５６Ｋ×８ ＶＲＡ
Ｍ１９の機器構成によって実現できる。例示されたＶＲ
ＡＭは、基本的なアーキテクチャの重要な特長を重視す
るために簡略化されているが、画素当たり４ビット（１
６色）のデータ形式にもとづいている。画素当たり８ビ
ット構成へのアーキテクチャの拡張は、当業者にとって
比較的平易である。図４に示すアレイは、データマルチ
プレクサブロック８を介してＶＲＡＭのランダムアクセ
スポートに接続された２の８線幅ランダムアクセスバス
７を有している。シリアルポートの出力は、２の４線幅
バス９および１１を通じて供給される。図４の左側にあ
るシリアルポートはＡ，Ｅ，ＩおよびＭ位置のデータを
供給し、図の右側のシリアルポートはＣ，Ｇ，Ｋおよび
Ｏ位置のデータを供給する。画素位置Ｂ，Ｆ，Ｊおよび
Ｎを表すデータならびに連続する列Ｄ，Ｈ，ＬおよびＰ
の画素情報は、図６の複合システムのブロック図に一般
的に示したような、一致する第２のＶＲＡＭによって供
給される。シリアルポートの４線は、画素当たり４ビッ
トに対応するバスを出力し、それぞれ、添字ａ，ｂ，ｃ
およびｄによって識別されている。
【００１９】このＶＲＡＭは、それぞれ記憶される画素
位置データによって識別された部分アレイに分割され
る。例えば、Ａａデータ部分アレイ１２は、図１および
２に示されたＭブロックの画素のＡ位置のそれぞれに関
する、画素当たり４ビットデータの第１ビット（“ａ”
ビット）を記憶する。同様に、Ｇｄデータ部分アレイ１
３は、ビデオ表示画面上のＭブロックの画素のＧ画素の
第４ビット（“ｄ”ビット）情報を記憶する。
【００２０】図４の表示はアドレス線を詳細には示して
いない。行デコーディングは５１２の線行デコード１４
によって実行され、これらはＶＲＡＭのそれぞれ左右の
関連するバンクのベースにある。列デコードは、アレイ
の中心に沿って各バンクの列の横にあり、直接隣接する
４の部分アレイ内から有効に選択する。例えば、列デコ
ード１６は、全部で４の部分アレイＡａ，Ｅａ，Ｉａお
よびＭａの対応する列線を使用可能にする。
【００２１】部分アレイの左右近傍にあるシフトレジス
タ１７によるバンクは、各自の関連する部分アレイから
並列に画素データを受信する。このアレイは図５に詳述
する。図５によれば、バンク１７の各シフトレジスタ
は、ビデオ表示画面の配置に一致する形式で隣接する部
分アレイから５１２ビットのデータを受信することに留
意すべきである。例えば、１０２４×１０２４画素から
構成されるビデオ表示画面について、画素当たり４ビッ
トワードの第１ビット（“ａ”ビット）の生成を考慮す
る。直列接続されたシフトレジスタ１７は、行／列選択
時にＡおよびＥの部分アレイから５１２ビットの情報を
受信し、その結果、列選択がＡおよびＥの部分アレイの
両方に同時にアドレス指定することを認識する。同様の
事態は、ＣおよびＧの部分アレイに隣接するシフトレジ
スタ（図４）だけでなく、図６のもう一方の２５６Ｋ×
８ ＶＲＡＭ２２の対応するＢ，Ｆ，ＤおよびＨの部分
アレイでも生じる。従って、シリアル出力ポート読出し
サイクルの終わりに、シフトレジスタ１７は、ビデオ表
示画面１上の画素位置の２行に関する全４ビットが完全
にロードされることになる。
【００２２】その後、図６のＲＡＭＤＡＣ１８は、ビデ
オ表示画面上の連続画素Ａ，Ｂ，ＣおよびＤを表す画素
当たり４ビットワードを受信するために、従来の方法に
よって、４入力を通じて順序づけを行う。例えば、画面
１の左にあるＡ画素のデータ、ビットＡａ０，Ａｂ０，
Ａｃ０およびＡｄ０は、ＶＲＡＭ１９から４線バス２１
で４ビットワードとして供給される。次にＲＡＭＤＡＣ
１８は、Ｂ画素のデータをＶＲＡＭ２２から４線バス２
３で読出し、続いて順次、画素ＣおよびＤの情報を４ビ
ットワードとして読出す。その後、ＶＲＡＭ１９および
２２のシリアル出力ポートは１位置分シフトされ、ＲＡ
ＭＤＡＣの順序づけは、画面１の連続する位置を表すデ
ータ（Ａａ１，Ａｂ１，Ａｃ１，Ａｄ１，Ｂａ１，Ｂｂ
１．．．）について繰り返される。この動作は、すべて
の画面画素情報が走査同期された表示装置についてシフ
トされ終わるまで連続する行について繰り返される。
【００２３】図４に示したＶＲＡＭのランダムアクセス
は、従来通りの方法で行および列選択動作によって実施
される。例えば、図４の左にある８線幅ランダムアクセ
スバスは、図６のＶＲＡＭ２２がＢおよびＦ（またはＪ
およびＮ）画素位置についての同じアクセスを実施する
と同時に、ＡおよびＥ（またはＩおよびＭ）画素につい
ての４ビット（ａ〜ｄ）をデータマルチプレクサ８に運
ぶ。このランダムアクセスバスの同様のデータ信号はそ
の後データマルチプレクサ８を経てＶＲＡＭのランダム
アクセスポートに運ばれる。データマルチプレクサ８
は、読出しサイクルにおけるメモリセルにかかる負荷を
低減するために、ランダムアクセスバス７の２半分に分
割する。
【００２４】本発明のＶＲＡＭアーキテクチャは、アド
レスデコードにモード制御および適切な部分アレイ制御
構成要素を含めることにより従来通りの方法で動作する
ように変更できる。従って、このＶＲＡＭアーキテクチ
ャは、ＶＲＡＭのランダムアクセスポートによる画素デ
ータの単一または複数行読出しのいずれかが可能な柔軟
な設計を与える。
【００２５】従って、本発明は、シリアル出力ポートで
従来のシリアル形式画素データ出力を維持しながら、ラ
ンダムアクセスポートによって異なる画素行の画素デー
タに同時にアクセスできるフレームバッファＶＲＡＭア
ーキテクチャを規定するものである。このようなアーキ
テクチャによるＶＲＡＭが図形処理表示システムのフレ
ームバッファに使用された場合、画素データの複数行の
アクセスは、水平走査ビデオ表示装置に垂直に投写され
るパターンの操作速度を向上させる。垂直パターンのフ
レームバッファアクセス効率の改善は、ＶＲＡＭ制御線
および機能ブロックに関して相対名目コストで得られ
る。
【００２６】本発明を特定の実施例によって説明し例示
したが、この方法および構成は添付特許請求の範囲によ
って規定される実施の完全な適用範囲を含むものである
ことを理解しなければならない。
【図面の簡単な説明】
【図１】ラスタ走査ビデオ表示装置の画素編成の略説明
図。
【図２】画素が本発明の特長を記述するための参照とし
て役立っている、画面上の画素の方形群を表す略説明
図。
【図３】図２の画面の画素に関連し、適切なランダムア
クセスポートおよびシリアルアクセスポートにデータを
供給するために動作可能なメモリアレイ内のセルの機能
略説明図。
【図４】本発明に従って構成された２５６Ｋ×８ ＶＲ
ＡＭのアーキテクチャの略説明図。
【図５】フレームバッファデータをシリアルアクセスポ
ートのシフトレジスタデータに関連づける略説明図。
【図６】フレームバッファ用途で本発明に従って構成さ
れたＶＲＡＭの使用を例示する略ブロック図。
【符号の説明】
１９ ２５６Ｋ×８ ＶＲＡＭ ８ データマルチプレクサブロック ７ ８線幅ランダムアクセスバス ９，１１ シリアルポート出力４線幅バス １２ 部分アレイ １４ ５１２線行デコード １６ 列デコード １７ シフトレジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３０１ Ｅ Ｇ０６Ｆ 15/64 ４５０ Ｃ (56)参考文献 特開 昭61−48189（ＪＰ，Ａ)

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】２つの独立したポートを有するメモリアレ
    イであって、 ランダムアクセスポートを通じて第１の順序に従ってア
    レイのデータをアクセスするための手段と、 シリアルアクセスポートを通じて第２の順序に従ってア
    レイのデータをアクセスするための手段と、 アクセスポートの選択によって第１の順序のデータを第
    ２の順序のデータに直接関連づけるための手段と、を含
    み、 前記ランダムアクセスポートによってデータにアクセス
    するための手段と前記シリアルアクセスポートによって
    データにアクセスするための手段とが単一のアクセスサ
    イクルで動作する、 ことを特徴とする装置。
  2. 【請求項２】請求項１記載の装置であって、第１の順序
    のデータが表示装置の第１の行の第１の連続する画素に
    関連し、第２の順序のデータが表示装置の第１の連続す
    る画素の一部および第２の行の第２の連続する画素の一
    部に関連する装置。
  3. 【請求項３】請求項２記載の装置であって、第１の行お
    よび第２の行が表示装置に生成された時に直接隣接して
    いる装置。
  4. 【請求項４】請求項１記載の装置であって、第１のデー
    タがｎビットのビット列であり、第２のデータがｍビッ
    トのビット列であり、直接関連づけるための手段がｐビ
    ット（ｐはｎおよびｍ双方より小さい）の共通のビット
    列を定義する装置。
  5. 【請求項５】請求項４記載の装置であって、ｎビットの
    ビット列が表示装置の第１の行の一連の画素を表し、ｍ
    ビットのビット列が表示装置の第２の行の一連の画素を
    表し、ｎビットのビット列を有する画素およびｍビット
    のビット列を有する画素が表示装置の共通の列を共有す
    る装置。
  6. 【請求項６】請求項５記載の装置であって、ｎ＝ｍ＝２
    ｐである装置。
  7. 【請求項７】請求項６記載の装置であって、一連のｎ／
    ２ビットによって表された第１の行の画素および一連の
    ｍ／２ビットによって表された第２の行の画素が表示装
    置の同一の列にある装置。
  8. 【請求項８】請求項７記載の装置であって、第１の行お
    よび第２の行の一連の画素が計数で２である装置。
  9. 【請求項９】請求項３記載の装置であって、メモリアレ
    イがビデオランダムアクセスメモリである装置。
  10. 【請求項１０】請求項８記載の装置であって、メモリア
    レイがビデオランダムアクセスメモリである装置。
  11. 【請求項１１】画素単位のビデオ表示装置のためのビデ
    オランダムアクセスメモリであって、 行および列から構成されたメモリアレイと、 ランダムアクセスポートと、 シリアルアクセスポートと、 シリアルアクセスポートを通じてｘ画素の１行を表すデ
    ータにアクセスするための手段と、 ｙ画素のビット列が画素単位のビデオ表示装置の複数の
    行を表すことを特徴とし、ランダムアクセスポートを通
    じてｙ画素のビット列を表すデータにアクセスするため
    の手段とを含むビデオランダムアクセスメモリ。
  12. 【請求項１２】請求項１１記載の装置であって、ｙ画素
    のビット列を表すデータが、画素単位のビデオ表示装置
    の第１の行からのｙ／２画素を表すデータおよび画素単
    位のビデオ表示装置の第２の行からのｙ／２画素を表す
    データから構成される装置。
  13. 【請求項１３】請求項１２記載の装置であって、ビデオ
    表示装置の第１の行および第２の行が隣接し、ｙ／２画
    素が対応する列に位置する装置。
JP3098142A 1990-05-07 1991-04-03 ランダムアクセスポートおよびシリアルアクセスポートを有するメモリアレイ Expired - Lifetime JPH0782747B2 (ja)

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