JPS61186991A - メモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はメモリアレイにおける情報のアクセスに関し、
さらに詳しくいえば、２次元的なメモリアレイにおける
情報のアクセスに関する。

Ｂ、開示の概要 以下に説明するメモリシステムは行および列で構成され
る２次元メモリアレイを１回のメモリサイクルにおいて
互いに直交する第１および第２の方向でアクセスできる
ようにしたものである。

Ｃ０従来技術 情報処理システムは、普通、視覚的な情報を出力するた
めのビデオディスプレイ端末を有する。

この視覚的な出力はイメージの形をとる。そのようなイ
メージは、メモリモジュールまたはメモリチップの行お
よび列から成る１つのメモリアレイにおいて所定の場所
に記憶されたビット値で表わされるイメージ点の２次元
的なアレイで表現することができる。ディスプレイ端末
でイメージを処理するため、イメージまたはその一部が
メモリアレイを含むメモリシステムに記憶される。した
がってメモリアレイの任意の行および列に沿ったイメー
ジの一連のイメージ点をアクセスできるようにする必要
がある。メモリアレイのアクセスは、ディスプレイ端末
の画面に新たな情報を書き込むときや、ＣＲＴディスプ
レイ端末に必要とされるような情報をリフレッシュする
ときに要求される。

他の典型的なオペレーションとしては、ディスプレイ上
におけるイメージの回転、ディスプレイ上のパターンの
充てん等がある。

全点アドレス指定可能（ＡＰＡ）なＣＲＴの如きラスタ
ースキャンディスプレイに関する問題はメモリアレイの
更新である。ＡＰＡ式ディスプレイシステムでは、ビッ
トシフト、マスク、および合成のような１つ１つのオペ
レーションを遂行するためのハードウェアがメモリの更
新中に必要である。

リフレッシュオペレーションを実現する１つの技術は、
ワード境界またはバイト境界の存在しない２次元的にア
ドレス指定可能なメモリアレイを提供することである。

すなわち、そのメモリアレイにおいてアドレス指定可能
な画素の各々に対して、その画素の場所を一意的に定め
るＸ−Ｙのアドレスペアが存在する。さらに、アレイが
アクセスされるときは、ビットベクトルがアレイのアク
る。メモリアレイのワード境界の制約が何であるかに関
係なく任意のＸ−Ｙの場所から始まって。

所定数の画素が単一のメモリサイクルでメモリアレイに
書き込まれるかまたはそこから読み取られる。

このアドレス指定の手法によれば、メモリアレイに関連
するハードウェアはそのアレイにおけるどのメモリモジ
ュールが始点になるのかを識別する。始点となるメモリ
モジュールにはアドレスが与えられる。リフレッシュオ
ペレーションにおいては始点メモリモジュールからその
すぐ後のモジュールまでの各メモリモジュールにアドレ
スｎ＋１が与えられる。したがって、単一サイクルでリ
フレッシュアレイにメモリモジュールが存在するのと同
じ数の画素へのアクセスはワード境界に関係なく任意の
Ｘ−Ｙの画素の場所から始まる。。

メモリアレイのアクセスを向上させるための第２の技術
は書込みオペレーションを可変にすることである。この
ため、１つの書込みサイクルで実際に変更されるビット
数を制御する目的で幅制御レジスタを設けることができ
る。この技術によれば、所与の書込みサイクルで始点が
識別されるとメモリアレイの全てのメモリモジュールに
対して書込みオペレーションが付勢される。それらのメ
モリモジュールは最後のものに達するまで順次的に書き
込まれる。この時点で、書込みオペレーションは最初の
メモリモジュールに戻り幅制御レジスタの指定された値
に達するまで続く９、これらの２つの技術を組み合おせ
れば、任意のＸ−Ｙの場所においてリフレッシュアレイ
幅までの幅で任意数の画素をアクセスすることができる
。これは、メモリアレイのワード境界に関係なく単一サ
イクルでアクセスの方向と並行な′１つのビットベクト
ルとしてなされるものである。

米国特許第４２４９１７２号はビデオメモリにおける垂
直方向および水平方向に位置するエントリ点に適応する
ためのディスプレイアドレス指定システムについて開示
している。メモリ・リンクテーブルはビデオディスプレ
イの行の最初の文字バイトを指定するディスプレイメモ
リアドレスを記憶する。論理回路がメモリ・リンクテー
ブルに記憶されたディスプレイメモリアドレスをメモリ
アドレスカウンタに転送し、メモリアドレスカウンタは
初期設定時にビデオ情報の最初の行の最初の文字バイト
を指定する。メモリアドレスカウンタはビデオ情報の連
続する行を指定するように増分され、その結果それが表
・示される。

米国特許第４４４２０５３号はディスプレイメモリの２
次元的なアドレス指定を可能にするための技術を開示す
るものである。この技術はデータのブロックおよび行の
両方を記憶しデータの行を検索するための記憶ユニット
を利用している。記憶ユニットはインターリーブモード
で動作するので、この記憶ユニット内で独立的にアドレ
ス指定可能な複数のメモリモジュールにおいて２次元的
なアドレス指定ができる。

アイ・イー・イー・イー・トランザンクションズ・オン
・コンピューターズ（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ
ｓ　　ｏｎ　　Ｃｏｍｐｕｔｅｒｓ）、第１巻Ｃ−２７
第２号第１１３頁ないし第１２５頁、１９７８年２月の
“イメージ処理のためのメモリシステム”と題する論文
は水平方向のみをアクセスすることのできるイメージサ
ポーテイングシステムを開示する。

Ｄ１発明が解決しようとする問題点 以上説明したように従来技術ではメモリアレイにおいて
は情報を水平方向でアクセスするのが通例であった。し
たがって、たとえば縦長の図形（文字なども一般的には
縦長である）をメモリアレイに書き込む場合には水平方
向で何回もアクセスしなければならないので効率が悪い
。

そこで本発明の目的はメモリアレイのアクセスに関する
技術を改善することにある。

Ｅ１問題点を解決するための手段 この目的を達成するため１本発明のメモリシステムは、
行および列で構成された複数のビットを含む２次元メモ
リアレイと、１回のメモリサイクルにおいて２水成メモ
リアレイを互いに直交する第１および第２の方向でアク
セスする手段と、を有することを特徴としている。

Ｆ、実施例 はじめに実施例の概略を説明する。メモリアレイは書込
み、読取り、およびリフレッシュの際に水平方向および
垂直方向のいずれにおいてもアクセスできるように構成
される。メモリアレイを水平方向および垂直方向のいず
れにおいてもアクセスできるような構成のし方はいろい
ろ考えられるが以下−例を示す、このメモリアレイは複
数の独立したメモリモジュールを有する。所与の１つの
列で垂直方向の順次的な画素位置が同じメモリモジュー
ルではなく順次的なメモリモジュールにおけるデータで
表わされるようにメモリアレイにおける画素位置を配置
することによって両方向のアクセスが可能となる。

メモリアレイのＸ方向およびＹ方向の両方向のアクセス
はビットアドレス指定可能なＸ、Ｙフィールドで達成さ
れる。これによりメモリアレイにおける任意のビットス
トリングをＸ方向およびＹ方向のいずれにもアドレス指
定して読取りまたは書込みすることができる。メモリア
レイへのアクセス方向信号入力でＸ方向のアクセスとＹ
方向のアクセスを切り換えることができる。Ｘ方向のア
クセスおよびＹ方向のアクセスのいずれについてもワー
ド境界またはバイト境界は存在しない。

メモリアレイに書き込むことのできるビット数はメモリ
アレイへの書込み幅信号を用いて制御することができる
。ビットの総数はアレイのメモリ幅に依存する。すなわ
ち、工ないしアレイのメモリ幅までのビット数をプレイ
に書き込むことができる。アレイに関連する分割選択信
号により、アレイのビットは異なるＸ、Ｙのサイズで論
理的に配置させることができる。

以下、図面を参照しながら実施例を詳細に説明する。

第１図はビデオディスプレイシステムの構成を示すブロ
ック図である。この例では情報はシステムバス１１を介
してシステムバスインターフェース１２およびディスプ
レイシステムバス１３に入力される。ラスタオペレーシ
ョン制御部１４はそのような情報を受は取ってアドレス
を生成する。

２九らのアドレスはアドレスバス１５を介してビットア
ドレス指定可能多次元アレイ（以下、ＢＡＭＤＡという
）１６に入力される。ＲＡＭＤＡＩ６に書き込まれるデ
ータまたはそこから読み取られるデータはビデオフォー
マツタ１７およびビデオドライブバス１９を介してディ
スプレイ２２に供給される。同期装置１８は同期ドライ
ブバス２１を介してディスプレイ２２の水平および垂直
の同期を制御する０本発明は主にＢＡＭＤＡ１６におい
て実現される。ラスターオペレーション制御部１４、ビ
デオフォーマツタ１７、同期装置１８、およびディスプ
レイ２２のオペレーションはビデオディスプレイの技術
分野では周知であるので、これ以上の説明は省略する。

上記第１表はＢＡＭＤＡ１６におけるビットの論理的な
配置を示すものである。第１表の例では４ビツト幅につ
いてのメモリ構造を示したが、これはｎビット幅につい
てのメモリ構造に容易に拡張できる。ＭＯｌＭｌ、Ｍ２
、およびＭ３はＢＡＭＤＡ１６内における４つの異なる
メモリモジュールを表わしている。メモリモジュールＭ
ＯないしＭ３の各々は８つの独立したアドレスを有し、
１つの独立した書込みラインを有する。ＢＡＭＤＡ１６
におけるビットは、メモリモジュールＭＯないしＭ３か
らの全ての４つのビットがアクセスの方向に影響されず
に各メモリサイクルでアクセスされるよう斜めに配置さ
れる０本発明の主要な概念はＢＡＭＤＡ１６のビットが
水平方向および垂直方向のいずれでもアクセスできると
いうことである。

ＢＡＭＤＡ１６における最小のエレメントはｎ×ｎの正
方行列２３である。ただしｎはＢＡＭＤＡ１６のメモリ
モジュールの数である。第１表はＢＡＭＤＡ１６は４つ
のメモリモジュールを有する例であるから、正方行列２
３のサイズは４Ｘ４となる。正方行列２３はＢＡＭＤＡ
１６内に含まれる最小の繰返し可能なエレメントである
。

ＲＡＭＤＡ１６で次に大きなエレメントは分割セクタ２
４である。分割セクタ２４は正方行列２３のような行列
を複数有する１分割セクタ２４のビット数は単一のメモ
リモジュールのビット数に等しい、各メモリモジュール
は８つの独立したアドレスを有するから、分割セクタ２
４のビット数は２″（＝２５６）である、第１表に示す
ように、分割セクタ２４は１６Ｘ１６の行列である。Ｂ
ＡＭＤＡ１６における分割セクタ２４のサイズはメモリ
モジュールＭＯないしＭ３のアドレスフィールドのサイ
ズに依存する。１６Ｘ１６の行列である分割セクタ２４
は４ビツトのアドレスフィールド２つでアドレス指定さ
れる。すなわち２４×２４の行列が存在する。ＢＡＭＤ
Ａ１６内に含まれる分割セクタの数はＢＡＭＤＡ１６内
に含まれるメモリモジュールの数に等しい、したがって
、アレイが４つのメモリモジュールを有する場合は、４
つの分割セクタが存在する。第１表はこの例を示すもの
であるが、表に示されているのは１つだけである。

第３図、第４図、および第５図はＢＡＭＤＡＩ６に関す
る３つの異なるアレイの構成を示す図である。第３図の
アレイ２５は分割セクタ２６ないし２９を有する１６Ｘ
６４のアレイ、第４図のアレイ３５は分割セクタ３１な
いし３４を有する３２×３２のアレイ、第５図のアレイ
４１は分割セクタ３６ないし３９を有する６４Ｘ１６の
アレイを示す。これらのアレイ２５．３５、および４１
における分割セクタのサイズは全て１６Ｘ１６である。

分割選択信号４５（後出）値はＸ方向における分割セク
タの数を表わす、したがってアレイ２５は分割選択信号
値１を有し、アレイ４１は分割選択信号値４を有する。

アレイの分割は任意数のメモリモジュールを有する任意
のサイズのアレイに容易に拡張できる。たとえば、メモ
リモジュールの数が８つの場合、分割選択信号の値とし
て可能なのは１，２．４、または８である。これら４つ
の値が１×８．２Ｘ４．４×２．および８Ｘ１のアレイ
サイズをそれぞれ表わしている。

第２図に、アドレスを生成するのに必要な論理と、ＲＡ
ＭＤＡ１６のメモリモジュールＭＯないしＭ３の各々の
書込みラインとを示した。４ビツトの行アドレスおよび
列アドレスがメモリモジュールＭＯないしＭ３の各々に
対し多重化されたアドレスライン６１ないし６６の共通
のセットで生成される。これは十行／−列ストロープ入
力５３で制御する。アクセスの方向をＸからＹにまたは
ＹからＸに切り換えるときは、ゲート５２で実現される
ＥＸＯＲ機能により行アドレスフィールドと列アドレス
フィールドが切り換わる。第２図に示す２つのアドレス
入力は同一方向アドレス（以下、ＳＤＡという）４２お
よび反対方向アドレス（以下、ＯＤＡという）４３であ
る。Ｘ方向アクセス人力４４が１のとき５ＤＡ４２はＸ
方向のアドレスを供給する。Ｘ方向アクセス入力４４が
Ｏのとき５ＤＡ４２はＹ方向のアドレスを供給する。

同様に、Ｘ方向アクセス入力４４が１のときｏＤＡ４３
はＹ方向のアドレスを供給し、Ｘ方向アクセス入力４４
がＯのとき０ＤＡ４３はＸ方向のアドレスを供給する。

ＲＡＭＤＡ１６に与えられるＸ、Ｙのアドレスはアクセ
スの方向には関係なく正確な開始ビット位置を表わす、
さらに、２次元のＸ、ＹアドレスはメモリモジュールＭ
ＯないしＭ３のどのモジュールが開始位置になるのかを
示す。最初のビットはその開始位置からアクセスされる
。アクセスの方向はメモリモジュールの開始位置には影
響を与えない、モジュール開始信号１０１は５ＤＡ４２
および０ＤＡ４３の両方の下位２ビツトどうしを加えて
この２ビツトの加算オペレーション中に生じる桁上げ出
力を落とすことによって生成される。

５ＤＡ４２のオフセット値はマルチプレクサ４８から出
力される。ＢＡＭＤＡ１６がＸ方向アクセスモードで動
作しているときは、５ＤＡ４２のオフセット値は○ＤＡ
４３の上位で２ビツトと分割選択信号４５の値とを掛け
たものに等しい、この乗算は乗算器４６で行われる。Ｂ
ＡＭＤＡ１６がＹ方向アクセスモードで動作していると
きは、５ＤＡ４２のオフセット値は０ＤＡ４３の上位２
ビツトに等しい、上位２ビツトではなく下位２ビツトを
用いるという点が異なる以外は、０ＤＡ４３のオフセッ
ト値も５ＤＡ４２の場合と同様にして生成される０以上
のようにして生成された２つのオフセット値で、ＢＡＭ
ＤＡ１６内の異なる分割セクタに関するアドレス指定が
付勢される０分割セクタ０をアクセスするときは、これ
ら２つのオフセット値は共に０である。Ｘ、Ｙアドレス
入力で示される開始ビットは、常に、５ＤＡ４２お浜び
０ＤＡ４３のオフセット値の和で生成される分割セクタ
内にある。

５ＤＡ４２に関する開始位置は５ＤＡ４２のオフセット
値に５ＤＡ４２の下位４ビツトを加えることによって生
成される。０ＤＡ４３に関する開始位置は０ＤＡ４３の
オフセット値に０ＤＡ４３の下位４ビツトを加えること
によって生成される。

第２＠かられかるように、ＳＤＡ開始信号１０２は加算
器７１で生成され、ＯＤＡ開始信号１０３は加算器７２
で生成される。メモリモジュールＭＯないしＭ３の各々
はアレイで多重化される４ビツトアドレスを２つ有する
ので、５ＤＡ４２および０ＤＡ４３のフィールドで使用
されるのは下位４ビツトだけである。ＳＤＡ開始信号１
０２およびＯＤＡ開始信号１０３の値はアクセスすべき
始点ビットの正確な行／列アドレスを表わす、これらの
アドレスとモジュール開始信号１０１の値で、適切なメ
モリモジュールの正確な始点ビットがアクセスされる。

加算器４８の出力であるモジュール開始信号１０１およ
びモジュール番号からモジュールポインタが生成される
。たとえば、モジュール開始信号１０１の値が加算器７
５でモジュール番号と加算されてその出力が１の補数化
回路７４に供給される。１の補数化回路７４の出力がメ
モリモジュールＭＯのモジュールポインタである。モジ
ュールポインタは０からＢＡＭＤＡ１６のメモリモジュ
ールの合計の数までの数の順次的なストリングを表わす
、１つのメモリサイクル中でＯの値を有するモジュール
ポインタは１つだけである。値０を有するモジュールポ
インタは始点ビットの存するメモリモジュールを指定す
る。たとえば、メモリモジュールＭ２が始点ビットを有
するときはメモリモジュールＭ３が連続する次のビット
を有する。

同様に、メモリモジュールＭＯが連続する３番目のビッ
トを有する。メモリモジュールＭ２から始まるときは、
メモリモジュールＭ２に関するモジュールポインタ値は
０である。メモリモジュールＭ３のモジュールポインタ
値が３なら、次のメモリモジュールであるＭＯはモジュ
ールポインタの値０を用いてそのアドレスを生成する。

このようなモジュールポインタの値は、順次的なアドレ
スおよびメモリモジュールにおける適切な始点を生成す
るための順次的なオフセットを供給する。

Ｘ方向で４ビツトストリングをアクセスするときは、必
要なのは２つの一意的な行アドレスだけである。すなわ
ち、開始アドレスと、開始アドレスに１を足したもので
ある。これら２つのアドレスは加算器７２の出力である
ＯＤＡ開始信号１０３および加算器７６の出力であるＯ
ＤＡ次信号１０４によって表わされる。ＯＤＡ次信号１
０４の値は、ＢＡＭＤＡ１６がＸ方向アクセスモードに
あるときＯＤＡ開始信号１０３の値に１を加えることに
よって生成される。

Ｙ方向でアクセスするときは列アドレスフィールド１つ
の分割セクタ内の定数を維持する。したがってＹ方向で
４ビツトストリングをアクセスするときは４つのメモリ
モジュールＭＯないしＭ３に必要なのは２つの一意的な
列アドレスだけである。これら２つの一意的な列アドレ
スは開始アドレスと、その開始アドレスに分割選択信号
４５の値を加えたものである。これら２つの列アドレス
はＹ方向アクセスモードで動作するときのＯＤＡ開始信
号１０３の値およびＯＤＡ次信号１０４の値で表わされ
る。ＯＤＡ次信号１０４の値はＹ方向アクセスモードの
ときにＯＤＡ開始信号１０３の値に分割選択信号４５の
値を加えることによって生成される。アクセスが１つの
所与の分割セクタに含まれるものなら、ＯＤＡ次信号１
０４は使わない１分割セクタの境界を越えるアクセスの
場合は、ＯＤＡ開始信号１０３およ′ＫｊＯＤＡ次信号
１０４の両方が使用される。

独立したメモリモジュールの各々に対して０ＤＡ４３の
どれを使うかは、そのメモリモジュールの桁上げ選択信
号で選択する。０ないし３までの桁上げ選択信号の値は
５ＤＡ４２の下位４ビツトおよびそのメモリモジュール
のモジュールポインタから生成する。これら２つの数量
を加算すると１つの桁上げビットが生成される。たとえ
ばモジュールＯで、１の補数化回路７４からのモジュー
ルポインタは４ビツトの桁上は生成器８１に入力される
。桁上げ生成器８１のもう一方の入力は５ＤＡ４２の下
位４ビツトである１桁上げ生成器８１から１つの桁上げ
ビットが生成されるとそれは２：１のマルチプレクサ８
２に入力される。この桁上げ選択信号が活動状態になる
と、ＯＤＡ次信号１０４の値が適切なメモリモジュール
に入力される０桁上げ選択信号が非活動状態のときはＯ
ＤＡ開始信号１０３の値が適切なメモリモジュールに入
力される。モジュールＯのこのオペレーションはマルチ
プレクサ８２によって遂行される。

Ｘ方向およびＹ方向のそれぞれにおいて、ＢＡＭＤＡ１
６の列アドレスフィールドおよび行アドレスフィールド
は事実上両方とも順次的である。

アドレスフィールドに関するこの順次的な性質は分割セ
クタ２４の境界を越えるときにもあてはまる。開始ビッ
トを含むメモリモジュールに対し適切な順次的同一方向
アドレスを生成するため、加算器７１の出力であるＳＤ
Ａ開始信号１０２を用いる。メモリのアクセスストリン
グにおける２番目のビットに対し適切な順次的同一方向
アドレスを生成するため、ＳＤＡ開始信号１０２の値を
１つだけ増分する。したがって、このアクセスストリン
グにおける連続する各ビットに対して、新しい順次的な
同一方向アドレスビットが必ず生成される。順次的は同
一方向アドレスフィールドは、ＢＡＭＤＡ１６のアクセ
スの方向に応じて、行アドレスフィールドから列アドレ
スフィールド（およびその逆）に切り換わる。ＢＡＭＤ
Ａ１６のアクセスがＸ方向なら、順次的な同一方向アド
レスは列アドレスを構成し、逆にそれがＹ方向なら行ア
ドレスを構成する。したがって、順次的な同一方向アド
レスビットは、順次的アドレスを受は取るメモリモジュ
ールのモジュールポインタにＳＤＡ開始信号１０２の値
を加えることによって生成される。

書込み幅大力５１はＢＡＭＤＡ１６に何ビットが書き込
まれるのかを示すものである。書込み幅大力５１がＯに
セットされるときは、全てのビットがＢＡＭＤＡＬ８に
書き込まれる。ライン８４に代表されるような各メモリ
モジュールに関する書込みモジュール信号は所与のメモ
リモジュールのモジュールポインタの値に書込み幅大力
５１を加えることによって生成される。たとえばメモリ
モジュールＭＯでいうと、この加算は加算器８３で行わ
れる。加算器８３の入力は書込み幅大力５１と１の補数
化回路７４の出力である。書込みモジュール０信号はラ
イン８４を介して供給される。

加算器８３で行われる加算オペレーションで桁上げ条件
が生じないときは、ライン８４を介してＢＡＭＤＡ１６
にメモリビットが書き込まれる。

Ｇ０発明の詳細 な説明したように本発明によれば、縦長の画像に対して
は垂直方向でアクセスし横長の画像に対しては水平方向
でアクセスすればよいから、２次元的なメモリアレイの
情報を効率よくアクセスすることが可能である。

【図面の簡単な説明】

第１図は本発明を利用することのできるビデオディスプ
レイシステムのブロック図、第２図はメモリアレイのア
ドレス指定回路の実施例を示す図、第３図ないし第５図
は４つの分割セクタから成るメモリアレイの構成例を示
す図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） ヒｆ”′に″７′ンスデレイシステム ７１　　じ〕

Claims (1)

1. 【特許請求の範囲】 行および列で構成された複数のビットを含む２次元メモ
   リアレイと、 １回のメモリサイクルにおいて前記２次元メモリアレイ
   を互いに直交する第１および第２の方向でアクセスする
   手段と、 を有することを特徴とするメモリシステム。