JPS60153088A - メモリ・デ−タ・シフト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアレイ（配列）状に配置した多数のメモリにお
いて、貯蔵しているデータをシフトさせる技術に関し、
特にＣＲＴ（陰極線管）ディスプレイに用いる再生バッ
ファ・メモリ等に有用である０ 〔従来技術〕 １９８１年１２月刊行の、米国ペンシルバニブ州、ビソ
バーグ、カーネギ−・ノロン大学コンピュータ・サイエ
ンス学部による「８Ｘ８デイスプレイ」なるレポートが
ある。

このレポートはＣＲＴディスプレイで画像等を貯蔵する
フレーム・バッファとして有用なメモリ・アレイ（配列
、１次元又は２次元のことが多い）を扱っているが、本
発明もこの種のシステムに属する。例えば６４個のＲＡ
Ｍ（ランダム・アクセス・メモリ）をアレイに配置し、
各ＲＡＭから１ビットずつ出して、大きなアレイの一部
となる小アレイのビット列を形成することが示されてい
る・各メモリは個々にアドレスできる形で多数の２進ビ
ツトを貯えることのできる１？、　Ａ　Ｍを含んでいる
Ｊこれらメモリの全体を同一のアレイ部分アドレスによ
ってアドレスして、各メモリから並列的にそのアレイ部
分をなすビット位置を選択することにより、大きなアレ
イの一部をなす部分アレイのビット列を並列的に書込読
取することができる。

このように並列的に部分アレイ毎にビット列をよみかき
する際に、１つの問題があるが、それノま成る更新ずべ
きビットが、成るアレイから他のアレイ（Ｃわたって存
在する時である。この時、更新するビットのフードはそ
の始点か終点又はその測方が部分アレイの始点終点と合
わない。この場合、メモリ・アドレスを１だけインクレ
メントして、はみ出したビットを、その部分プレイに入
れて解決する。又、大きなアレイの中でワード（ビット
の群）がその位置をずらす際には、ビット毎の扱いでシ
フトしなければならない。上記レポートはこのシフトを
シフト・レジスタで行うことを示している。しかし、レ
ポート上でいわれているように、これは時間がかかり、
メモリ・システムの全体的効率を下げる。

〔発明が解決しようとする問題点〕

上記のような構成のメモｌ／　Ｋおけるデータ取り扱い
土の制約を克服するために、メモリ内でのデータのシフ
ト、データの反転（鏡像のように左右入換った形に変形
）、データの回転（ＣＲＴ表示用の画像バッファ等で画
像を廻すために等）、等を行う便利な手段が望まれる・ 〔問題点を解決するための手段〕 本発明は、複数のメモリを並列的にアクセスする。各メ
モリは例えばＲＡＭを含み、又データ入力ゲート、出力
ゲートを有し、複数個のビットを、個別にアドレス出来
る形式で貯蔵する。これらメモリは接続バスにより相互
接続されており、メモリの配列をなしており、各メモリ
から１ビツトづつを出し入れして、ビッートの列（ワー
ド）を作り、これを大きなアレイの一部となる部分アレ
イとして扱うことができる。この際、これらメモリは同
一のアドレス（部分アレイの）でアドレスできる。

上記の並列に出し入れされるビット列は上記の接続バス
で並列的に移動できる。上記の入力ゲート、出力ゲート
は各メモ１月でおいて複数個備えられており、これを制
御する共通のコントロール信号が力えられ、上記接続バ
スは、段ちがいになって上記入力ゲート、出力ゲートに
接続しており、入カゲ〜ト、出力ゲートの選択的能動化
によって、シフト動作が行なえる。

〔実施例〕

第４図は本発明を応用できるＣＲＴディスプレイ句のコ
ンピュータ・システムである。本発明のメモリ・システ
ム１Ｄは、このような場合Ｆフレーム・バッファＪとも
よばれる。メモリ・システム１０はビデオ表示情報を貯
え、これがビデオ信号発生器１２に送られ、ＣＲＴ１４
に来て表示さオする。

このディスプレイを用いているコンピュータ１６はディ
スプレイ更新プロセサ１８を別個に有して℃・でもよく
、このプロセサ１８はメモリ・システム１０の一部から
なっていると考えてもよい。

プロセサ１８はグラフィック・ディスプレイの時に要求
される変更に関する情報をメモリ・システム１０に供す
る。

本発明のメモリ・システムはＣＲＴディスプレイによ（
適しているが、他の型の液晶ディスプレイやプリントし
て作るディスプレイや画像でないディスプレイにも有用
である。

第２図は第４図のメモリ・システムのパターン配置の一
例で４×４配列の１６個のメモ１）２０がら５Ｇが行５
２．５４．５６．５８と列Ａ、　Ｂ。

Ｃ，ＤＫ沿って並んでいる。これらは各々、ランダム・
アクセスメモリで、入力部、出力部、個別にアドレスで
きる２進ビットメモリ機能を有している・これらが全部
同じアドレスにアクセスされ、即ち各メモリの左上の点
で示すようにアクセスされると、列５２〜５８、行Ａ−
Ｄのアレイ（配列）部分のビット群からなるデータ・ワ
ードを出力するように動作できる。第２図全体は１６個
のメモリが全部で９群あり、これが大きなアレイの一部
をなす。

メモリ個々には別のアドレス、即ち行Ｅ、Ｆ、Ｇ、Ｈで
列５２．５４．５６．５８の各メモリの上中火の点で示
すようなアドレスが与えられることもあり、この時はメ
モリ２０〜５０からは別の部分を表わす別のデータ・ワ
ード・アレイが出力される。行Ａ、　Ｂ、　Ｃ，Ｄ列６
０．６２．６４．６６（（あるメモリの左中央の点で示
すような別のアドレスを使えば、反別のデータ・ワード
・アレイが出て来る。行Ｅ、Ｆ、Ｃ，Ｈの列６０．６２
．６４．６６のメモリの中央部に点で示したような別の
アドレスを用いると、更に別のアレイが出てくる・この
方法で１６個のメモリを使って大量のデータ・ワード・
アレイを得ることができる。各メモリに含まれるランダ
ム慟アク士スメモリは、例えば１６，０００位置やそれ
以上の個別にアドレスできるデータ・ビットを有してい
るようにでき、これより１ｔｓ、　ｏ　ｏ　ｏ個以上の
データ・ワード・アレイが得られる。第２図では、この
ようなデータ・ワード・アレイ部分をうちの９個を示す
。

第５図は第２図のメモリ２ｏに似たメモｌ）　２　ＯＡ
を計画図的に示す。ランダム・アクセス・メモ’Ｊ（Ｒ
ＡＭ）７６が含まれ、入カフ８、出方８゜がある。メモ
リは、１ビツト・ラッチ８２、入力ケンド８４、出力ゲ
ート８６．８８．９０，９２等を有している方がよい。

入カフ８に与えられた信号はセレクト・スイッチ９４に
より制御され、これば入力９６への制御入力で制御され
ている。

入力９６への信号が論理値のｒＤＪがｒＩＪかにより、
入カフ８への信号が１ビツト・ラッチ８２からライン９
８に、又は入力ゲート８４がらライン１００Ｋ、のどち
らになるか決まる。入力１゜４へのセレクト・コントロ
ール信号に応じて、同様のセレクト・スイッチ１０２が
働らき、メモリ２ＯＡからの出力がランダム・アクセス
・メモリ（ＲＡＭ’）７＜５の出力８ｏから来るが、１
ビツト・ラッチ８２からライン９８に来るかをきめる。

ＲＡＭ７（５はアドレス入力１０６ＦＣアドレスを供給
される。８本のアドレス入力ライン１０６が、。

時分割多重方式で用いられ、最初の信号が行、次に列を
指定する。これで、ＲＡＭ７６に貯えられている６　４
．　ＯＯＯビットの各々に個別にアドレスする６　４，
０００個のアドレスが使える。

ＲＡＭ７６に、データを書込むのか、読取るのかをきめ
るためのライト・コントロール信号又はリード・コント
ロールがコントロール入力１０７又は１０８に与えられ
る。別のコントロール信号が入力１１０に力えられ、１
ビツト・ラッチ８２の動作を制御し、入力ゲート８４か
らライン１００に出る信号を受けたり、セレクト・スイ
ッチ１０２にライン９８により出力を送ったりさせる。

入力ゲート８４の動作はライン１１２上の信号により制
御され、出力ゲート８６．８８．９０．９２はライン１
１４上の信号の組合わせにより制御されて個々に出力を
出す・図示のように、出力ゲート８６．８８．９０．９
２には各４接続バス１１６．１１８．１２０．１２２が
接続している。

第３図では簡略化しているので４個の接続バスのみが示
されている・実際には他の図面で説明されるように更に
多くの接続バスがある。

第３図には、他にメモリ２２Ａ、２４Ａが示されている
が、これらの内容メモＩ７２　ＯＡと同様である。メモ
１Ｊ２２Ａ、２．４Ａ及びその他のメモリは、同一のコ
ントロール信号、即ちリード・コントロール１０７、ラ
イト・コントロール１０８、ケート・コントロール９６
、ラッチ−コントロール１１０、入力ゲート・コントロ
ール１１２、セレクト・コントロール１０４、出力ゲー
ト・コントロール１１４に接続されている。従って、メ
モリ２ＯＡ、２２Ａ、２４Ａその他は同じコントロール
信号を同時にうける。各々の、メモリがうけとるアドレ
スも、下記の例外を除いて同一である。

動作する際には、接続バス１１６．１１８．１２０、’
１２２は更新すべき情報を、ビットの並列なセット（即
ち、語）の形でうけるように接続されると好適である。

バス１１６上の第１のビット。

はライン１３２から入力ゲート８４に与えられる。

バス１１８上の第２のビットはライン１３２Ａによりメ
モリ２２Ａの入力ゲートに至る。バス１２０上の第６の
ビットはメモＩＪ　２４　Ａの入力ゲートに入る。同時
にライン１１２上のコントロール信号、メモリすべての
入力ケート８４その他をオン（能動化）にし、ライン９
６上のコントロール信号がセレクト・スイッチ９４をオ
ンにし、新しいデータ・ビットをライン７８からＲＡＭ
７（Ｓに入れる。ＲＡＭ内でのアドレスはアドレス・ラ
イン１０６から与えられるアドレスによりきまる。他方
、ライン９６上の信号が、セレクト・スイッチ９４をオ
フにして、ＲＡＭへの入力ビットの入りを止め、１ビツ
ト・ラッチ８２をコントロール信号によりオンにして、
こちらから新らしいデータをうけ、貯えることもできる
。この方法で、並列（７）／Ｚバス　１６．１１８．１
２０．１２２に来るデータ語がメモ１Ｊ２０，２２．２
４その他に貯蔵できることが判る。

１ビツト・ラッチにデータ・ビットが貯えられたら、そ
の后このラッチとセレクト・スイッチ９４をオンにして
、ラッチからデータをＲＡＭ７６（で送りこめる。この
動作が全データ語のビット列について同時に実行できる
。

各メモリから、接続バスにデータをとり出す際は、ライ
ン１０４上の信号がセレクト・スイッチ１０２に来て、
出力がラッチ８２か出力ライン８０のどちらから来るか
がきめられ、出力ゲート８６．８８．９０．９２がライ
ン１１４土の信号で制御され、どのゲートがオンになり
、どのバスにデータ・ビットが来るかがきめられる。デ
ータのシフトがなされないなら、ゲート８６がオンにさ
れ、ライン１２４上のデータをバス１１６に出すが、こ
れは入力ゲートへのライン１５２が接続されているバス
である。メモ１Ｊ２２Ａ、２４Ａの場合には、対応する
入力、出力ラインに、Ａ又はＢを付けて同じ部番を付し
である。出力ライン１２４Ａは接続バス１１８に接続さ
れ、これはメモリ２２Ａの入力ライン１３２Ａと同じで
あり、メモリ２４Ａの出力ライン１２４Ｂは、入力ライ
ン１３２Ｂと同じくバス１２０に接続されている。そこ
でゲート８６がオンになった時にはシフト力５起らない
。アレイ（ビットの列）の中で１メモリ位置のシフトが
望まれる時にはゲート８８がオンにされる。これにより
メモリ２ＯＡの出力ビットがライン１２６でバス１１８
に出る。これはメモリ２２Ａの入力ライン１３２が接続
されて℃・るノくスである。こうして、メモリ２ＯＡか
らメモリ２２ＡＫ、一段分のシフトが行われる。同様に
メモリ２２Ａからのライン１２６Ａ上の出力ビットがノ
く−７１２０１／＋１：現われ、これは情報ビットをシ
フトして、メモリ２４Ａのライン１３２Ｂに送る。同様
にメモリ２４Ａからのライン１２６Ｂ上の出力が右にあ
る（図示してない）メモリにシフトされる。

若し、２位置のシフトが望まれれば、ゲート９０がオン
にされ、７ノモリ２ＯＡからライン１２８によりバス１
２０に出力を送り、メモリ２２Ａからライン１２８によ
りバス１２２に出力を送り、メモリ２４Ａからライン１
２８ＢＫよりバス１１６に出力を送る。メモリ２４Ａか
らバス１１６によみ出されるビットはメモリ２ＯＡのリ
ード・ゲート８４妃よってよまれるので、データ・ビッ
トの「循還キャリー」がこのシフト動作でなされること
になる。

出力ゲートがオンになると同時に、メモリの少なくとも
１つの入力ゲートがオンになる。データ・ビットは若し
メモリ７６から来たならラッチ８２に入れられ、ラッチ
８２から来たならメモリ７６にたくわえられる。

メモリ間でのシフトは貯えられている情報の更新に便利
である。本発明のメモリは他にも用途があるが、グラフ
ィック・ディスプレイによってその利用例を説明する。

この場合、メモリ内のデータのシフトは表示図形のスク
ロール（画面上での移動）、回転、反転（鏡像、裏返し
）を行なうのに有用である。これら動作については後述
する。

第６図で本発明の詳細な説明したが、この例では入力ゲ
ート１個と出力ゲート複数個だったが、入力ゲートが複
数個で出力ゲート１個でもよい・この場合、出力ゲート
側で同様のシフト動作ができる。更に、複数の入力ゲー
トと複数の出力ゲートを使ってシフトを行なってもよい
。

例えば、第１図は、第２図のメモリの４Ｘ４個のプレイ
（タテ・ヨコ配列）における接続バスを示す。この接続
バスはタテとヨコにメモリを相互接続していて、それぞ
れに接続している出力ゲートと入力ゲートを選択的にオ
ンにしてデータのタテ方向、ヨコ方向のシフトを与える
・メモリ２Ｄからメモリ５０迄、１６個のメモリがある
が、入力ゲート、出力ゲートの番号付けはメモリ２０で
゛のみ示しである。各メモリで下側に付いているのが出
力ゲート、右側に付いているのが入力ゲートである。４
個のゲット・コントロール信号が必要で、出力ゲートの
制御のために２つの２進ビット信号を与えるライン１５
４と、入力ゲートの制御のために２つの２進ビット信号
を与えるライン１ろ６である。

２メモリ配列の動作を行わせる構成は他の形式でもでき
るが、−例として、データ・ビットを右（ヨコ、水平方
向で）シフ１．ト、するのに出力ゲートを、又下（タテ
、垂直方向で）Ｋシフトするのに入力ケートを制御する
ものとする。即ち、メモリ２０の出力ゲート０，１，２
．３のうちの１番を使うとすると、出力ライン１２６か
らバス１２８に出力が与えられ、入力ゲート口を用いる
と単にメモリ内で１位置右にシフトされる。メモリ２０
の出力ケート１から出たビットはライン１ろ８てメモリ
２２の入力ゲートＤＫ来る。しかし、若し入力ケート１
がオンにされたら、シフトは右１個のみでなく下方に１
個分行なわれる。ライン１２６からバス１２８に来た出
力ビットまタテのバス１４０に送られメモリ５０の入力
ゲート１にライン１４２から入る。これらの原理（Ｃよ
って、第１図の接続バスを使って、出力ケートの制御で
ヨコのシフト、入力ゲートのｆｆｆ！制御でタテのシフ
トを行ない、アレイ内で２次元のシフトが自由に出来る
ことが判る。

第２図に戻り、データを下に１段、右に２段シフトする
と、行Ａ、Ｂ、Ｃ，Ｄの列５２．５４．５６．５８にあ
る１６個のメモリに入っているデータは枠１４４でかこ
った中に来ることになり、行Ａ１Ｂの列５２にあるメモ
リ２０．２２のデータ・ビットはＣ，Ｄの５４にあるメ
モリ３２．３４に移る。同じく、メモリ２４．２６のデ
ータは、Ｅ、Ｆの５４のメモリに移る。しかし、これら
データ・ビットは、行Ｅ、Ｆ列５４のメモリの中央に示
した点に対応する、インクレメントされたアドレスを用
いてメモリ２８．３０に循還キャリーされていた。そこ
で、接続バスを通って循還キャリーが行なわれる際には
、アドレスのインクレメントがなされ、キャリーの発生
したことを知らせ、又データに新しいシフトされた位置
のアドレスを与える。

同様に、行Ｃ，Ｄの列５８のメモリ４８．５０にあるデ
ータは行Ｅ、Ｆの列６０に動く。これらデータ・ビット
はタテとヨ：７に循還キャリーされており、現在はヨコ
にインクレメントされ、タテに下方シフトされたアドレ
スでメモリ２０．２２に入っている。この手順で、タテ
及びヨコ方向にデータをシフトできることが判る。

スクロール及び后記する他の動作をするためデータを成
るメモリから他のメモリへシフトする前述のシフト動作
では、シフトの前厄でデータ・ビットをたくわえるため
に、各メモリでラッチ８２（第５図）を使用することが
必要となる。これは、各メモリでよみ出したデータ・ビ
ットを出す用意をすることとシフトした位置ニ入れるべ
きデータ・ビットを受取る必要があるからである。そこ
で、第２図て゛、メモリ５２にシフトされるメモリ２０
のデータ・ビット（・ま、メモリ２０のラッチ８２にた
くわえておき、それからメモリジ２のＲＡＭ　７６にか
ぎこめばよ（・。或は、メモリ２０のＲＡＭ７６に入れ
ておき、その位置をアドレスしてよみだして、メモリろ
２のラッチ８２ＶＣ貯えてもよ（・。

例えば第４図の更新プロセッサ１８等の更新データ供給
源からメモリにデータをかきこむ時定シフトさせるため
に第ろ図のバス１１６〜１２２切の接続バスを用いる際
には、第３図の１ビツト・ラッチ８２を略して、各メモ
ＩＪ　Ｋ複数の入力ゲートを用意しておくだけでもよい
。各メモリの入力ゲートの選択によりかきこみ時のシフ
ト量がきめられ、データは直接ＲＡＭ７６１／Ｃかきこ
まれる。

このためには勿論、接続バスを更新プロセッサ１８（第
４図）の出力信号をうけるようにする必要がある。

第５図について説明したメモリへのコントロール信号は
、ライン１０７．１０８．９６．１１０．１１２．１０
４．１１４土の信号を含めて、すべて更新プロセッサ１
８から供給するのが良い。プロセサ１８Ｖｃは必要なら
メモリ・システム１０を含ませておくとよい。更新プロ
セサ１８の内容は例えば日本特許出願、特開５９−８０
３９号記載の回路構成等に示されている。この回路構成
は、循還（オーバーフロー）シフト（ビット列からなる
ワードが別のアレイの断片と桁が合わない）の際に、何
個のビットを循還させるべきかを決め、又そのビットの
アドレスのインクレメントを扱っている。

ここまでの本発明の説明は、主にＣＲＴディスプレイ等
の視覚ディスプレイでのメモリ貯蔵データの更新機能に
ついてなされて来た。ディスプレイでは、常時新しいデ
ータをよみこむことと、ＣＲＴ等へ送り出すことが必要
である。この機能を遂行するため、ＲＡＭ７６の各々は
、第３図のライン１４６のように第２の出力部を備えて
いるのが良い。この第２の出力部は、例えば特開５９−
８１９５号に示した形式及び機能によって得られるＱ 成る大きいデータ・アレイの中でのデータの位置シフト
はそのワードのビットを読出したユニットのアドレスか
ら一定値の差を持つユニットにデータ・ワードを書込む
ようアドレスを与えることにより、この人き℃・アレイ
内で゛データ・ワードを移動して行なえる。これはスク
ロ−ル等を行なう他の方法である。インクレメントされ
たアドレスの割昌ては更新プロセサ１８により行なわれ
る。

シフトを行うために、部分アレイのデータ語が元のメモ
リ・アドレスからラッチ８２（第３図）に動かされ、次
に別の動作でワードのビットが接続バスを通って新しい
アドレスに送られる。前記のようにビット毎のシフトが
並列的になされる。

従って、ビットの転送は大きいアレイの中のどの２個の
ビット位置の間でもできる。

＃！３図のメモリ２ＯＡ等のメモリ・ユニット全体をＬ
　Ｓ　Ｉ　（集積回路）の１チツプ上に作ると便利であ
る。又、データの貯蔵目的に関して十分な回路容量があ
れば、メモ１ノと共に接続バスすべてを１つのチップに
組込むのがよい。

」−記において、本発明を、第１図、第２図のような４
×４の部分プレイによって説明したが、他の形態の部分
アレイも使用できる。例えば第５図ｖｉｓｘｉ、即ちタ
テ１ユニツトにヨコ８ユニツトのｌＪのアレイを示ず。

このアレイは１６ユニツトでなく、８ユニツトを使う時
に利用でき、例えば１２８．０００ビツトのＲＡＭ７６
を各メモリが有する。

第５図のメモリ１５０．１５２．１５４．１５６．１５
８．１６０．１６２．１６４は各々８本の出力ゲート（
０〜７、メモリ１５０で）を有しこれが８本の接続バス
１６８に接続している。これら出力ゲートは、数が４で
なく８である点を除いて、第３図の出力ケート類似であ
る。各メモリは２本の入力ゲート０．１を有する。１の
入力ゲートは下記の反転機能のためのもので、Ｏの入力
ケートは各メモリで左側にあり、第３図の入力ゲート８
４と類似である・ 第５図で、Ｑ入力ゲートがオンで、１久カグートは無視
するものとして説明する。

第３図の」賜金同様、メモリ１５０がら１６４がらよみ
とられる２進ビツトに与えられるシフｊ・の量はどの出
力ゲートがオンにされるかによりきまる。０ゲートがオ
ンならシフト量はゼロ、１ゲートがオンなら１で、７ゲ
ートなら７個シフトする。

ろケートがオンだと、出力ビットがろ香川カライン１７
０に出て、接続バス１６８Ｄに来る。このバスに接続さ
れている入カゲ〜トはメモリ１５６のライン１７２のろ
、である。これにより３位置のシフトがで゛きる。メモ
リ１５４からの３出力は、ライン１７４に出て、ビット
をバス１６８Ｆを通してメモリ１６０の入力ゲート１７
６に送る。出カゲートと入力ゲートが、各メモリで段違
いに接続バスに接続されているので、他の段数のシフト
動作も出来ることが判る。このシフトは循還キャリーを
発生することもある。例えば、出力ゲート７がオンにさ
れると、メモリ１５８からライン１７８への７ゲート出
力はバス１６８ＤＫ来て、入力ゲート１７２ｆＣよって
メモリ１５６に入る。

第５図で、０人力ゲートでなく、１人力ゲートがオンに
されると、メモリ間でデータ・ビットの鏡像的なシフト
がなされる。即ち、０出力ビツトと１人力ビットが共に
オンにされると、メモリ１５０の中のビットがメモリ１
６４に、又メモリ１６４の中のビットがメモリ１６４に
シフトされる。

メモリ１５２とメモリ１６２、メモリ１５４とメモリ１
６０、そしてメモリ１５６とメモリ１５８間でも同様に
データ・ビットの入換がなされる。

例えば、２メモリ１５０の０ゲートから出た信号はライ
ン１５１に来て、バス１６８Ａ、に乗り、メモリ１６４
の入力ゲート１５５に入る。これ以上の説明は略すが、
１人力ゲートと種々の出力ゲート・ラインをオンにして
鏡像の位置に変えたデータを得ることができることは明
らかである。

寸法の大きな像のデータを反転した鏡像データを得る際
は、そのデータ・ビット全体を入れかえるように、語の
中のビットを反転する他にアレイのセクターのアドレス
眞おいて入換えをしなげればならない。

鏡像データ動作を別にして、第５図の回路のシフト機能
は、第６図の構成を用いると更に改善される。第５図で
は０〜７位置のヨコ方向シフトを、（鏡像用入力を除（
・て）１つの入力ゲートと各メモリから８つの出力ゲー
トで８本のバスを用い、３つのケート・コントロール入
力を要し、合計１２本の接続が各メモＩＪ　ＩＣ要る。

しかし、第６図の構成だと、シフト用入力ゲートを１つ
でなく２つにした代りに、出力ゲートが半分になる。こ
れでゲートの数が３つ減る。これは入力ゲートを切りか
えて、ゼロ又は１位置のシフトを、出力ゲートでなされ
たシフＨＣのせることにより行われる。

この方式によって出力ゲートの数が減った。第６Ａ図は
出力ゲートと入力ゲートへのゲート・コントロール信号
によって希望のシフト数を得ることを示している。

第６図に戻り、８個のメモリ１８０．１８２．１８４．
１８６．１８８．１９０．１９２．１９４は各々４つの
出力ゲート０１１．２．６と２つの入力ゲートＯζ１を
持っている０メモリ１８０が代表してゲートに番号を記
入されている。

第６図の構成のゲートの制御とシフト数の関係は第６Ａ
図の通りであるが多少説明すると、出力ゲートＯがオン
ならメモリ１８０の出力がライン１９６　テ１端’ｌｌ
続バス１９Ｂに出る・入力ゲート１がオンであれば、メ
モリ１８２の入力ゲート１のライン２００がこのビット
を受ける。これで１ビット分のシフトができる。他の例
では、メモリ１８０の出力ゲート２がオンであると、ラ
イン２０．２でバス２０４′に出力が来て、この時、入
力ゲートｏがオンであれば、メモリ１８８のライン２０
６により受取られ、４位置のシフトができる。

これらは第６Ａ図の論理に従っており、他の場合もこの
ようにシフトされる。

前記のことから、２進ビツト情報のシフトは多種の形式
をとり得ることが判る。例えば２進ビツト値のメモリ間
での入換えは、第７図のよう匠しても行なえる。

第７図は本発明によりデータ・ビットを９０°づつ回す
ために応用した形式を示す・この図では簡略化して４つ
のメモリ２１０．２１２．２１４．２１６しか示してな
いが、実際には８つとか１６のメモリを用いろ。メモリ
２１０の出力ケートはバス２１８によりメモリ２１２の
入カゲーＩｎ１、メモリ２１２の出ノｊゲートはバス２
２０によりメモリ２１６の入力ゲートに、メモリ２１６
の出力ゲートはバス２２２により、メモリ２１４の入力
ケートに、又メモリ２１４の出力ケートはバス２２４に
よりメモリ２１０の人力ゲートに接続されている。そこ
で各メモリの人力ゲートと出力ゲートがオンにされると
、この４つのメモリからデータ・ビットがよみ出されて
隣りのメモリに移り、９０゜の回転がなされる。

このデータ回転機能に伺加して接続バスやゲートを備え
ることができる。そして、回転のためのバスに接続して
いるゲートがオンにされた際にのみ回転するようにでき
る。又、アレイが例えば４Ｘ４の寸法になると接続バス
は複雑になる。しかしアレイ内でのデータ・ビットの回
転の基本原理は第７図により十分に示されている。

〔発明の効果〕

本発明眞より、多数のメモリを差動１で接続し、同一の
アドレスを用いて、各メモリから１ビツトづつ出し入れ
して、ビット・アレイを形成し、これを大きなデータ・
アレイの部分として処理する構成において、上記ビット
・アレイのシフト、反転、回転等が高速度で行なえるよ
うになった。

【図面の簡単な説明】

第１図は本発明におけるメモリの接続を示す計画図、第
２図は第４図の構成に用いる本発明のメモリの計画図、
第ろ図は本発明の実施例の回路の計画図、第４図は本発
明を応用できるビデオ・ディスプレイの計画図、第５図
は鏡像データ′を与える本発明の実施例の計画図、第６
図は本発明の他の実施例の図、第６Ａ図は第６図の入力
、出力ケートとシフトの関係を示す論理図、第７図は本
発明の他の実施例の計画図である。 １０・・・・メモリ・システム、１２・・・・ビデオ発
生器、１４・・・・ＣＲＴｌ　１６・・・・コンピュー
タ、１８・・・・更新プロセサ、２０，２２．２４・・
・・メモｌＪ、１３４・・・・コントロール・ケ−）。 出ＦＪＲ人　インターナシ５炒し・ビジネス拳マシース
ズ・コーポレーション代理人　弁理士　山　本　位　朗 （外１名） 第１図 第４図 第２図

Claims (1)

【特許請求の範囲】
1. （１）個々にアドレスできる複数個の２進ビツトを各々
   が貯蔵できる複数個のメモリと、上記メモリを共通のビ
   ット・アドレスによってアドレスする手段と、上記共通
   のビット・アドレスによってアドレスされた際、上記メ
   モリから太きなビット・アレイのｄ・部分をなすビット
   ・アレイを出力するよ５に動作させる手段と、上記メモ
   リを共通に接続するための接続バスと、上記メモリから
   の出力データを上記接続バスに接続する出力ゲート及び
   上記メモリへの入力データを上記接続バスから接続する
   入力ゲートを選択的に能動化することにより成るメモリ
   から他のメモリにデータ・ビットをシフトしつつ移動す
   ることを特徴とするメモリ・データ・シフト装置。