JPS60153088A - メモリ・デ−タ・シフト装置 - Google Patents

メモリ・デ−タ・シフト装置

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JPS60153088A
JPS60153088A JP59219418A JP21941884A JPS60153088A JP S60153088 A JPS60153088 A JP S60153088A JP 59219418 A JP59219418 A JP 59219418A JP 21941884 A JP21941884 A JP 21941884A JP S60153088 A JPS60153088 A JP S60153088A
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  • Image Processing (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアレイ(配列)状に配置した多数のメモリにお
いて、貯蔵しているデータをシフトさせる技術に関し、
特にCRT(陰極線管)ディスプレイに用いる再生バッ
ファ・メモリ等に有用である0 〔従来技術〕 1981年12月刊行の、米国ペンシルバニブ州、ビソ
バーグ、カーネギ−・ノロン大学コンピュータ・サイエ
ンス学部による「8X8デイスプレイ」なるレポートが
ある。
このレポートはCRTディスプレイで画像等を貯蔵する
フレーム・バッファとして有用なメモリ・アレイ(配列
、1次元又は2次元のことが多い)を扱っているが、本
発明もこの種のシステムに属する。例えば64個のRA
M(ランダム・アクセス・メモリ)をアレイに配置し、
各RAMから1ビットずつ出して、大きなアレイの一部
となる小アレイのビット列を形成することが示されてい
る・各メモリは個々にアドレスできる形で多数の2進ビ
ツトを貯えることのできる1?、 A Mを含んでいる
Jこれらメモリの全体を同一のアレイ部分アドレスによ
ってアドレスして、各メモリから並列的にそのアレイ部
分をなすビット位置を選択することにより、大きなアレ
イの一部をなす部分アレイのビット列を並列的に書込読
取することができる。
このように並列的に部分アレイ毎にビット列をよみかき
する際に、1つの問題があるが、それノま成る更新ずべ
きビットが、成るアレイから他のアレイ(Cわたって存
在する時である。この時、更新するビットのフードはそ
の始点か終点又はその測方が部分アレイの始点終点と合
わない。この場合、メモリ・アドレスを1だけインクレ
メントして、はみ出したビットを、その部分プレイに入
れて解決する。又、大きなアレイの中でワード(ビット
の群)がその位置をずらす際には、ビット毎の扱いでシ
フトしなければならない。上記レポートはこのシフトを
シフト・レジスタで行うことを示している。しかし、レ
ポート上でいわれているように、これは時間がかかり、
メモリ・システムの全体的効率を下げる。
〔発明が解決しようとする問題点〕
上記のような構成のメモl/ Kおけるデータ取り扱い
土の制約を克服するために、メモリ内でのデータのシフ
ト、データの反転(鏡像のように左右入換った形に変形
)、データの回転(CRT表示用の画像バッファ等で画
像を廻すために等)、等を行う便利な手段が望まれる・ 〔問題点を解決するための手段〕 本発明は、複数のメモリを並列的にアクセスする。各メ
モリは例えばRAMを含み、又データ入力ゲート、出力
ゲートを有し、複数個のビットを、個別にアドレス出来
る形式で貯蔵する。これらメモリは接続バスにより相互
接続されており、メモリの配列をなしており、各メモリ
から1ビツトづつを出し入れして、ビッートの列(ワー
ド)を作り、これを大きなアレイの一部となる部分アレ
イとして扱うことができる。この際、これらメモリは同
一のアドレス(部分アレイの)でアドレスできる。
上記の並列に出し入れされるビット列は上記の接続バス
で並列的に移動できる。上記の入力ゲート、出力ゲート
は各メモ1月でおいて複数個備えられており、これを制
御する共通のコントロール信号が力えられ、上記接続バ
スは、段ちがいになって上記入力ゲート、出力ゲートに
接続しており、入カゲ〜ト、出力ゲートの選択的能動化
によって、シフト動作が行なえる。
〔実施例〕
第4図は本発明を応用できるCRTディスプレイ句のコ
ンピュータ・システムである。本発明のメモリ・システ
ム1Dは、このような場合Fフレーム・バッファJとも
よばれる。メモリ・システム10はビデオ表示情報を貯
え、これがビデオ信号発生器12に送られ、CRT14
に来て表示さオする。
このディスプレイを用いているコンピュータ16はディ
スプレイ更新プロセサ18を別個に有して℃・でもよく
、このプロセサ18はメモリ・システム10の一部から
なっていると考えてもよい。
プロセサ18はグラフィック・ディスプレイの時に要求
される変更に関する情報をメモリ・システム10に供す
る。
本発明のメモリ・システムはCRTディスプレイによ(
適しているが、他の型の液晶ディスプレイやプリントし
て作るディスプレイや画像でないディスプレイにも有用
である。
第2図は第4図のメモリ・システムのパターン配置の一
例で4×4配列の16個のメモ1)20がら5Gが行5
2.54.56.58と列A、 B。
C,DK沿って並んでいる。これらは各々、ランダム・
アクセスメモリで、入力部、出力部、個別にアドレスで
きる2進ビットメモリ機能を有している・これらが全部
同じアドレスにアクセスされ、即ち各メモリの左上の点
で示すようにアクセスされると、列52〜58、行A−
Dのアレイ(配列)部分のビット群からなるデータ・ワ
ードを出力するように動作できる。第2図全体は16個
のメモリが全部で9群あり、これが大きなアレイの一部
をなす。
メモリ個々には別のアドレス、即ち行E、F、G、Hで
列52.54.56.58の各メモリの上中火の点で示
すようなアドレスが与えられることもあり、この時はメ
モリ20〜50からは別の部分を表わす別のデータ・ワ
ード・アレイが出力される。行A、 B、 C,D列6
0.62.64.66((あるメモリの左中央の点で示
すような別のアドレスを使えば、反別のデータ・ワード
・アレイが出て来る。行E、F、C,Hの列60.62
.64.66のメモリの中央部に点で示したような別の
アドレスを用いると、更に別のアレイが出てくる・この
方法で16個のメモリを使って大量のデータ・ワード・
アレイを得ることができる。各メモリに含まれるランダ
ム慟アク士スメモリは、例えば16,000位置やそれ
以上の個別にアドレスできるデータ・ビットを有してい
るようにでき、これより1ts、 o o o個以上の
データ・ワード・アレイが得られる。第2図では、この
ようなデータ・ワード・アレイ部分をうちの9個を示す
第5図は第2図のメモリ2oに似たメモl) 2 OA
を計画図的に示す。ランダム・アクセス・メモ’J(R
AM)76が含まれ、入カフ8、出方8゜がある。メモ
リは、1ビツト・ラッチ82、入力ケンド84、出力ゲ
ート86.88.90,92等を有している方がよい。
入カフ8に与えられた信号はセレクト・スイッチ94に
より制御され、これば入力96への制御入力で制御され
ている。
入力96への信号が論理値のrDJがrIJかにより、
入カフ8への信号が1ビツト・ラッチ82からライン9
8に、又は入力ゲート84がらライン100K、のどち
らになるか決まる。入力1゜4へのセレクト・コントロ
ール信号に応じて、同様のセレクト・スイッチ102が
働らき、メモリ2OAからの出力がランダム・アクセス
・メモリ(RAM’)7<5の出力8oから来るが、1
ビツト・ラッチ82からライン98に来るかをきめる。
RAM7(5はアドレス入力106FCアドレスを供給
される。8本のアドレス入力ライン106が、。
時分割多重方式で用いられ、最初の信号が行、次に列を
指定する。これで、RAM76に貯えられている6 4
. OOOビットの各々に個別にアドレスする6 4,
000個のアドレスが使える。
RAM76に、データを書込むのか、読取るのかをきめ
るためのライト・コントロール信号又はリード・コント
ロールがコントロール入力107又は108に与えられ
る。別のコントロール信号が入力110に力えられ、1
ビツト・ラッチ82の動作を制御し、入力ゲート84か
らライン100に出る信号を受けたり、セレクト・スイ
ッチ102にライン98により出力を送ったりさせる。
入力ゲート84の動作はライン112上の信号により制
御され、出力ゲート86.88.90.92はライン1
14上の信号の組合わせにより制御されて個々に出力を
出す・図示のように、出力ゲート86.88.90.9
2には各4接続バス116.118.120.122が
接続している。
第3図では簡略化しているので4個の接続バスのみが示
されている・実際には他の図面で説明されるように更に
多くの接続バスがある。
第3図には、他にメモリ22A、24Aが示されている
が、これらの内容メモI72 OAと同様である。メモ
1J22A、2.4A及びその他のメモリは、同一のコ
ントロール信号、即ちリード・コントロール107、ラ
イト・コントロール108、ケート・コントロール96
、ラッチ−コントロール110、入力ゲート・コントロ
ール112、セレクト・コントロール104、出力ゲー
ト・コントロール114に接続されている。従って、メ
モリ2OA、22A、24Aその他は同じコントロール
信号を同時にうける。各々の、メモリがうけとるアドレ
スも、下記の例外を除いて同一である。
動作する際には、接続バス116.118.120、’
122は更新すべき情報を、ビットの並列なセット(即
ち、語)の形でうけるように接続されると好適である。
バス116上の第1のビット。
はライン132から入力ゲート84に与えられる。
バス118上の第2のビットはライン132Aによりメ
モリ22Aの入力ゲートに至る。バス120上の第6の
ビットはメモIJ 24 Aの入力ゲートに入る。同時
にライン112上のコントロール信号、メモリすべての
入力ケート84その他をオン(能動化)にし、ライン9
6上のコントロール信号がセレクト・スイッチ94をオ
ンにし、新しいデータ・ビットをライン78からRAM
7(Sに入れる。RAM内でのアドレスはアドレス・ラ
イン106から与えられるアドレスによりきまる。他方
、ライン96上の信号が、セレクト・スイッチ94をオ
フにして、RAMへの入力ビットの入りを止め、1ビツ
ト・ラッチ82をコントロール信号によりオンにして、
こちらから新らしいデータをうけ、貯えることもできる
。この方法で、並列(7)/Zバス 16.118.1
20.122に来るデータ語がメモ1J20,22.2
4その他に貯蔵できることが判る。
1ビツト・ラッチにデータ・ビットが貯えられたら、そ
の后このラッチとセレクト・スイッチ94をオンにして
、ラッチからデータをRAM76(で送りこめる。この
動作が全データ語のビット列について同時に実行できる
各メモリから、接続バスにデータをとり出す際は、ライ
ン104上の信号がセレクト・スイッチ102に来て、
出力がラッチ82か出力ライン80のどちらから来るか
がきめられ、出力ゲート86.88.90.92がライ
ン114土の信号で制御され、どのゲートがオンになり
、どのバスにデータ・ビットが来るかがきめられる。デ
ータのシフトがなされないなら、ゲート86がオンにさ
れ、ライン124上のデータをバス116に出すが、こ
れは入力ゲートへのライン152が接続されているバス
である。メモ1J22A、24Aの場合には、対応する
入力、出力ラインに、A又はBを付けて同じ部番を付し
である。出力ライン124Aは接続バス118に接続さ
れ、これはメモリ22Aの入力ライン132Aと同じで
あり、メモリ24Aの出力ライン124Bは、入力ライ
ン132Bと同じくバス120に接続されている。そこ
でゲート86がオンになった時にはシフト力5起らない
。アレイ(ビットの列)の中で1メモリ位置のシフトが
望まれる時にはゲート88がオンにされる。これにより
メモリ2OAの出力ビットがライン126でバス118
に出る。これはメモリ22Aの入力ライン132が接続
されて℃・るノくスである。こうして、メモリ2OAか
らメモリ22AK、一段分のシフトが行われる。同様に
メモリ22Aからのライン126A上の出力ビットがノ
く−71201/+1:現われ、これは情報ビットをシ
フトして、メモリ24Aのライン132Bに送る。同様
にメモリ24Aからのライン126B上の出力が右にあ
る(図示してない)メモリにシフトされる。
若し、2位置のシフトが望まれれば、ゲート90がオン
にされ、7ノモリ2OAからライン128によりバス1
20に出力を送り、メモリ22Aからライン128によ
りバス122に出力を送り、メモリ24Aからライン1
28BKよりバス116に出力を送る。メモリ24Aか
らバス116によみ出されるビットはメモリ2OAのリ
ード・ゲート84妃よってよまれるので、データ・ビッ
トの「循還キャリー」がこのシフト動作でなされること
になる。
出力ゲートがオンになると同時に、メモリの少なくとも
1つの入力ゲートがオンになる。データ・ビットは若し
メモリ76から来たならラッチ82に入れられ、ラッチ
82から来たならメモリ76にたくわえられる。
メモリ間でのシフトは貯えられている情報の更新に便利
である。本発明のメモリは他にも用途があるが、グラフ
ィック・ディスプレイによってその利用例を説明する。
この場合、メモリ内のデータのシフトは表示図形のスク
ロール(画面上での移動)、回転、反転(鏡像、裏返し
)を行なうのに有用である。これら動作については後述
する。
第6図で本発明の詳細な説明したが、この例では入力ゲ
ート1個と出力ゲート複数個だったが、入力ゲートが複
数個で出力ゲート1個でもよい・この場合、出力ゲート
側で同様のシフト動作ができる。更に、複数の入力ゲー
トと複数の出力ゲートを使ってシフトを行なってもよい
例えば、第1図は、第2図のメモリの4X4個のプレイ
(タテ・ヨコ配列)における接続バスを示す。この接続
バスはタテとヨコにメモリを相互接続していて、それぞ
れに接続している出力ゲートと入力ゲートを選択的にオ
ンにしてデータのタテ方向、ヨコ方向のシフトを与える
・メモリ2Dからメモリ50迄、16個のメモリがある
が、入力ゲート、出力ゲートの番号付けはメモリ20で
゛のみ示しである。各メモリで下側に付いているのが出
力ゲート、右側に付いているのが入力ゲートである。4
個のゲット・コントロール信号が必要で、出力ゲートの
制御のために2つの2進ビット信号を与えるライン15
4と、入力ゲートの制御のために2つの2進ビット信号
を与えるライン1ろ6である。
2メモリ配列の動作を行わせる構成は他の形式でもでき
るが、−例として、データ・ビットを右(ヨコ、水平方
向で)シフ1.ト、するのに出力ゲートを、又下(タテ
、垂直方向で)Kシフトするのに入力ケートを制御する
ものとする。即ち、メモリ20の出力ゲート0,1,2
.3のうちの1番を使うとすると、出力ライン126か
らバス128に出力が与えられ、入力ゲート口を用いる
と単にメモリ内で1位置右にシフトされる。メモリ20
の出力ケート1から出たビットはライン1ろ8てメモリ
22の入力ゲートDK来る。しかし、若し入力ケート1
がオンにされたら、シフトは右1個のみでなく下方に1
個分行なわれる。ライン126からバス128に来た出
力ビットまタテのバス140に送られメモリ50の入力
ゲート1にライン142から入る。これらの原理(Cよ
って、第1図の接続バスを使って、出力ケートの制御で
ヨコのシフト、入力ゲートのfff!制御でタテのシフ
トを行ない、アレイ内で2次元のシフトが自由に出来る
ことが判る。
第2図に戻り、データを下に1段、右に2段シフトする
と、行A、B、C,Dの列52.54.56.58にあ
る16個のメモリに入っているデータは枠144でかこ
った中に来ることになり、行A1Bの列52にあるメモ
リ20.22のデータ・ビットはC,Dの54にあるメ
モリ32.34に移る。同じく、メモリ24.26のデ
ータは、E、Fの54のメモリに移る。しかし、これら
データ・ビットは、行E、F列54のメモリの中央に示
した点に対応する、インクレメントされたアドレスを用
いてメモリ28.30に循還キャリーされていた。そこ
で、接続バスを通って循還キャリーが行なわれる際には
、アドレスのインクレメントがなされ、キャリーの発生
したことを知らせ、又データに新しいシフトされた位置
のアドレスを与える。
同様に、行C,Dの列58のメモリ48.50にあるデ
ータは行E、Fの列60に動く。これらデータ・ビット
はタテとヨ:7に循還キャリーされており、現在はヨコ
にインクレメントされ、タテに下方シフトされたアドレ
スでメモリ20.22に入っている。この手順で、タテ
及びヨコ方向にデータをシフトできることが判る。
スクロール及び后記する他の動作をするためデータを成
るメモリから他のメモリへシフトする前述のシフト動作
では、シフトの前厄でデータ・ビットをたくわえるため
に、各メモリでラッチ82(第5図)を使用することが
必要となる。これは、各メモリでよみ出したデータ・ビ
ットを出す用意をすることとシフトした位置ニ入れるべ
きデータ・ビットを受取る必要があるからである。そこ
で、第2図て゛、メモリ52にシフトされるメモリ20
のデータ・ビット(・ま、メモリ20のラッチ82にた
くわえておき、それからメモリジ2のRAM 76にか
ぎこめばよ(・。或は、メモリ20のRAM76に入れ
ておき、その位置をアドレスしてよみだして、メモリろ
2のラッチ82VC貯えてもよ(・。
例えば第4図の更新プロセッサ18等の更新データ供給
源からメモリにデータをかきこむ時定シフトさせるため
に第ろ図のバス116〜122切の接続バスを用いる際
には、第3図の1ビツト・ラッチ82を略して、各メモ
IJ K複数の入力ゲートを用意しておくだけでもよい
。各メモリの入力ゲートの選択によりかきこみ時のシフ
ト量がきめられ、データは直接RAM761/Cかきこ
まれる。
このためには勿論、接続バスを更新プロセッサ18(第
4図)の出力信号をうけるようにする必要がある。
第5図について説明したメモリへのコントロール信号は
、ライン107.108.96.110.112.10
4.114土の信号を含めて、すべて更新プロセッサ1
8から供給するのが良い。プロセサ18Vcは必要なら
メモリ・システム10を含ませておくとよい。更新プロ
セサ18の内容は例えば日本特許出願、特開59−80
39号記載の回路構成等に示されている。この回路構成
は、循還(オーバーフロー)シフト(ビット列からなる
ワードが別のアレイの断片と桁が合わない)の際に、何
個のビットを循還させるべきかを決め、又そのビットの
アドレスのインクレメントを扱っている。
ここまでの本発明の説明は、主にCRTディスプレイ等
の視覚ディスプレイでのメモリ貯蔵データの更新機能に
ついてなされて来た。ディスプレイでは、常時新しいデ
ータをよみこむことと、CRT等へ送り出すことが必要
である。この機能を遂行するため、RAM76の各々は
、第3図のライン146のように第2の出力部を備えて
いるのが良い。この第2の出力部は、例えば特開59−
8195号に示した形式及び機能によって得られるQ 成る大きいデータ・アレイの中でのデータの位置シフト
はそのワードのビットを読出したユニットのアドレスか
ら一定値の差を持つユニットにデータ・ワードを書込む
ようアドレスを与えることにより、この人き℃・アレイ
内で゛データ・ワードを移動して行なえる。これはスク
ロ−ル等を行なう他の方法である。インクレメントされ
たアドレスの割昌ては更新プロセサ18により行なわれ
る。
シフトを行うために、部分アレイのデータ語が元のメモ
リ・アドレスからラッチ82(第3図)に動かされ、次
に別の動作でワードのビットが接続バスを通って新しい
アドレスに送られる。前記のようにビット毎のシフトが
並列的になされる。
従って、ビットの転送は大きいアレイの中のどの2個の
ビット位置の間でもできる。
#!3図のメモリ2OA等のメモリ・ユニット全体をL
 S I (集積回路)の1チツプ上に作ると便利であ
る。又、データの貯蔵目的に関して十分な回路容量があ
れば、メモ1ノと共に接続バスすべてを1つのチップに
組込むのがよい。
」−記において、本発明を、第1図、第2図のような4
×4の部分プレイによって説明したが、他の形態の部分
アレイも使用できる。例えば第5図visxi、即ちタ
テ1ユニツトにヨコ8ユニツトのlJのアレイを示ず。
このアレイは16ユニツトでなく、8ユニツトを使う時
に利用でき、例えば128.000ビツトのRAM76
を各メモリが有する。
第5図のメモリ150.152.154.156.15
8.160.162.164は各々8本の出力ゲート(
0〜7、メモリ150で)を有しこれが8本の接続バス
168に接続している。これら出力ゲートは、数が4で
なく8である点を除いて、第3図の出力ケート類似であ
る。各メモリは2本の入力ゲート0.1を有する。1の
入力ゲートは下記の反転機能のためのもので、Oの入力
ケートは各メモリで左側にあり、第3図の入力ゲート8
4と類似である・ 第5図で、Q入力ゲートがオンで、1久カグートは無視
するものとして説明する。
第3図の」賜金同様、メモリ150がら164がらよみ
とられる2進ビツトに与えられるシフj・の量はどの出
力ゲートがオンにされるかによりきまる。0ゲートがオ
ンならシフト量はゼロ、1ゲートがオンなら1で、7ゲ
ートなら7個シフトする。
ろケートがオンだと、出力ビットがろ香川カライン17
0に出て、接続バス168Dに来る。このバスに接続さ
れている入カゲ〜トはメモリ156のライン172のろ
、である。これにより3位置のシフトがで゛きる。メモ
リ154からの3出力は、ライン174に出て、ビット
をバス168Fを通してメモリ160の入力ゲート17
6に送る。出カゲートと入力ゲートが、各メモリで段違
いに接続バスに接続されているので、他の段数のシフト
動作も出来ることが判る。このシフトは循還キャリーを
発生することもある。例えば、出力ゲート7がオンにさ
れると、メモリ158からライン178への7ゲート出
力はバス168DK来て、入力ゲート172fCよって
メモリ156に入る。
第5図で、0人力ゲートでなく、1人力ゲートがオンに
されると、メモリ間でデータ・ビットの鏡像的なシフト
がなされる。即ち、0出力ビツトと1人力ビットが共に
オンにされると、メモリ150の中のビットがメモリ1
64に、又メモリ164の中のビットがメモリ164に
シフトされる。
メモリ152とメモリ162、メモリ154とメモリ1
60、そしてメモリ156とメモリ158間でも同様に
データ・ビットの入換がなされる。
例えば、2メモリ150の0ゲートから出た信号はライ
ン151に来て、バス168A、に乗り、メモリ164
の入力ゲート155に入る。これ以上の説明は略すが、
1人力ゲートと種々の出力ゲート・ラインをオンにして
鏡像の位置に変えたデータを得ることができることは明
らかである。
寸法の大きな像のデータを反転した鏡像データを得る際
は、そのデータ・ビット全体を入れかえるように、語の
中のビットを反転する他にアレイのセクターのアドレス
眞おいて入換えをしなげればならない。
鏡像データ動作を別にして、第5図の回路のシフト機能
は、第6図の構成を用いると更に改善される。第5図で
は0〜7位置のヨコ方向シフトを、(鏡像用入力を除(
・て)1つの入力ゲートと各メモリから8つの出力ゲー
トで8本のバスを用い、3つのケート・コントロール入
力を要し、合計12本の接続が各メモIJ IC要る。
しかし、第6図の構成だと、シフト用入力ゲートを1つ
でなく2つにした代りに、出力ゲートが半分になる。こ
れでゲートの数が3つ減る。これは入力ゲートを切りか
えて、ゼロ又は1位置のシフトを、出力ゲートでなされ
たシフHCのせることにより行われる。
この方式によって出力ゲートの数が減った。第6A図は
出力ゲートと入力ゲートへのゲート・コントロール信号
によって希望のシフト数を得ることを示している。
第6図に戻り、8個のメモリ180.182.184.
186.188.190.192.194は各々4つの
出力ゲート011.2.6と2つの入力ゲートOζ1を
持っている0メモリ180が代表してゲートに番号を記
入されている。
第6図の構成のゲートの制御とシフト数の関係は第6A
図の通りであるが多少説明すると、出力ゲートOがオン
ならメモリ180の出力がライン196 テ1端’ll
続バス19Bに出る・入力ゲート1がオンであれば、メ
モリ182の入力ゲート1のライン200がこのビット
を受ける。これで1ビット分のシフトができる。他の例
では、メモリ180の出力ゲート2がオンであると、ラ
イン20.2でバス204′に出力が来て、この時、入
力ゲートoがオンであれば、メモリ188のライン20
6により受取られ、4位置のシフトができる。
これらは第6A図の論理に従っており、他の場合もこの
ようにシフトされる。
前記のことから、2進ビツト情報のシフトは多種の形式
をとり得ることが判る。例えば2進ビツト値のメモリ間
での入換えは、第7図のよう匠しても行なえる。
第7図は本発明によりデータ・ビットを90°づつ回す
ために応用した形式を示す・この図では簡略化して4つ
のメモリ210.212.214.216しか示してな
いが、実際には8つとか16のメモリを用いろ。メモリ
210の出力ケートはバス218によりメモリ212の
入カゲーIn1、メモリ212の出ノjゲートはバス2
20によりメモリ216の入力ゲートに、メモリ216
の出力ゲートはバス222により、メモリ214の入力
ケートに、又メモリ214の出力ケートはバス224に
よりメモリ210の人力ゲートに接続されている。そこ
で各メモリの人力ゲートと出力ゲートがオンにされると
、この4つのメモリからデータ・ビットがよみ出されて
隣りのメモリに移り、90゜の回転がなされる。
このデータ回転機能に伺加して接続バスやゲートを備え
ることができる。そして、回転のためのバスに接続して
いるゲートがオンにされた際にのみ回転するようにでき
る。又、アレイが例えば4X4の寸法になると接続バス
は複雑になる。しかしアレイ内でのデータ・ビットの回
転の基本原理は第7図により十分に示されている。
〔発明の効果〕
本発明眞より、多数のメモリを差動1で接続し、同一の
アドレスを用いて、各メモリから1ビツトづつ出し入れ
して、ビット・アレイを形成し、これを大きなデータ・
アレイの部分として処理する構成において、上記ビット
・アレイのシフト、反転、回転等が高速度で行なえるよ
うになった。
【図面の簡単な説明】
第1図は本発明におけるメモリの接続を示す計画図、第
2図は第4図の構成に用いる本発明のメモリの計画図、
第ろ図は本発明の実施例の回路の計画図、第4図は本発
明を応用できるビデオ・ディスプレイの計画図、第5図
は鏡像データ′を与える本発明の実施例の計画図、第6
図は本発明の他の実施例の図、第6A図は第6図の入力
、出力ケートとシフトの関係を示す論理図、第7図は本
発明の他の実施例の計画図である。 10・・・・メモリ・システム、12・・・・ビデオ発
生器、14・・・・CRTl 16・・・・コンピュー
タ、18・・・・更新プロセサ、20,22.24・・
・・メモlJ、134・・・・コントロール・ケ−)。 出FJR人 インターナシ5炒し・ビジネス拳マシース
ズ・コーポレーション代理人 弁理士 山 本 位 朗 (外1名) 第1図 第4図 第2図

Claims (1)

    【特許請求の範囲】
  1. (1)個々にアドレスできる複数個の2進ビツトを各々
    が貯蔵できる複数個のメモリと、上記メモリを共通のビ
    ット・アドレスによってアドレスする手段と、上記共通
    のビット・アドレスによってアドレスされた際、上記メ
    モリから太きなビット・アレイのd・部分をなすビット
    ・アレイを出力するよ5に動作させる手段と、上記メモ
    リを共通に接続するための接続バスと、上記メモリから
    の出力データを上記接続バスに接続する出力ゲート及び
    上記メモリへの入力データを上記接続バスから接続する
    入力ゲートを選択的に能動化することにより成るメモリ
    から他のメモリにデータ・ビットをシフトしつつ移動す
    ることを特徴とするメモリ・データ・シフト装置。
JP59219418A 1983-12-30 1984-10-20 メモリ・デ−タ・シフト装置 Granted JPS60153088A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/567,215 US4644503A (en) 1983-12-30 1983-12-30 Computer memory system with integrated parallel shift circuits
US567215 1983-12-30

Publications (2)

Publication Number Publication Date
JPS60153088A true JPS60153088A (ja) 1985-08-12
JPH0323917B2 JPH0323917B2 (ja) 1991-03-29

Family

ID=24266217

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59219418A Granted JPS60153088A (ja) 1983-12-30 1984-10-20 メモリ・デ−タ・シフト装置

Country Status (4)

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US (1) US4644503A (ja)
EP (1) EP0149757B1 (ja)
JP (1) JPS60153088A (ja)
DE (1) DE3485479D1 (ja)

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