JPH0831276B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0831276B2 JPH0831276B2 JP2157958A JP15795890A JPH0831276B2 JP H0831276 B2 JPH0831276 B2 JP H0831276B2 JP 2157958 A JP2157958 A JP 2157958A JP 15795890 A JP15795890 A JP 15795890A JP H0831276 B2 JPH0831276 B2 JP H0831276B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体メモリに関するものであり、特に、
画像情報を記憶するビデオメモリに利用すると有効であ
るコラム選択回路に関するものである。
画像情報を記憶するビデオメモリに利用すると有効であ
るコラム選択回路に関するものである。
従来の技術 半導体メモリは複数ビットのデータI/O端子を有して
おり、このデータI/O端子のビット幅のデータであるブ
ロック単位で読みだし／書き込みを行なっている。この
ブロック単位のデータ幅が広いほど一回のアクセスで読
みだし／書き込みできるビット数が多くなり高速なデー
タアクセスが可能となる。
おり、このデータI/O端子のビット幅のデータであるブ
ロック単位で読みだし／書き込みを行なっている。この
ブロック単位のデータ幅が広いほど一回のアクセスで読
みだし／書き込みできるビット数が多くなり高速なデー
タアクセスが可能となる。
従来の半導体メモリの構成を第７図に示す。データを
記憶するメモリセルで構成されるデータ記憶部はブロッ
ク分割されて配置され、2a,2bはそれぞれ分割された一
つのブロックを構成するメモリセルブロックである。コ
ラムデコーダ４を共有する二つのメモリブロック2a,2b
により一のメモリプレーン１−１が構成される。このメ
モリプレーンをｎ個（１−１〜１−ｎ）配置することに
よりデータ記憶部全体が構成される。
記憶するメモリセルで構成されるデータ記憶部はブロッ
ク分割されて配置され、2a,2bはそれぞれ分割された一
つのブロックを構成するメモリセルブロックである。コ
ラムデコーダ４を共有する二つのメモリブロック2a,2b
により一のメモリプレーン１−１が構成される。このメ
モリプレーンをｎ個（１−１〜１−ｎ）配置することに
よりデータ記憶部全体が構成される。
各メモリプレーン１−１〜１−ｎはメモリセルブロッ
ク2a,2b、ローデコーダ5a,5b、コラムデコーダ４および
コラム選択ゲート3a,3bにより構成され、アドレス信号
入力手段により与えられるアドレス信号に応じて各メモ
リセルブロック内のブロック単位のデータを選択的にデ
ータバス６−1,6−2,6−3,6−4,…,6−（2n−１）,6−
（2n）に接続する。７−1,7−2,7−3,7−4,…,7−（2n
−１）,7−（2n）はブロック選択ゲートであり、各メモ
リセルブロックのデータバス６−1,6−2,6−3,6−4,…,
6−（2n−１）,6−（2n）に接続されるブロック単位の
データの中から一つを選択しデータI/Oバス９へ接続す
る。８−1,8−2,8−3,8−4,…,8−（2n−１）,8−（2
n）はブロック選択信号であり、アドレス信号入力手段
により与えられるアドレス信号に応じていずれか１つが
選択されるよう生成される。
ク2a,2b、ローデコーダ5a,5b、コラムデコーダ４および
コラム選択ゲート3a,3bにより構成され、アドレス信号
入力手段により与えられるアドレス信号に応じて各メモ
リセルブロック内のブロック単位のデータを選択的にデ
ータバス６−1,6−2,6−3,6−4,…,6−（2n−１）,6−
（2n）に接続する。７−1,7−2,7−3,7−4,…,7−（2n
−１）,7−（2n）はブロック選択ゲートであり、各メモ
リセルブロックのデータバス６−1,6−2,6−3,6−4,…,
6−（2n−１）,6−（2n）に接続されるブロック単位の
データの中から一つを選択しデータI/Oバス９へ接続す
る。８−1,8−2,8−3,8−4,…,8−（2n−１）,8−（2
n）はブロック選択信号であり、アドレス信号入力手段
により与えられるアドレス信号に応じていずれか１つが
選択されるよう生成される。
10は書き込み回路であり、書き込み動作においてデー
タI/O端子12より与えられるデータをデータI/Oバス９に
出力する。11は読みだし回路であり、読みだし動作にお
いてデータI/Oバス９に接続されたデータをデータI/O端
子12に出力する。
タI/O端子12より与えられるデータをデータI/Oバス９に
出力する。11は読みだし回路であり、読みだし動作にお
いてデータI/Oバス９に接続されたデータをデータI/O端
子12に出力する。
ここで、各データバス６−1,6−2,6−3,6−4,…,6−
（2n−１）,6−（2n）およびデータI/Oバス９はブロッ
ク単位のビット幅でありデータI/O端子12のビット幅に
等しい値となっている。
（2n−１）,6−（2n）およびデータI/Oバス９はブロッ
ク単位のビット幅でありデータI/O端子12のビット幅に
等しい値となっている。
第８図はコラム選択部の回路構成であり、データバス
６のビット幅が４ビットの場合について示している。コ
ラム選択ゲート３はゲートがデータバス６のビット幅の
数（図の場合は４ビット）だけ共通接続され、それぞれ
がメモリセルブロック２の各ビット線出力B0〜Bmとデー
タバス６に接続されたトランスファスイッチT0〜Tmより
構成される。アドレス信号入力手段により与えられるア
ドレス信号に応じてコラムデコーダ４はその出力C0,C1,
C2…の内の一つを駆動する。このコラムデコーダ４の出
力により特定の４ビットのトランスファスイッチ３−1,
3−2,3−3,…が駆動され、メモリセルブロック２のビッ
ト線出力B0〜Bmのなかから任意の４ビットのデータを選
択しデータバス６へ接続する。このように、各メモリセ
ルブロックはデータバス６のビット幅の単位でアドレス
位置指定が行なわれており、各ビット線出力B0〜Bmが対
応するデータバス６のビット位置は固定されている。
６のビット幅が４ビットの場合について示している。コ
ラム選択ゲート３はゲートがデータバス６のビット幅の
数（図の場合は４ビット）だけ共通接続され、それぞれ
がメモリセルブロック２の各ビット線出力B0〜Bmとデー
タバス６に接続されたトランスファスイッチT0〜Tmより
構成される。アドレス信号入力手段により与えられるア
ドレス信号に応じてコラムデコーダ４はその出力C0,C1,
C2…の内の一つを駆動する。このコラムデコーダ４の出
力により特定の４ビットのトランスファスイッチ３−1,
3−2,3−3,…が駆動され、メモリセルブロック２のビッ
ト線出力B0〜Bmのなかから任意の４ビットのデータを選
択しデータバス６へ接続する。このように、各メモリセ
ルブロックはデータバス６のビット幅の単位でアドレス
位置指定が行なわれており、各ビット線出力B0〜Bmが対
応するデータバス６のビット位置は固定されている。
第９図はブロック選択ゲート７の回路図である。ブロ
ック選択ゲート７−１〜７−（2n）はブロック選択信号
８−１〜８−（2n）により共通に駆動され、それぞれが
データバス６−１〜６−（2n）とデータI/Oバス９に接
続されたトランスファスイッチにより構成され、アドレ
ス信号入力手段により与えられるアドレス信号に応じて
ブロック選択信号８−１〜８−（2n）のいずれか一つが
駆動されることにより任意のデータバス６−１〜６−
（2n）のなかからいずれか１つを選択しデータI/Oバス
９に接続する。このように、ブロック選択ゲート７にお
いてもデータバス６とデータI/Oバス９の対応するビッ
ト位置は固定されている。
ック選択ゲート７−１〜７−（2n）はブロック選択信号
８−１〜８−（2n）により共通に駆動され、それぞれが
データバス６−１〜６−（2n）とデータI/Oバス９に接
続されたトランスファスイッチにより構成され、アドレ
ス信号入力手段により与えられるアドレス信号に応じて
ブロック選択信号８−１〜８−（2n）のいずれか一つが
駆動されることにより任意のデータバス６−１〜６−
（2n）のなかからいずれか１つを選択しデータI/Oバス
９に接続する。このように、ブロック選択ゲート７にお
いてもデータバス６とデータI/Oバス９の対応するビッ
ト位置は固定されている。
発明が解決しようとする課題 以上説明したように、従来の半導体メモリにおいて
は、高速データアクセスが可能となるようにデータI/O
端子のビット幅であるブロック単位のビット幅を広く
し、メモリに対してこのブロック単位のビット幅でアド
レス位置指定を行なっていた。このような半導体メモリ
をコンピュータの記憶装置用のメモリとして用いる場合
には、定められたビット幅の単位でアクセスが行なわれ
るので不都合は生じないが、画像情報を記憶するビデオ
メモリに用いる場合には以下のような問題が生じる。
は、高速データアクセスが可能となるようにデータI/O
端子のビット幅であるブロック単位のビット幅を広く
し、メモリに対してこのブロック単位のビット幅でアド
レス位置指定を行なっていた。このような半導体メモリ
をコンピュータの記憶装置用のメモリとして用いる場合
には、定められたビット幅の単位でアクセスが行なわれ
るので不都合は生じないが、画像情報を記憶するビデオ
メモリに用いる場合には以下のような問題が生じる。
第10図は画像情報として表示画面に表示する画像デー
タを記憶するビデオメモリに適用した場合の表示画面領
域上でのデータアクセス説明図であり、アドレスに対し
てブロック（４ビット）の単位でアクセスが行なわれ、
設定された位置のデータがデータI/O端子の各ビットD0
〜D3に対応している。画像データを高速に処理するため
にはデータI/O端子のビット幅を広く設定し、ビデオメ
モリに対して一度にアクセスできるデータ幅を広くする
ことが望まれる。一方、処理対象としての画像データに
対するアクセスは画素（ビット）単位で行なわれるもの
であり、広いビット幅の単位でこのビット幅に関係なく
ビット単位でアドレス位置指定を行なう使われ方とな
る。
タを記憶するビデオメモリに適用した場合の表示画面領
域上でのデータアクセス説明図であり、アドレスに対し
てブロック（４ビット）の単位でアクセスが行なわれ、
設定された位置のデータがデータI/O端子の各ビットD0
〜D3に対応している。画像データを高速に処理するため
にはデータI/O端子のビット幅を広く設定し、ビデオメ
モリに対して一度にアクセスできるデータ幅を広くする
ことが望まれる。一方、処理対象としての画像データに
対するアクセスは画素（ビット）単位で行なわれるもの
であり、広いビット幅の単位でこのビット幅に関係なく
ビット単位でアドレス位置指定を行なう使われ方とな
る。
従来の半導体メモリは、データI/O端子のビット幅の
単位でしかアドレス位置指定ができないのでこのメモリ
をビデオメモリとして用いる場合にはメモリの外部にビ
ットのシフトを行なうバレルシフタや、読みだし／書き
込みを行なわないビットに対してマスクをかけるマスク
処理回路等を必要としており回路が複雑となっていた。
また、バレルシフタでのシフト動作や、マスク処理動作
を行なうのにメモリに対するデータI/O端子のビット幅
でのアクセスを複数回必要としており処理速度を遅くす
る原因となっていた。
単位でしかアドレス位置指定ができないのでこのメモリ
をビデオメモリとして用いる場合にはメモリの外部にビ
ットのシフトを行なうバレルシフタや、読みだし／書き
込みを行なわないビットに対してマスクをかけるマスク
処理回路等を必要としており回路が複雑となっていた。
また、バレルシフタでのシフト動作や、マスク処理動作
を行なうのにメモリに対するデータI/O端子のビット幅
でのアクセスを複数回必要としており処理速度を遅くす
る原因となっていた。
本発明は、上記課題に鑑みてなされ、バレルシスタや
マスク処理回路を用いることなく、ビット単位でアドレ
ス位置指定を行い複数ビットのアクセスを行うことがで
きる半導体メモリを提供することを目的とする。
マスク処理回路を用いることなく、ビット単位でアドレ
ス位置指定を行い複数ビットのアクセスを行うことがで
きる半導体メモリを提供することを目的とする。
課題を解決するための手段 本発明は、ブロック単位のビット幅でアクセスを行な
う半導体メモリにおいて、 ビット単位でのアドレス位置指定を行うためのアドレ
ス信号入力手段と、 このアドレス信号入力手段からのアドレス入力信号の
一部によりブロック単位内のビット位置を指定するビッ
ト位置デコーダと、 このビット位置デコーダの出力とコラムデコーダの出
力とによりコラム選択ゲートを構成するトランスファス
イッチを独立に制御し任意のビット位置でのブロック単
位のデータをデータバスへ出力する手段と、 アドレス信号入力手段からのアドレス入力信号の一部
とブロック選択信号とによりデータバスの各ビットに対
して複数個のトランスファスイッチと、前記各トランス
ファスイッチを制御し、データバスの任意のビットをデ
ータI/Oバスの任意のビットへ接続する手段とを有する
ブロック選択ゲートとを備えた構成としたものである。
う半導体メモリにおいて、 ビット単位でのアドレス位置指定を行うためのアドレ
ス信号入力手段と、 このアドレス信号入力手段からのアドレス入力信号の
一部によりブロック単位内のビット位置を指定するビッ
ト位置デコーダと、 このビット位置デコーダの出力とコラムデコーダの出
力とによりコラム選択ゲートを構成するトランスファス
イッチを独立に制御し任意のビット位置でのブロック単
位のデータをデータバスへ出力する手段と、 アドレス信号入力手段からのアドレス入力信号の一部
とブロック選択信号とによりデータバスの各ビットに対
して複数個のトランスファスイッチと、前記各トランス
ファスイッチを制御し、データバスの任意のビットをデ
ータI/Oバスの任意のビットへ接続する手段とを有する
ブロック選択ゲートとを備えた構成としたものである。
作用 本発明は上記構成とすることにより、簡単な構成で複
数ビット幅のブロック単位でアクセスを行なう半導体メ
モリにおいてビット単位でのアドレス位置指定が可能と
なる。
数ビット幅のブロック単位でアクセスを行なう半導体メ
モリにおいてビット単位でのアドレス位置指定が可能と
なる。
実施例 第１図（ａ）に本発明の半導体メモリにおけるコラム
選択部の回路構成の一実施例を示す。図においてはデー
タバスのビット幅が４ビットの場合について説明してい
る。２はメモリセルブロックであり、各ビット線出力B0
〜Bmを有している。３はコラム選択ゲートであり、メモ
リセルブロック２の各ビット線出力B0〜Bmがデータバス
６の各ビット線D0〜D3に対して４ビット毎に接続される
ようトランスファスイッチT0〜Tmが構成されている。各
トランスファスイッチT0〜Tmのゲートはコラム選択ゲー
ト制御回路20の出力により独立に駆動される。コラムデ
コーダ４はブロック単位でのアクセスを行なうためのも
のであり、第６図、第７図に示す従来例でのコラムデコ
ーダと同様の動作を行なう。
選択部の回路構成の一実施例を示す。図においてはデー
タバスのビット幅が４ビットの場合について説明してい
る。２はメモリセルブロックであり、各ビット線出力B0
〜Bmを有している。３はコラム選択ゲートであり、メモ
リセルブロック２の各ビット線出力B0〜Bmがデータバス
６の各ビット線D0〜D3に対して４ビット毎に接続される
ようトランスファスイッチT0〜Tmが構成されている。各
トランスファスイッチT0〜Tmのゲートはコラム選択ゲー
ト制御回路20の出力により独立に駆動される。コラムデ
コーダ４はブロック単位でのアクセスを行なうためのも
のであり、第６図、第７図に示す従来例でのコラムデコ
ーダと同様の動作を行なう。
ここで、コラム選択ゲート制御回路20は20−1,20−2,
20−３に示すように、ブロック単位のアクセスとなる４
ビット単位で同一の回路構成であり、各ブロック単位で
のトランスファスイッチの下位３ビットゲートは２個の
ANDゲートと１個のORゲートで構成される回路で駆動さ
れ、最上位ビットのトランスファスイッチは対応するコ
ラムデコーダの出力により駆動される。ビット位置デコ
ーダ21はブロック単位内のビット位置に対応するアドレ
ス入力信号A00,A01（22,23）から第１図（ｂ）に示すよ
うな制御信号コードS0,S1,S2を発生する。前述の２個の
ANDゲートと１個のORゲートで構成される回路は制御信
号コードS0,S1,S2に応じてコラムデコーダ４の対応する
ブロックの選択信号出力Ｃ（ｘ）と１アドレス下位の選
択信号出力Ｃ（ｘ−１）の内いずれか一方を選択する選
択回路を構成している。
20−３に示すように、ブロック単位のアクセスとなる４
ビット単位で同一の回路構成であり、各ブロック単位で
のトランスファスイッチの下位３ビットゲートは２個の
ANDゲートと１個のORゲートで構成される回路で駆動さ
れ、最上位ビットのトランスファスイッチは対応するコ
ラムデコーダの出力により駆動される。ビット位置デコ
ーダ21はブロック単位内のビット位置に対応するアドレ
ス入力信号A00,A01（22,23）から第１図（ｂ）に示すよ
うな制御信号コードS0,S1,S2を発生する。前述の２個の
ANDゲートと１個のORゲートで構成される回路は制御信
号コードS0,S1,S2に応じてコラムデコーダ４の対応する
ブロックの選択信号出力Ｃ（ｘ）と１アドレス下位の選
択信号出力Ｃ（ｘ−１）の内いずれか一方を選択する選
択回路を構成している。
このような構成により、コラムデコーダ４の選択出力
信号とビット位置に対応するアドレス入力信号A00,A01
に応じてデータバス６の各ビット線D0〜D3に接続される
メモリセルブロック２のビット線出力は第２図に示すよ
うになる。図に示すように、データバス６の各ビット線
D0〜D3にはアドレス入力信号A00,A01によるビット単位
での位置指定に応じてメモリセルブロック２のビット線
出力が任意の位置のブロック単位のデータとして選択的
に接続されることになる。しかしここでのデータバス６
の各ビット線D0〜D3ではビットの配列がビット単位の位
置指定によっては順序的に並んでいない。
信号とビット位置に対応するアドレス入力信号A00,A01
に応じてデータバス６の各ビット線D0〜D3に接続される
メモリセルブロック２のビット線出力は第２図に示すよ
うになる。図に示すように、データバス６の各ビット線
D0〜D3にはアドレス入力信号A00,A01によるビット単位
での位置指定に応じてメモリセルブロック２のビット線
出力が任意の位置のブロック単位のデータとして選択的
に接続されることになる。しかしここでのデータバス６
の各ビット線D0〜D3ではビットの配列がビット単位の位
置指定によっては順序的に並んでいない。
第３図は本発明は半導体メモリにおけるブロック選択
ゲートの一実施例を示す回路図である。この回路により
データバス６上に接続され順序的に並んでいないデータ
を再配置している。
ゲートの一実施例を示す回路図である。この回路により
データバス６上に接続され順序的に並んでいないデータ
を再配置している。
図において、１は２個のメモリセルブロックを含むメ
モリプレートであり、このメモリプレート１より２本の
データバス６−1,6−２が出力される。30−1,30−２は
ブロック選択ゲートであり、ブロック選択信号８−1,8
−２により複数のデータバス６−1,6−２の内のいずれ
か一つを選択的にデータI/Oバス９へ接続する。
モリプレートであり、このメモリプレート１より２本の
データバス６−1,6−２が出力される。30−1,30−２は
ブロック選択ゲートであり、ブロック選択信号８−1,8
−２により複数のデータバス６−1,6−２の内のいずれ
か一つを選択的にデータI/Oバス９へ接続する。
ここで、各ブロック選択ゲート30−1,30−２はデータ
バス６−1,6−２の各ビット線D0〜D3に対してブロック
単位のビット幅に等しいトランスファスイッチを備え、
それぞれがデータI/Oバス９のいずれのビット線D0〜D3
にも接続できるように構成されている。31a、31bはビッ
ト位置制御回路であり、ブロック選択信号８−１、８−
２とビット位置に対応するアドレス入力信号A00,A01（2
2,23）とによりブロック選択ゲートの各トランスファス
イッチのいずれを駆動するかを制御する。
バス６−1,6−２の各ビット線D0〜D3に対してブロック
単位のビット幅に等しいトランスファスイッチを備え、
それぞれがデータI/Oバス９のいずれのビット線D0〜D3
にも接続できるように構成されている。31a、31bはビッ
ト位置制御回路であり、ブロック選択信号８−１、８−
２とビット位置に対応するアドレス入力信号A00,A01（2
2,23）とによりブロック選択ゲートの各トランスファス
イッチのいずれを駆動するかを制御する。
第４図はビット位置制御回路31の具体回路例であり、
インバータ32,33およびANDゲート34〜37によりブロック
選択信号８が駆動された場合にビット位置に対応するア
ドレス入力信号A00,A01（22,23）に応じて出力38a〜38d
のいずれか１つを駆動する。このビット位置制御回路31
a,31bの出力により特定のブロック選択ゲートのトラン
スファスイッチが駆動され、データバス６−1,6−２の
各ビット線D0〜D3が任意のデータI/Oバス９のビット線D
0〜D3に接続される。
インバータ32,33およびANDゲート34〜37によりブロック
選択信号８が駆動された場合にビット位置に対応するア
ドレス入力信号A00,A01（22,23）に応じて出力38a〜38d
のいずれか１つを駆動する。このビット位置制御回路31
a,31bの出力により特定のブロック選択ゲートのトラン
スファスイッチが駆動され、データバス６−1,6−２の
各ビット線D0〜D3が任意のデータI/Oバス９のビット線D
0〜D3に接続される。
このような構成とすることにより、第２図に示すデー
タバス６におけるメモリセルブロック２の各ビット線の
データ配列がデータI/Oバス９上では第５図に示すよう
にビット単位の位置指定によらず順序的に配置される。
第６図は本発明の半導体メモリを画像情報として表示画
面に表示する画像データを記憶するビデオメモリに適用
した場合の表示画面領域上でのデータアクセス説明図で
ある。以上のように本実施例の方法を用いると、同図に
示すように、ブロック単位のデータをビット単位の位置
指定によりアクセスすることが可能となる。
タバス６におけるメモリセルブロック２の各ビット線の
データ配列がデータI/Oバス９上では第５図に示すよう
にビット単位の位置指定によらず順序的に配置される。
第６図は本発明の半導体メモリを画像情報として表示画
面に表示する画像データを記憶するビデオメモリに適用
した場合の表示画面領域上でのデータアクセス説明図で
ある。以上のように本実施例の方法を用いると、同図に
示すように、ブロック単位のデータをビット単位の位置
指定によりアクセスすることが可能となる。
発明の効果 以上説明したように本発明によれば、簡単な構成でブ
ロック単位のデータをビット単位の位置指定でアクセス
することができるので、表示画像を記憶する画像メモリ
に適用した場合、画素単位でのアクセスが可能となり、
画像処理に必要となる画素単位の操作に対して、メモリ
外部にビットのシフトを行なうバレルシフタや読みだし
／書き込みを行なわないビットに対してマスクをかける
マスク処理回路等が不用となるので簡単な構成で画像処
理システムを実現できるとともに、バレルシフトやマス
ク処理が不用となるので高速処理が可能な画像処理シス
テムを実現することができる。
ロック単位のデータをビット単位の位置指定でアクセス
することができるので、表示画像を記憶する画像メモリ
に適用した場合、画素単位でのアクセスが可能となり、
画像処理に必要となる画素単位の操作に対して、メモリ
外部にビットのシフトを行なうバレルシフタや読みだし
／書き込みを行なわないビットに対してマスクをかける
マスク処理回路等が不用となるので簡単な構成で画像処
理システムを実現できるとともに、バレルシフトやマス
ク処理が不用となるので高速処理が可能な画像処理シス
テムを実現することができる。
第１図（ａ）は本発明の半導体メモリにおけるコラム選
択部の一実施例を示す回路図、第１図（ｂ）はアドレス
入力信号と制御信号コードとの対応図、第２図はデータ
バス上でのビット順序説明図、第３図は本発明の半導体
メモリにおけるブロック選択ゲートの一実施例を示す回
路図、第４図はビット位置制御信号の具体回路図、第５
図はデータI/Oバス上でのビット順序説明図、第６図は
本発明の実施例における画像表示画面上でのデータアク
セス説明図、第７図は従来の半導体メモリの構成図、第
８図は従来の半導体メモリにおけるコラム選択部の回路
図、第９図は従来の半導体メモリにおけるブロック選択
ゲートの回路図、第10図は従来における画像表示画面上
でのデータアクセス説明図である。 １…メモリプレーン、２…メモリセルブロック、３…コ
ラム選択ゲート、４…コラムデコーダ、６…データバ
ス、８…ブロック選択信号、９…データI/Oバス、20…
コラム選択ゲート制御回路、21…ビット位置デコーダ、
30…ブロック選択ゲート、31…ビット位置制御回路。
択部の一実施例を示す回路図、第１図（ｂ）はアドレス
入力信号と制御信号コードとの対応図、第２図はデータ
バス上でのビット順序説明図、第３図は本発明の半導体
メモリにおけるブロック選択ゲートの一実施例を示す回
路図、第４図はビット位置制御信号の具体回路図、第５
図はデータI/Oバス上でのビット順序説明図、第６図は
本発明の実施例における画像表示画面上でのデータアク
セス説明図、第７図は従来の半導体メモリの構成図、第
８図は従来の半導体メモリにおけるコラム選択部の回路
図、第９図は従来の半導体メモリにおけるブロック選択
ゲートの回路図、第10図は従来における画像表示画面上
でのデータアクセス説明図である。 １…メモリプレーン、２…メモリセルブロック、３…コ
ラム選択ゲート、４…コラムデコーダ、６…データバ
ス、８…ブロック選択信号、９…データI/Oバス、20…
コラム選択ゲート制御回路、21…ビット位置デコーダ、
30…ブロック選択ゲート、31…ビット位置制御回路。
Claims (1)
- 【請求項１】データ記憶部が複数個のメモリセルブロッ
クに分割され、該複数個のメモリセルブロックからのデ
ータを選択的に複数個のデータバスへ接続する複数個の
コラム選択ゲートと、前記複数個のデータバスのデータ
を選択的にデータI/Oバスへ接続するブロック選択ゲー
トを有する特定された複数ビットのブロック単位でアク
セスを行なう半導体メモリにおいて、 ビット単位でのアドレス位置指定を行うためのアドレス
信号入力手段と、 このアドレス信号入力手段からのアドレス入力信号の一
部により前記ブロック単位内のビット位置を制御するビ
ット位置デコーダと、 このビット位置デコーダの出力とコラムデコーダの出力
とにより前記コラム選択ゲートを構成するトランスファ
スイッチを独立に制御し前記ブロック単位のデータを任
意のビット位置で前記データバスへ接続する制御手段
と、 前記データバスの任意のビットが前記データI/Oバスの
任意のビットへ接続するように前記データバスの各ビッ
トに対して複数個のトランスファスイッチと、前記アド
レス信号入力手段からのアドレス入力信号の一部とブロ
ック選択信号とにより前記データバスの任意のビットが
前記データI/Oバスの任意のビットへ接続するように前
記複数個のトランスファスイッチを制御する手段とを有
するブロック選択ゲートとを備えたことを特徴とする半
導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157958A JPH0831276B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体メモリ |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157958A JPH0831276B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体メモリ |
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|---|---|
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| JPH0831276B2 true JPH0831276B2 (ja) | 1996-03-27 |
Family
ID=15661175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157958A Expired - Fee Related JPH0831276B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体メモリ |
Country Status (2)
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-
1993
- 1993-07-26 US US08/096,858 patent/US5408632A/en not_active Expired - Lifetime
Also Published As
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