JPS6061790A - 表示用制御回路 - Google Patents
表示用制御回路Info
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- JPS6061790A JPS6061790A JP58169156A JP16915683A JPS6061790A JP S6061790 A JPS6061790 A JP S6061790A JP 58169156 A JP58169156 A JP 58169156A JP 16915683 A JP16915683 A JP 16915683A JP S6061790 A JPS6061790 A JP S6061790A
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- JP
- Japan
- Prior art keywords
- data
- display
- display memory
- bit
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- Pending
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/022—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using memory planes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高精細カラー表示を行なう画像表示装置に係り
、特にドツト単位着色において表示メモリへの書込みに
好適な表示用制御回路に関〔発明の背景〕 パーソナルコンピュータなどのように、表示メモリに書
込まれたデータを読み出して、陰極線管等の表示画面に
グラフィック表示を行なう装置は、それら装置が普及す
るにつれて、よシ高精細化したカラー表示が要求される
ようになりできておシ１着色単位も表示画素１ドツトと
いう仕様が必要となっている。このため、表示メ七りの
容量が大変大きくなυ、通常のソフトウェアのみによる
表示メそすへの書き込み処理では描画速度の点で不充分
となシがちであった。
、特にドツト単位着色において表示メモリへの書込みに
好適な表示用制御回路に関〔発明の背景〕 パーソナルコンピュータなどのように、表示メモリに書
込まれたデータを読み出して、陰極線管等の表示画面に
グラフィック表示を行なう装置は、それら装置が普及す
るにつれて、よシ高精細化したカラー表示が要求される
ようになりできておシ１着色単位も表示画素１ドツトと
いう仕様が必要となっている。このため、表示メ七りの
容量が大変大きくなυ、通常のソフトウェアのみによる
表示メそすへの書き込み処理では描画速度の点で不充分
となシがちであった。
特に、現在量も一般的なビートマツプ方式と呼ばれるデ
ータの１ビツトを表示画面上の１ドツトに対応させる方
式の場合、１ドツトのみを指定した色で書込むには次の
ような処理上各色系列の表示メモリについて行なう必要
がある。（１）データを書込む番地からｃｐｖ内レジス
タに読み込む。（２）書き込みデータとの論理利金とる
。（３）データを書き込み番地にストアする。
ータの１ビツトを表示画面上の１ドツトに対応させる方
式の場合、１ドツトのみを指定した色で書込むには次の
ような処理上各色系列の表示メモリについて行なう必要
がある。（１）データを書込む番地からｃｐｖ内レジス
タに読み込む。（２）書き込みデータとの論理利金とる
。（３）データを書き込み番地にストアする。
ｙ−＾Ｆ＾亦 シフｂつ、アのみでは大変手間のかかる
処理を適切な回路を付加して高速化する方式が例えば特
願昭５７−７０３７３ 号に示されている。
処理を適切な回路を付加して高速化する方式が例えば特
願昭５７−７０３７３ 号に示されている。
以下、上記方式を図面を用いて説明する。第１図は、上
記方式による表示メモリ回路の一例を示すブロック図で
あシ、１はＣＰＵ、２はアドレスバス、３はデータバス
、４は読み書き切換信号線、５はアドレスデコーダ、６
．ｙ、ｓＬよび９は、それぞれ３原色と明度（Ｒ２Ｏ，
Ｂ。
記方式による表示メモリ回路の一例を示すブロック図で
あシ、１はＣＰＵ、２はアドレスバス、３はデータバス
、４は読み書き切換信号線、５はアドレスデコーダ、６
．ｙ、ｓＬよび９は、それぞれ３原色と明度（Ｒ２Ｏ，
Ｂ。
Ｉ）Ｋ対応する表示メモリ％１０はデータゲート回路で
あシ、アドレスデコーダ５の出力である表示メモリ選択
信号１１によってデータバス３のデータをゲートする回
路である。１２はデータゲート回路１０の出力で表示メ
モリ６．７，８．９のそれぞれのデータピッ）１選択す
るデータビット選択信号である。１３．１４．１５．１
６はそれぞれの表示メモリ６．７，８．９へのデータ書
込みを指示する着色レジスタであシ、その出力はそれぞ
れの表示メモリのデータ入力に供給されている。
あシ、アドレスデコーダ５の出力である表示メモリ選択
信号１１によってデータバス３のデータをゲートする回
路である。１２はデータゲート回路１０の出力で表示メ
モリ６．７，８．９のそれぞれのデータピッ）１選択す
るデータビット選択信号である。１３．１４．１５．１
６はそれぞれの表示メモリ６．７，８．９へのデータ書
込みを指示する着色レジスタであシ、その出力はそれぞ
れの表示メモリのデータ入力に供給されている。
第１図に示す表示メモリ回路において、データゲート回
路１０は表示メモリ６．７，８．９に書込むデータのビ
ット単位で表示メモリＴｈ選択するように設けた回路で
、データバス３を表示メモリ選択信号１１でゲートし、
その出力を表示メモリのそれぞれのビットの選択信号と
している。また着色レジスタ１３． ｉ４．１５．１５
は、ＲｌＧ、Ｅの表示メモリ６．７，８．９に対して、
表示するグラフィックデータを書込むか否かを指示する
Ｒ、Ｇ、Ｅ、１４ピツトのグラフィック図形の色情報ヲ
記憶するレジスタである。
路１０は表示メモリ６．７，８．９に書込むデータのビ
ット単位で表示メモリＴｈ選択するように設けた回路で
、データバス３を表示メモリ選択信号１１でゲートし、
その出力を表示メモリのそれぞれのビットの選択信号と
している。また着色レジスタ１３． ｉ４．１５．１５
は、ＲｌＧ、Ｅの表示メモリ６．７，８．９に対して、
表示するグラフィックデータを書込むか否かを指示する
Ｒ、Ｇ、Ｅ、１４ピツトのグラフィック図形の色情報ヲ
記憶するレジスタである。
第２図は第１図の表示メモリ６、データゲート回路１０
および着色レジスタ１３につｂての詳細な関係を示した
図であ）、表示メモリ７．８゜９につｂての関係もこの
図と同様である。第２図にお−て、データゲート回路１
０は、８ビツトの論理積回路で構成されておシ、アドレ
スデコーダ５よシ出力される表示メモリ選択信号１１に
ふってデータバス上のデータを表示メモリ６゜７．８．
９のそれぞれのメモリチップへ選択信号１２として供給
する。また、着色レジスタ１３はこの場合１ビツトのラ
ッチでありその出力は、表示メモリ６のデータ入力とし
て供給される。
および着色レジスタ１３につｂての詳細な関係を示した
図であ）、表示メモリ７．８゜９につｂての関係もこの
図と同様である。第２図にお−て、データゲート回路１
０は、８ビツトの論理積回路で構成されておシ、アドレ
スデコーダ５よシ出力される表示メモリ選択信号１１に
ふってデータバス上のデータを表示メモリ６゜７．８．
９のそれぞれのメモリチップへ選択信号１２として供給
する。また、着色レジスタ１３はこの場合１ビツトのラ
ッチでありその出力は、表示メモリ６のデータ入力とし
て供給される。
以上のような第１図および第２図の表示メモリ回路にお
ける表示メモリへのデータの書込みについて説明する。
ける表示メモリへのデータの書込みについて説明する。
ＣＰＵ １は表示するグラフィック図形の色−Ｊ（Ｒ，
Ｇ、Ｂ、１４ビツトにょ如指定し、その色情報を着色レ
ジスタ１５．１４．１５゜１６に記録する。
Ｇ、Ｂ、１４ビツトにょ如指定し、その色情報を着色レ
ジスタ１５．１４．１５゜１６に記録する。
次に表示すべく輝度情報を表示画面に対応する表示メモ
リのアドレスに書込む。この場合、アドレスバス２には
表示メモリのアドレスが出力されてオシ、アドレスデコ
ーダ５によって、表示メモリ選択信号１１が出力され、
データゲート回路１０のゲートは開くことになる。一方
データバス３には表示メモリに書込む輝度情報が出力さ
れておシ、そのデータはデータゲート回路１０ヲ介して
、表示メモリ６．７，８．９のそれぞれのメモリのチッ
プ選択信号１２として供給される。このため輝度情報が
＠１”のデータが供給される表示メモリのビットについ
ては、着色レジスタの色情報を書込むことが許され、加
”のデータが供給される表示メモリのビットについては
、データの書込みは許されカーことになる。
リのアドレスに書込む。この場合、アドレスバス２には
表示メモリのアドレスが出力されてオシ、アドレスデコ
ーダ５によって、表示メモリ選択信号１１が出力され、
データゲート回路１０のゲートは開くことになる。一方
データバス３には表示メモリに書込む輝度情報が出力さ
れておシ、そのデータはデータゲート回路１０ヲ介して
、表示メモリ６．７，８．９のそれぞれのメモリのチッ
プ選択信号１２として供給される。このため輝度情報が
＠１”のデータが供給される表示メモリのビットについ
ては、着色レジスタの色情報を書込むことが許され、加
”のデータが供給される表示メモリのビットについては
、データの書込みは許されカーことになる。
したがって、表示メモリの同一アドレスにｂｖですでに
記録済のデータに新しｂデータを重ね合わせる軍ね書き
において、従来のように、記録されてｂるデータと新し
く書き加えるデータの論理和をとっにデータを書き込む
というソフトウェア処理をすることなく、新しく書き加
えるデータだけを表示メモリに書き込めば、新しく書込
むデータビットすなわち「１」の情報が供給されるビッ
トのみ前出の着色レジスタに設定されていた色データが
書込まれ、その他のビットにつｂてはデータは変わらな
い。従って、この方式によれば、描画速度の高速化がは
がれる。
記録済のデータに新しｂデータを重ね合わせる軍ね書き
において、従来のように、記録されてｂるデータと新し
く書き加えるデータの論理和をとっにデータを書き込む
というソフトウェア処理をすることなく、新しく書き加
えるデータだけを表示メモリに書き込めば、新しく書込
むデータビットすなわち「１」の情報が供給されるビッ
トのみ前出の着色レジスタに設定されていた色データが
書込まれ、その他のビットにつｂてはデータは変わらな
い。従って、この方式によれば、描画速度の高速化がは
がれる。
しかし、第２図からも明らかなようにこの方式では１ビ
ット単位で表示メモリの有効／無効が制御可能である必
要があシ、この念め１アドレスあたシラビット構成のメ
モＩＪ ｔ−並列に使用せざるを得なかった。この場合
、必要となる素子数は通常ＣＰＵのデータバスラインの
本数と色の系列数即ち表示画面の深さ方向のプレーン数
を掛は合わせたものである。例えば、８ピツ） ＣＰＵ
と上述したＲ、Ｇ、Ｅ、Ｉの４系列の表示メモリを持つ
システムでは、８Ｘ４−４２個の表示メモリが必要とな
る。これは、例えば現在パーソナルコンピュータで最も
一般的な水平方向６４０ドツト、垂直方向２００ドツト
という画面構成の場合、必要な表示メモリの容量は、前
述のＲ２Ｏ，Ｂ、Ｉの４系列の表示メモリを持てば５１
２０００ビツトとなる。これは、現在主流の６４にビッ
トのダイナミックＲＡＭ ｆ用すれば８個で構成できる
容量であるが、前述したように１ビット単位で表示メモ
リの有効／無効を制御可能とする必要があるため３２個
のメそりを使用せざるを得ない。この結果、コストの堆
大、基板寸法の拡大、表示メモリの不要領域の増加など
の問題があった。
ット単位で表示メモリの有効／無効が制御可能である必
要があシ、この念め１アドレスあたシラビット構成のメ
モＩＪ ｔ−並列に使用せざるを得なかった。この場合
、必要となる素子数は通常ＣＰＵのデータバスラインの
本数と色の系列数即ち表示画面の深さ方向のプレーン数
を掛は合わせたものである。例えば、８ピツ） ＣＰＵ
と上述したＲ、Ｇ、Ｅ、Ｉの４系列の表示メモリを持つ
システムでは、８Ｘ４−４２個の表示メモリが必要とな
る。これは、例えば現在パーソナルコンピュータで最も
一般的な水平方向６４０ドツト、垂直方向２００ドツト
という画面構成の場合、必要な表示メモリの容量は、前
述のＲ２Ｏ，Ｂ、Ｉの４系列の表示メモリを持てば５１
２０００ビツトとなる。これは、現在主流の６４にビッ
トのダイナミックＲＡＭ ｆ用すれば８個で構成できる
容量であるが、前述したように１ビット単位で表示メモ
リの有効／無効を制御可能とする必要があるため３２個
のメそりを使用せざるを得ない。この結果、コストの堆
大、基板寸法の拡大、表示メモリの不要領域の増加など
の問題があった。
本発明の目的は、従来技術の特徴である高速描画機能を
損うことなく、従来技術の欠点である表示メモリ素子数
の増加をなくし、よシ少ない表示メモリ素子数で構成可
能々表示用制御回路を提供することにある。
損うことなく、従来技術の欠点である表示メモリ素子数
の増加をなくし、よシ少ない表示メモリ素子数で構成可
能々表示用制御回路を提供することにある。
上述した目的を達成するため最近普及し初めた大容量で
１番地あたシのピット幅が４．８などの構成の読み書き
可能メモリを表示メモリとして使用し、上記各１ピツ）
１−表示画面上の個々の画素を構成する深さ方向の各ブ
レーンに属する要素に割シ当て、上記表示メモリ素子数
はｃｐｖから並列に処理するデータ幅と同じとすること
によシ表示メモリ紫子詐の減少を計ったものである。
１番地あたシのピット幅が４．８などの構成の読み書き
可能メモリを表示メモリとして使用し、上記各１ピツ）
１−表示画面上の個々の画素を構成する深さ方向の各ブ
レーンに属する要素に割シ当て、上記表示メモリ素子数
はｃｐｖから並列に処理するデータ幅と同じとすること
によシ表示メモリ紫子詐の減少を計ったものである。
以下、本発明の一実施例を第３図および第４図によシ説
明する。第３図は本実施例の概略を示す構成図である。
明する。第３図は本実施例の概略を示す構成図である。
第３図において、１から１６までは、第１図における同
一番号を符したブロックと同一のものである。また、１
７は表示メモリ列である。第６図の表示用制御回路は、
基本的に従来例を説明した第１図と差がない。第４図は
、第３図の表示メそす列１７１ データゲート回路１０
、着色レジスタ１３〜１６オよびそれらの周辺をよシ詳
細に示した構成図である。第４図において、１８〜２５
はメモリチップ選択信号、２６〜３３は表示メモリ素子
であシ、他のブロックは第３図の同一番号を符したブロ
ックと同一名称・機能である。第４図において、データ
バス３は８ピツトで構成されてお）、同じく８ビツトの
論理積回路で構成されたデータゲート回路１ｏに入力さ
れ、表示メモリ選択信号１１との論理積をとって、前記
メモリチップ選択信号１８〜２５として出力する。前記
メモリチップ選択信号は、対応する前記表示メモリ素子
２６〜３３のチップセレクト端子に供給される。前記表
示メモリ素子２６〜３３は１例えばテキサスインストル
メント社のＴＭＳＡ４１６に見られるような幅４ビット
１番地数１６３８４と込う構成のダイナミックメモリで
１Ｌ前記４ビツトのうち、第１ビツト目のデータ入出力
端子には着色レジスタ１３が保持している１ビツトデー
タが、第２ビツト目には前記着色レジスタ１４．第３ビ
ツト目には前記着色レジスタ１５、第４ビツト目には前
記着色レジスタ１６の保持しているデータが前記表示メ
七り素子２６〜３３の全てに並列に供給されている。ま
た、アドレスバス２も前記８個の表示メそり素子２６〜
３３の全てに並列に供給されて込る。
一番号を符したブロックと同一のものである。また、１
７は表示メモリ列である。第６図の表示用制御回路は、
基本的に従来例を説明した第１図と差がない。第４図は
、第３図の表示メそす列１７１ データゲート回路１０
、着色レジスタ１３〜１６オよびそれらの周辺をよシ詳
細に示した構成図である。第４図において、１８〜２５
はメモリチップ選択信号、２６〜３３は表示メモリ素子
であシ、他のブロックは第３図の同一番号を符したブロ
ックと同一名称・機能である。第４図において、データ
バス３は８ピツトで構成されてお）、同じく８ビツトの
論理積回路で構成されたデータゲート回路１ｏに入力さ
れ、表示メモリ選択信号１１との論理積をとって、前記
メモリチップ選択信号１８〜２５として出力する。前記
メモリチップ選択信号は、対応する前記表示メモリ素子
２６〜３３のチップセレクト端子に供給される。前記表
示メモリ素子２６〜３３は１例えばテキサスインストル
メント社のＴＭＳＡ４１６に見られるような幅４ビット
１番地数１６３８４と込う構成のダイナミックメモリで
１Ｌ前記４ビツトのうち、第１ビツト目のデータ入出力
端子には着色レジスタ１３が保持している１ビツトデー
タが、第２ビツト目には前記着色レジスタ１４．第３ビ
ツト目には前記着色レジスタ１５、第４ビツト目には前
記着色レジスタ１６の保持しているデータが前記表示メ
七り素子２６〜３３の全てに並列に供給されている。ま
た、アドレスバス２も前記８個の表示メそり素子２６〜
３３の全てに並列に供給されて込る。
次に、同じく第４図を用いて、本実施例の動作原理をよ
シ詳細に説明する。まず、ＣＰＵ １がある指定した色
Ｃで、指定した画素Ｐに点をうつ手１ａを説明する。
シ詳細に説明する。まず、ＣＰＵ １がある指定した色
Ｃで、指定した画素Ｐに点をうつ手１ａを説明する。
（１） 色Ｃを４ピツトの色データに変換し、着色レジ
スタ１′５〜１６に設定する。
スタ１′５〜１６に設定する。
（２） 前記画素Ｐと対応する前記表示メモリ列１７の
アドレスＡとビット番号Ｅｆ計算する。
アドレスＡとビット番号Ｅｆ計算する。
（３） 前記アドレスＡＫ、ビット番号Ｂの内容をｗｌ
”、他のビットを′０”とした２進数データを書き込む
。
”、他のビットを′０”とした２進数データを書き込む
。
上記手順（１）において、着色レジスタ１′５〜１６は
それぞれ色の３原色赤、緑、青および明度に対応させて
あシ１例えば２進数０００１を前記着色レジスタ１３〜
１６に設定した場合赤色が％また１０１１を設定した場
合高輝度の黄色が設定され、この色は新たに別の色を設
定し直すまで保持される。
それぞれ色の３原色赤、緑、青および明度に対応させて
あシ１例えば２進数０００１を前記着色レジスタ１３〜
１６に設定した場合赤色が％また１０１１を設定した場
合高輝度の黄色が設定され、この色は新たに別の色を設
定し直すまで保持される。
上記手順（３）において、前記アドレスＡに例えば最下
位ビットだけが′１″の２進数データ０００００００１
を書き込んだ場合について考えてみる。
位ビットだけが′１″の２進数データ０００００００１
を書き込んだ場合について考えてみる。
第４図に示した前記表示メモリ選択信号１１は。
前記アドレスＡｆ発生すると有効化され、この時前記デ
ータバス３のうち′１”の状態にある最下位ビットに対
応した論理積回路のみが、その出力である前記メモリチ
ップ選択信号１Ｂを有効化する。この時、前記表示メモ
リ素子２６はデータ入力端子り。−Ｄ、には、前記着色
レジスタ１３〜１６の出力が供給されており、前出の読
み書き切換え信号４は、書き込みモードとなっておシ、
アドレスバス２は前記アドレスバス与えている。
ータバス３のうち′１”の状態にある最下位ビットに対
応した論理積回路のみが、その出力である前記メモリチ
ップ選択信号１Ｂを有効化する。この時、前記表示メモ
リ素子２６はデータ入力端子り。−Ｄ、には、前記着色
レジスタ１３〜１６の出力が供給されており、前出の読
み書き切換え信号４は、書き込みモードとなっておシ、
アドレスバス２は前記アドレスバス与えている。
従って、前記着色レジスタ１３〜１６に保持されている
４ビツトのデータが、前記表示メモリ素子２６の前記ア
ドレスＡに書き込まれる。一方、残）の表示メモリ素子
２７〜３３への書き込みは、前記メモリチップ選択信号
１９〜２５が全て禁止されているので、それまで保持し
て込たデータ？その１１保持し続ける。従って、従来例
でも述べたのと同様に重ね書きを行々う場合でも既に書
き込まれている表示データケ毎回読み出して、前記読み
出した表示データとの論理和全欧った後、再び書き込む
といった手続きを必要としないので、高速描画が可能で
ある。以上の説明は、１アドレスに１ドツト？書き込む
手順に・ついてであるが、１アドレスに同一色で２ドツ
ト以上書き込む場合も、前記データバス６の複数ビット
に１”にすることによシ同様に処理できることは自明で
ある。
４ビツトのデータが、前記表示メモリ素子２６の前記ア
ドレスＡに書き込まれる。一方、残）の表示メモリ素子
２７〜３３への書き込みは、前記メモリチップ選択信号
１９〜２５が全て禁止されているので、それまで保持し
て込たデータ？その１１保持し続ける。従って、従来例
でも述べたのと同様に重ね書きを行々う場合でも既に書
き込まれている表示データケ毎回読み出して、前記読み
出した表示データとの論理和全欧った後、再び書き込む
といった手続きを必要としないので、高速描画が可能で
ある。以上の説明は、１アドレスに１ドツト？書き込む
手順に・ついてであるが、１アドレスに同一色で２ドツ
ト以上書き込む場合も、前記データバス６の複数ビット
に１”にすることによシ同様に処理できることは自明で
ある。
本集施例を用いれば従来１画素単位で１６色全同時表示
し、水平方向６２０ドツト、垂直方向２００ドツトの図
形表示可能なカラー表示回路の場合、３２個の１アドレ
ス１ビツト構成の表示メモリ素子を必要としたのをわず
か８個の表示メモリ素子で構成できる。
し、水平方向６２０ドツト、垂直方向２００ドツトの図
形表示可能なカラー表示回路の場合、３２個の１アドレ
ス１ビツト構成の表示メモリ素子を必要としたのをわず
か８個の表示メモリ素子で構成できる。
上述した実施例は、深さ方向に４ブレーン。
即ち１６色同時表示の場合であるが、例えば深さ方向に
８ブレーン、即ち２８ ＝２５６色同時表示の場合、１
アドレス８ビツト構成の表示メモリ素子８個での表示メ
モリ列１７ヲ構成し、また前出の着色レジスタ全８個使
用することによシ対応できることは、容易に類推できる
。この場合、従来技術では６４個の表示メモリを要した
が１本発明によれば８個で構成可能となる。
８ブレーン、即ち２８ ＝２５６色同時表示の場合、１
アドレス８ビツト構成の表示メモリ素子８個での表示メ
モリ列１７ヲ構成し、また前出の着色レジスタ全８個使
用することによシ対応できることは、容易に類推できる
。この場合、従来技術では６４個の表示メモリを要した
が１本発明によれば８個で構成可能となる。
本発明によれば、従来技術の長所である高速描画能力を
全く低下させることなく、表示メモリ素子数を最も一般
的な場合で７に減少させることができ、！！品のコンパ
クト化、コスト低減などの効果がある。また、現在最も
入手性が良く安価なダイナミックメモリは、６４ｆビツ
トのものであるが、１ビツト×６４にの構成ものを表示
メモリに使用した場合実際に必要なアドレス領域は８に
ワード〜３２にワードの場合がほとんどなので残シの４
８にワード−３２ｆワードのアドレスは無駄になる場合
が多かったが、例えば４ピツト×１６にの構成のものを
周込れば、無駄になるアドレス領域は通常８にワード以
下となり、表示メモリの利用効率が非常に向上すると旨
う効果もある。
全く低下させることなく、表示メモリ素子数を最も一般
的な場合で７に減少させることができ、！！品のコンパ
クト化、コスト低減などの効果がある。また、現在最も
入手性が良く安価なダイナミックメモリは、６４ｆビツ
トのものであるが、１ビツト×６４にの構成ものを表示
メモリに使用した場合実際に必要なアドレス領域は８に
ワード〜３２にワードの場合がほとんどなので残シの４
８にワード−３２ｆワードのアドレスは無駄になる場合
が多かったが、例えば４ピツト×１６にの構成のものを
周込れば、無駄になるアドレス領域は通常８にワード以
下となり、表示メモリの利用効率が非常に向上すると旨
う効果もある。
第１図は、従来の表示回路？示すブロック図。
第２図は、第１図の主要部全詳細に示すブロック図、第
３図は本発明による一実施例を示すブロック図、第４図
は、第３図の主要部を詳細に示すブロック図である。 １０・・・データゲート回路 １１・・・表示メそり選択信号 １３〜１６・・・着色レジスタ １８〜２５・・・メモリチップ選択信号代理人弁理士
高 橋 明 夫
３図は本発明による一実施例を示すブロック図、第４図
は、第３図の主要部を詳細に示すブロック図である。 １０・・・データゲート回路 １１・・・表示メそり選択信号 １３〜１６・・・着色レジスタ １８〜２５・・・メモリチップ選択信号代理人弁理士
高 橋 明 夫
Claims (1)
- 中央演算処理装置と、中央演算処理装置の各データ線に
対応して設けられ、あらかじめビット順位が付された複
数のデータ入力端子を各有する読み書き可能メモリ素子
と、各メモリ素手の同一ビット順位のデータ入力端子に
対して同一データを複数のビット順位にわ７’Ｃつで供
給するデータ供給手段と、各メモリ素子を互いに独立に
有効・無効のｂずれかの状態に設定するメモリ制御手段
とからなること全特徴とする表示用制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169156A JPS6061790A (ja) | 1983-09-16 | 1983-09-16 | 表示用制御回路 |
| US06/651,153 US4677427A (en) | 1983-09-16 | 1984-09-17 | Display control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169156A JPS6061790A (ja) | 1983-09-16 | 1983-09-16 | 表示用制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6061790A true JPS6061790A (ja) | 1985-04-09 |
Family
ID=15881320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169156A Pending JPS6061790A (ja) | 1983-09-16 | 1983-09-16 | 表示用制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4677427A (ja) |
| JP (1) | JPS6061790A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204352A (ja) * | 1992-08-10 | 1993-08-13 | Casio Comput Co Ltd | カラー表示装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4825390A (en) * | 1986-04-28 | 1989-04-25 | Texas Instruments, Inc. | Color palette having repeat color data |
| JPS6358395A (ja) * | 1986-08-11 | 1988-03-14 | テクトロニックス・インコ−ポレイテッド | カラ−表示装置 |
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| JPS63254513A (ja) * | 1987-04-13 | 1988-10-21 | Toshiba Corp | 画面表示方法 |
| FR2628553B1 (fr) * | 1988-03-08 | 1990-11-09 | Labo Electronique Physique | Systeme graphique video muni d'un curseur graphique |
| US5046025A (en) * | 1988-07-27 | 1991-09-03 | Bmc Software, Inc. | Data transmission optimizer including multi-pass symbol buffer optimization, trial generation feature and MDT reset voting feature |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810135B2 (ja) * | 1973-03-20 | 1983-02-24 | 松下電器産業株式会社 | ハイガスジヨウカヨウシヨクバイタイ |
Family Cites Families (3)
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|---|---|---|---|---|
| JPS559742B2 (ja) * | 1974-06-20 | 1980-03-12 | ||
| US4352105A (en) * | 1979-09-25 | 1982-09-28 | Radiation Dynamics, Inc. | Display system |
| US4509043A (en) * | 1982-04-12 | 1985-04-02 | Tektronix, Inc. | Method and apparatus for displaying images |
-
1983
- 1983-09-16 JP JP58169156A patent/JPS6061790A/ja active Pending
-
1984
- 1984-09-17 US US06/651,153 patent/US4677427A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810135B2 (ja) * | 1973-03-20 | 1983-02-24 | 松下電器産業株式会社 | ハイガスジヨウカヨウシヨクバイタイ |
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|---|---|---|---|---|
| JPH05204352A (ja) * | 1992-08-10 | 1993-08-13 | Casio Comput Co Ltd | カラー表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4677427A (en) | 1987-06-30 |
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