JPH0695272B2 - 画像表示装置 - Google Patents
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- JPH0695272B2 JPH0695272B2 JP5091054A JP9105493A JPH0695272B2 JP H0695272 B2 JPH0695272 B2 JP H0695272B2 JP 5091054 A JP5091054 A JP 5091054A JP 9105493 A JP9105493 A JP 9105493A JP H0695272 B2 JPH0695272 B2 JP H0695272B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は複数のブロック分けされ
た表示メモリを有する画像表示装置に係り、特に、複数
ブロックの表示メモリに画像情報を効果的に書込み／読
み出し処理するに好適な画像表示装置に関する。 【０００２】 【従来の技術】近年、電子計算機と接続するディスプレ
イ装置や、パーソナルコンピュータなどの表示機能が高
機能化を要求され、１チップ化された電子計算機の中央
演算処理回路（マイクロプロセッサ、以下ＭＰＵと略
す）の限られた機能をうまく利用してこれを実現する例
がいくつか提案されている。 【０００３】たとえば、カラー化フルグラフィック表示
がその最たる要求機能である。この要求に対して複数の
ブロック分けされた表示メモリを切り換えてアクセスす
るいわゆるバンク切換方式や、バンク切換方式をさらに
改善し入出力レジスタを並用して表示メモリを高速アク
セスする方式などが提案されている、後者の方式につい
ては、特開昭５４−３８７２４号公報や特願昭５４−１
５５６０９号公報に詳細に記載され、表示メモリ内での
高速データ転送や同一データの連続書き込みに特にすぐ
れた方式とされている。本発明は、このような提案の残
された欠点を更に改善するものである。 【０００４】そこで、本発明の説明に先立ち、上記従来
技術である入出力レジスタ方式を、カラー化フルグラフ
ィック表示に適用した改善技術を、図１、図２、図３を
用いて説明し、その欠点を説明する。 【０００５】図１は、ディスプレイ装置やパーソナルコ
ンピュータにおけるフルカラー表示回路のブロック図で
あり、１はＭＰＵ、２はアドレスバス、３はデータバ
ス、４はＭＰＵの読書動作を示す読書制御信号線（以下
Ｒ／Ｗ線と略す）である。また、５は表示に必要な回路
のアドレスをデコードするアドレスデコーダ、６は表示
のための各種タイミング信号を発生するＣＲＴ（Ｃatho
de Ｒey Ｔube）制御回路（以下ＣＲＴＣと略す）７
はＭＰＵアドレスバス２やＲ／Ｗ線４とＣＲＴＣからの
表示アドレス信号線８とを表示タイミング信号線９で供
給される信号によって切り換えるマルチプレクサであ
る。さらに、１０，１１，１２は表示用メモリ、１３，
１４，１５は表示用メモリから読み出された表示情報を
表示部１６が入力できる信号に変換する並直列変換回
路、１７，１８，１９は表示用メモリ入出力回路であ
る。さらに、２０は表示用メモリ入出力回路１７，１
８，１９の制御信号を発生する入出力制御回路であり、
２２〜３４は上記回路間を接続する信号路である。 【０００６】また、図２、図３は図１の表示メモリ１０
および表示用メモリ入出力回路１７のより詳細な回路の
一例である。 【０００７】図１において、表示メモリ１０，１１，１
２はＣＲＴＣ６から発生する各種タイミング信号によっ
てその記憶内容が表示情報として周期的に読み出され、
読み出された表示情報は並直列変換回路１３，１４，１
５をそれぞれ経て表示部１６で可視情報として表示され
る。また、ＭＰＵ１は、これら表示メモリ１０，１１，
１２へ表示情報の書き込み又は更新を行なうもので、ア
ドレスバス２を介して指定された番地とデータバス３に
よってデータの入出力を行なう。また、Ｒ／Ｗ線４は、
このデータの入出力の方向を示す信号が出力される。 【０００８】マルチプレクサ７は、表示タイミング信号
線９で供給される信号で切り換えられ、表示メモリ１
０，１１，１２を駆動するための複合アドレス信号およ
び複合Ｒ／Ｗ信号を複合アドレスバス２８および複合Ｒ
／Ｗ線２９に出力する。 【０００９】ＭＰＵ１から表示メモリ１０，１１，１２
のアクセス時には、アドレスデコーダ５が表示メモリを
アクセス中である事を示す信号をデコードして信号路３
４により入出力制御回路２０に供給する。また、データ
バス３、複合Ｒ／Ｗ線２９、および表示タイミング信号
線９も入出力制御回路２０に入力される。入出力制御回
路２０は、これらの入力信号を利用して、表示メモリ１
０，１１，１２および表示用メモリ入出力回路１７，１
８，１９に必要な制御信号を、信号路３０および信号路
３１，３２，３３を経て供給する。 【００１０】表示メモリ１０は、図２に一例を示すよう
にある定められたビット単位のメモリブロックであり、
たとえばＭＰＵ１がバイト（８ビット）単位を扱う場合
には、バイト単位のメモリブロックとなる。図２におい
て、５０〜５７はＲＡＭ（Ｒandom Ａccess Ｍemor
y）であり、総合で１画面を表示するに足る記憶容量を
持っている。具体的な例としては、日立製４ＫビットＲ
ＡＭ・ＨＭ６１４７があげられ、この場合には横方向２
５６ドット、縦方向１２８ドットのグラフィック表示が
可能となる。もちろん、１６Ｋビットや６４Ｋビットな
どより大きな素子を使用することも可能であり、ダイナ
ミック動作のＲＡＭであっても、入出力制御回路２０か
らの制御信号を追加することによって制御可能となる。
なお、図２における線路２２，２３，２８，３０はそれ
ぞれ図１における線路番号と同一であり、他の表示メモ
リ１１，１２についても図２と同様の構成である。 【００１１】表示用メモリ入出力回路１７は、図３にそ
の例を示すように、データバス３と表示メモリ１０のデ
ータ入出力線２２と間に介在する双方向バッファ１７１
と入出力レジスタ１７２とからなる。この入出力レジス
タ１７２は従来技術の大きな特徴であり、入出力制御回
路２０によって入出力レジスタ１７２のデータ入出力制
御を行ない、ＭＰＵ１から発せられる１命令によって、
そのデータバスの扱える範囲を越えて入出力処理可能に
した。図１は、この入出力レジスタを表示メモリ１０，
１１，１２それぞれに適用し、表１に示すように、入出
力レジスタ１７２とＭＰＵ１間のデータ授受や、ＭＰＵ
１と表示メモリ１０間のデータ授受以外に、入出力レジ
スタ１７２と表示メモリ１０間のデータ授受を可能に
し、たとえば、図１の表示用メモリ入出力回路１７がＭ
ＰＵ１と表示メモリ１０間のデータ授受を行なうと同じ
時間に、他の同一構成の表示用メモリ入出力回路１８，
１９が入出力レジスタと表示メモリ間のデータ授受を行
なうように構成し高速な入出力処理を可能にしたもので
ある。 【００１２】 【表１】 【００１３】 【発明が解決しようとする課題】ところが、入出力レジ
スタ方式を、カラー化フルグラフィック表示に適用した
改善技術においても、同一データの書込みや表示メモリ
内でのデータ転送は高速処理可能になるものの、表示メ
モリの一部への書込みや、読み出しについては、なんら
改善されていないという欠点があった。例えば、ＭＰＵ
１が表示メモリ１０、１１、１２の数画素のみを書き替
える場合には、表示メモリ１０、１１、１２全部を読み
だし、書き替える数画素に対応するデータを変更して再
び書き込む手順をとらなければならなかった。また、Ｍ
ＰＵ１が表示メモリ１０，１１，１２の記録内容を読み
込む場合については、仮に表示メモリ１０，１１，１２
が光の三原色（赤緑青でそれぞれＲＧＢと略す）を割り
あてられているとすると、ある色のデータが表示画面上
に存在するか否かを判定する場合など、表示メモリ１
０，１１，１２全部について記憶されたデータを読み取
り、それぞれを比較する手順をとらなければならない。
そのため、バンク切換方式より改善された図１に示す技
術においても、画面データの読み取りを高速に行なうこ
とはできず、ＭＰＵ１の処理性を低下させる。 【００１４】本発明の目的は、このような、従来技術の
欠点をなくし、画面データの高速書込みと高速読取りを
可能にした、ＭＰＵの処理性を低下させない画像表示装
置を提供することにある。 【００１５】 【課題を解決するための手段】上記目的を達成するため
に、本発明では、演算処理装置と、上記演算処理装置に
よって書き込まれた情報がカラー画像として表示される
複数系列の表示用メモリとを備えた画像表示装置におい
て、演算情報を記憶する演算情報設定回路と、上記演算
情報設定回路に記憶される演算情報と上記表示用メモリ
の記憶情報との演算を行なう演算回路と、上記表示用メ
モリの１系列のビット幅Ｎと同じビット数Ｎを有する情
報設定回路とを、上記表示用メモリの複数系列に対応し
てそれぞれ設け、上記表示用メモリと上記演算処理装置
との情報入出力を行なうメモリ入出力手段と、上記表示
用メモリの１系列のビット幅Ｎのうち任意のビット位置
を動作可能／動作禁止の制御を行なうビットマスク情報
を上記表示用メモリの複数系列に共通に供給するビット
制御回路と、上記表示用メモリの任意の系列の書込み動
作及び任意の系列の読みだし動作を制御する表示メモリ
系列制御回路とを設け、上記表示用メモリと上記メモリ
入出力手段の動作を制御する入出力制御手段とを備え
る。 【００１６】 【作用】上記入出力制御手段は、上記表示用メモリと上
記メモリ入出力手段の動作を制御し、上記演算処理装置
からの上記表示用メモリの画面データの高速書込みと高
速読取りを可能にする。すなわち、上記表示用メモリへ
の情報書込み時には、上記表示メモリ系列制御回路で上
記表示用メモリの動作する任意の系列を決定し、上記ビ
ット制御回路のビットマスク情報にしたがって、指定さ
れたビットのみ上記情報設定回路から上記表示用メモリ
への情報授受を行なう。これにより、表示メモリの数画
素への高速書込みが実現できる。また、上記表示用メモ
リから情報読み出し時には、上記表示メモリ系列制御回
路で決定した上記表示用メモリの任意の系列の情報をそ
のまま上記演算処理装置に供給する第１の読みだし状態
と、上記表示メモリ系列制御回路で上記表示用メモリの
任意の系列を決定し、上記演算情報設定回路に記憶され
た演算情報と上記表示用メモリの記憶情報との演算を上
記演算回路にて行ない、演算結果を上記メモリ入出力手
段のＮビットの出力として上記演算処理装置に供給する
第２の読みだし状態とを実現することができる。これに
より、表示メモリの画面データが、演算処理装置の要求
に合わせて効果的に高速読み出しできる。 【００１７】 【実施例】以下、本発明を図面を用いて詳細に説明す
る。 【００１８】図４は、本発明の一実施例を示したもの
で、図１と同一機能を有する回路ブロックには、図１と
同一記号を付してある。図４において、１００は複数系
列の表示メモリに共通したメモリ入出力回路、２００は
メモリ入出力回路１００および表示メモリ１０，１１，
１２の制御信号を発生する入出力制御回路である。ま
た、３５〜３８は入出力制御回路２００からメモリ入出
力回路１００および表示メモリ１０，１１，１２に供給
される信号の線路である。 【００１９】また、図５は入出力制御回路２００のより
詳細な構成の一例であり、図６、図７はそれぞれメモリ
入出力回路１００のより詳細な構成の一例である。 【００２０】まず、図４において、入出力制御回路２０
０は図１の入出力制御回路２０とほぼ同一機能を有して
いるが、表示メモリ１０，１１，１２に対して線路３
５，３６，３７を用いて独立に制御している点が異なっ
ている。さらには、図１の表示メモリ入出力回路１７，
１８，１９がメモリ入出力回路１００のみとなっている
点も異なる。これによって、表示メモリ１０，１１，１
２のそれぞれの独立動作、および複数の表示メモリデー
タの演算結果をＭＰＵ１が入力できる構成となる。以
下、さらに詳細に説明する。 【００２１】入出力制御回路２００は、図５に一例を示
すように表示タイミング信号線９、アドレスデコーダ５
からの信号路３４、データバス３、および複合Ｒ／Ｗ線
２９から表示メモリ１０，１１，１２をそれぞれ制御す
る信号を信号路３５，３６，３７へ、またメモリ出力回
路１００を制御する信号を信号路３８へ出力する。図５
において、６０，６１，６２は表示メモリ１０，１１，
１２の制御信号を表示タイミング信号線９から供給され
る信号によって合成するアンド・ノア回路、６３は表示
メモリ、１０，１１，１２をビット単位で制御可能とす
るビット制御レジスタ、６４は表示メモリ１０，１１，
１２をブロック単位で制御可能とするブロック制御レジ
スタ、６５はデコーダ回路、６６はノット回路である。
図５の線路信号は図４の線路信号とそれぞれ対応してい
る。表示タイミング信号線９で供給される信号（ＳＷ信
号と略す）は、ローレベルの時に表示メモリ１０，１
１，１２の記憶内容を表示のために読み出す期間を示
し、ハイレベルの時にＭＰＵ１が表示メモリ１０，１
１，１２とデータ授受可能な事を示している。したがっ
て、ＳＷ信号がローレベルの期間には、表示メモリ１０
に供給されるメモリ選択信号（ＣＳ信号と略す）がＮＯ
Ｔ回路６６とアンド・ノア回路６０によってローレベル
（アクティブ状態）に設定され、読書制御信号（ＷＥ信
号と略す）はハイレベル（読出状態）に設定される。こ
の結果、表示メモリ１０，１１，１２は全て読み出され
る状態となる。いっぽう、ＳＷ信号がハイレベル期間に
は、ブロック制御レジスタ６４で指定された表示メモリ
がアクティブとなるようにデコーダ回路６５よりＣＳ信
号が出力されこのＣＳ信号とビット制御レジスタ６３と
の論理積がアンド・ノア回路６０，６１，６２によって
それぞれ行なわれて、表示メモリ１０，１１，１２に制
御信号として供給される。この結果、表示メモリ１０，
１１，１２とメモリ入出力回路１００とのデータ授受が
可能となる。 【００２２】ビット制御レジスタ６３は、複数ビットで
構成された表示メモリの特定ビットとのデータ授受を可
能とするためのレジスタで、ハイレベルに設定された位
置の特定ビットの表示メモリが動作状態となる。通常の
動作においては全ビットがハイレベルに設定される。 【００２３】ブロック制御レジスタ６４は、表示メモリ
１０，１１，１２のうち特定または全部の表示メモリと
のデータ授受を可能とするためのレジスタで、ハイレベ
ルに設定されたビットに対応する表示メモリブロックが
動作可能となる。 【００２４】デコーダ回路６５は、入力された信号をも
とに、表示メモリ１０，１１，１２のＣＳ信号、ＷＥ信
号のもとになる制御信号、およびメモリ入出力回路１０
０の制御信号を発生する。このデコーダ回路６５は簡単
にＰＲＯＭ（ＰrogramableＲead Ｏnly Ｍemory）や
ＰＬＡ（Ｐrogramable Ｌogic Ａrray）で構成でき、
たとえば表２に示すような入出力信号の関係も容易に実
現できる。 【００２５】 【表２】 【００２６】次に、メモリ入出力回路１００について、
図６、図７を用いて詳細に説明する。 【００２７】図６は、メモリ入出力回路１００の詳細な
構成の一例であり、図３の表示メモリ入出力回路１７に
相当する３系統の回路部分と、表示メモリ１０，１１，
１２から読み出されたデータを演算し入力する回路部分
から構成される。同図において、図３や図４と同一機能
を有する回路ブロックには同一記号を付してあり、線路
記号についても対応する線路には同一の記号を付してあ
る。１０１，１０２，１０３は表示メモリ１０，１１，
１２から読み出されたデータと比較のための情報をＭＰ
Ｕ１が貯える比較レジスタ、１０４，１０５，１０６は
表示メモリ１０，１１，１２から読み出された情報と、
比較レジスタ１０１，１０２，１０３に貯えられた情報
とを比較するＥＯＲ（ＥxclusiveＯＲ）回路、１０７は
ＥＯＲ回路１０４，１０５，１０６の各出力信号の論理
積をとるアンド回路、１０８はバッファ回路である。ま
た、１７１，１８１，１９１は双方向バッファ回路、１
７２，１８２，１９２は入出力レジスタである。また、
３１１〜３１４，３２１〜３２４，３３１〜３３４，お
よび３４１〜３４４はそれぞれの回路を制御する信号線
路を示している。 【００２８】図６において、双方向バッファ回路１７
１，１８１，１９１と入出力レジスタ１７２，１８２，
１９２はそれぞれ対を成し、図３で示した従来例の表示
メモリ入出力回路と同一機能を持つ。 【００２９】また、ＥＯＲ回路１０４はデータ入出力線
２２に読み出された表示メモリ１０の記録情報と比較レ
ジスタ１０１に貯えられた情報とを、ビット単位に排他
的論理和演算をとる。さらに、ＥＯＲ回路１０５，１０
６も同様に構成される。３つのＥＯＲ回路１０４，１０
５，１０６の出力は、３入力のアンド回路１０７に入力
され、ここでもビット単位の論理積演算が行なわれる。
３つのＥＯＲ回路１０４，１０５，１０６とアンド回路
１０７とでビット単位に比較演算が行なわれたこととな
り、その出力はバッファ回路１０８を経てＭＰＵ１のデ
ータバス３に供給される。従って、ＭＰＵ１は、１回の
読み出し動作で３つの表示メモリ１０，１１，１２の記
録情報と比較レジスタ１０１，１０２，１０３との比較
演算結果を入力することができ、読み出し動作の高速化
が実現できる。 【００３０】たとえば、図１に示す従来例では、表示メ
モリ１０，１１，１２がＲＧＢをそれぞれ割りあてられ
ていて、赤色の画像情報が表示画面上に存在するか否か
を判定する場合、次のような処理手順を必要とした。す
なわち、まず表示メモリ１０のある番地の内容を直接双
方向バッファ回路１７１または間接的に入出力レジスタ
１７２から読みとり、Ｒ情報があるかどうか調べる。Ｒ
情報がない場合には次の番地を調べる。Ｒ情報があった
場合には、その番地のＧ情報を同様に直接または間接に
読みとり、Ｇ情報がないことを調べる。Ｇ情報があった
場合には、赤色以外なので、次の番地を調べる。Ｇ情報
がない場合には、その番地のＢ情報について同様に読み
とり、Ｂ情報がない事を調べる。以下これを、赤色（Ｒ
＝１，Ｇ＝０，Ｂ＝０）情報が現れるまで、次々に番地
を進めながら調べるのである。これに対し、本発明の一
実施例である図４の構成においては、Ｒ情報に相当する
比較レジスタ１０１に全ビット“０”を、Ｇ，Ｂ情報に
相当する比較レジスタ１０２，１０３に全ビット“１”
を記録し、ある番地の内容を読むだけで赤色が判定でき
る。従って、次々と番地を進めながらデータバス３に
“１”の情報が現われるのを調べるだけでよく、従来例
に比べて、表示メモリの読み出し手順および判定手段が
約３倍以上大幅に短縮される。 【００３１】図６の構成とした時に、入出力制御回路２
００から供給される制御信号の一例を、図５のブロック
制御レジスタ６４の出力に対応させて、表３，表４に示
す。 【００３２】 【表３】 【００３３】 【表４】 【００３４】表３，表４は、ＭＰＵ１が表示メモリに対
して書込、または読込動作を行なう状態における制御信
号をそれぞれ示したものである。この時ブロック制御レ
ジスタ６４の全ビットがローレベルの時には、ＭＰＵ１
は入出力レジスタ１７２，１８２，１９２とデータ授受
を行ない、任意の１ビットのみがハイレベルの時には、
対応した表示メモリとのデータ授受を行なうよう設定し
ている。また、任意の２ビットがハイレベルで他の１ビ
ットがローレベルの時には、ローレベルに対応した表示
メモリとＭＰＵ１が直接データ授受を行ない、他の表示
メモリは入出力レジスタとのデータ授受を行なうよう設
定している。さらには、全ビットがハイレベルの時に
は、全表示メモリブロックが入出力レジスタとデータ授
受を行なうように設定され、特に読み込み状態において
は表示メモリブロックからのデータに演算が行なわれた
形で入力される。 【００３５】以上、入出力制御回路２００から供給され
る制御信号の一例を示したが、何もこの例に限った訳で
はなく、表示メモリの２ブロックからのデータのみを演
算して読み込みなど、図６の構成で様々な組み合わせが
実現できる。 【００３６】また、表示メモリに書き込まれた画像デー
タを、表示メモリの他の位置へ複写する場合には入出力
レジスタ１７２，１８２，１９２が効果的に動作し、さ
らに複写位置を制限するような場合であってもビット制
御レジスタ６３を用いて処理性を低下させず実施できる
利点がある。 【００３７】次に、メモリ入出力回路１００について、
図７に他の構成例を示す。図７は、図６の構成の一部を
改良し、より回路を簡素化すると同時に高機能化を図っ
たものである。同図において、図３、図４および図６と
同一機能を有する回路ブロックには同一記号を付してあ
り、線路記号についても対応する線路には同一の記号を
付してある。１０９は演算回路、１１０は読込動作をビ
ット単位で制御できるようにするビット読込レジスタ、
１１１，１１２，１１３はバッファ回路である。図７に
おいての大きな特徴は、ＭＰＵ１が表示メモリ１０，１
１，１２の記憶情報を読み込む時には、かならず演算回
路１０９を経由するように構成した点にある。また、読
込動作をビット単位で設定できるビット読込レジスタ１
１０を追加した点、さらには、比較レジスタ１０１，１
０２，１０３とバッファ回路１１１，１１２，１１３と
が図６入出力レジスタ１７２，１８２，１９２の機能を
兼用した点が大きな特徴である。以下、図７についてさ
らに説明する。 【００３８】演算回路１０９は、図６のＥＯＲ回路１０
４，１０５，１０６およびびアンド回路１０７をひとま
とめにした回路で、たとえばＴＴＬＩＣ７４８５で代表
されるマグニチュード・コンパレータが適用できる。図
４に示すような３ブロックから成る表示メモリの場合に
は、４ビットの比較入力のうちの３ビット分を、表示メ
モリ１０，１１，１２の記憶情報と比較レジスタ１０
１，１０２，１０３に貯えられた情報との比較に用いる
ことができる。さらに、残り１ビット分の入力と一致入
力（Ａ＝Ｂ，ＩＮ）とを結合して、ビット読込レジスタ
１１０の出力を供給することにより、ビット単位に一致
出力（Ａ＝Ｂ，ＯＵＴ）を得ることができる。ビット単
位に演算回路１０９の出力結果を得られることにより、
従来例に比べて判定手順がさらに短縮できる。また、図
７では図示していないが、一致入力のみならず比較入力
（Ａ＞Ｂ，Ｂ＞Ａ，ＩＮ）を用いることによって、比較
出力も得ることができ、たとえば比較レジスタ１０１，
１０２，１０３を全ビットローレベルとすると、比較出
力（Ｂ＞Ａ，ＯＵＴ）には表示メモリ１０，１１，１２
のいずれかに表示情報が書かれている事を示す信号を取
り出すように構成することも可能である。 【００３９】次に、図７のメモリ入出力回路１００に供
給される制御信号の一例を図６の場合と同様に表５、表
６に示す。 【００４０】 【表５】 【００４１】 【表６】 【００４２】表５、表６は、ＭＰＵ１が表示メモリに対
して書込、または読込動作を行なう状態における制御信
号を示したものである。書込動作においては、図６の制
御信号を示した表３と同一機能の例を示したが、読込動
作においては表４より高機能化し、表示メモリ１０，１
１，１２の各ブロックについて、１系列、２系列、３系
列のそれぞれの演算結果を入力できるような制御信号の
例を示している。たとえば、表示メモリ１０について１
系列のみの読込動作を行なう場合について考えてみる
と、表示メモリ１０からデータ入力線２２を経由して読
み出す記憶情報を演算回路１０９に入力する。対応する
比較レジスタ回路１０１の記憶情報も演算回路１０９に
入力する。また、演算回路１０９の他の入力には、比較
レジスタ１０２，１０３の情報がそのまま、または、バ
ッファ回路１１２，１１３を経由して入力する。この結
果、演算回路１０９の出力には、比較レジスタ１０１の
全ビットがハイレベルの時にはデータ入出力線２２の信
号がそのままで、また全ビットがローレベルの時にはデ
ータ入力線２２の反転信号を得ることができる。さらに
は、ビット読込レジスタ１１０に設定した情報との論理
積が最終的な出力信号として得られる。このように、Ｍ
ＰＵ１が表示メモリ１０，１１，１２の記憶情報の比
較、反転などの演算動作を１回の読込動作で入力できる
ため、従来例に比べて処理手順を大幅短縮できる。また
図７では、比較レジスタ１０１，１０２，１０３が図６
における入出力レジスタ１７２，１８２，１９２を兼用
するため、回路が簡単化できるという特長もある。 【００４３】なお、図７では、説明の簡単化のために、
図６の双方向バッファ回路１７１，１７２，１７３を単
方向のバッファ回路としたが、これを双方向バッファと
して表４に示した動作と全く同一の読込動作を行なわせ
ることができる事は自明である。 【００４４】以上の説明は、ＣＲＴを用いた表示装置に
ついて述べたものであるが、同様の構成がプラズマ、液
晶などの他のディスプレイ装置に対しても適用可能なこ
とは言うまでもない。 【００４５】 【発明の効果】本発明によれば、表示メモリに情報設定
回路の情報を部分的に高速書込みでき、かつ、ＭＰＵか
ら任意の系列の表示メモリの記憶情報をそのまま読み込
んだり、複数の系列の記憶情報を演算処理を行なった結
果として入力できるため、従来技術に対してＭＰＵの処
理性を向上した画像表示装置を提供できる。
た表示メモリを有する画像表示装置に係り、特に、複数
ブロックの表示メモリに画像情報を効果的に書込み／読
み出し処理するに好適な画像表示装置に関する。 【０００２】 【従来の技術】近年、電子計算機と接続するディスプレ
イ装置や、パーソナルコンピュータなどの表示機能が高
機能化を要求され、１チップ化された電子計算機の中央
演算処理回路（マイクロプロセッサ、以下ＭＰＵと略
す）の限られた機能をうまく利用してこれを実現する例
がいくつか提案されている。 【０００３】たとえば、カラー化フルグラフィック表示
がその最たる要求機能である。この要求に対して複数の
ブロック分けされた表示メモリを切り換えてアクセスす
るいわゆるバンク切換方式や、バンク切換方式をさらに
改善し入出力レジスタを並用して表示メモリを高速アク
セスする方式などが提案されている、後者の方式につい
ては、特開昭５４−３８７２４号公報や特願昭５４−１
５５６０９号公報に詳細に記載され、表示メモリ内での
高速データ転送や同一データの連続書き込みに特にすぐ
れた方式とされている。本発明は、このような提案の残
された欠点を更に改善するものである。 【０００４】そこで、本発明の説明に先立ち、上記従来
技術である入出力レジスタ方式を、カラー化フルグラフ
ィック表示に適用した改善技術を、図１、図２、図３を
用いて説明し、その欠点を説明する。 【０００５】図１は、ディスプレイ装置やパーソナルコ
ンピュータにおけるフルカラー表示回路のブロック図で
あり、１はＭＰＵ、２はアドレスバス、３はデータバ
ス、４はＭＰＵの読書動作を示す読書制御信号線（以下
Ｒ／Ｗ線と略す）である。また、５は表示に必要な回路
のアドレスをデコードするアドレスデコーダ、６は表示
のための各種タイミング信号を発生するＣＲＴ（Ｃatho
de Ｒey Ｔube）制御回路（以下ＣＲＴＣと略す）７
はＭＰＵアドレスバス２やＲ／Ｗ線４とＣＲＴＣからの
表示アドレス信号線８とを表示タイミング信号線９で供
給される信号によって切り換えるマルチプレクサであ
る。さらに、１０，１１，１２は表示用メモリ、１３，
１４，１５は表示用メモリから読み出された表示情報を
表示部１６が入力できる信号に変換する並直列変換回
路、１７，１８，１９は表示用メモリ入出力回路であ
る。さらに、２０は表示用メモリ入出力回路１７，１
８，１９の制御信号を発生する入出力制御回路であり、
２２〜３４は上記回路間を接続する信号路である。 【０００６】また、図２、図３は図１の表示メモリ１０
および表示用メモリ入出力回路１７のより詳細な回路の
一例である。 【０００７】図１において、表示メモリ１０，１１，１
２はＣＲＴＣ６から発生する各種タイミング信号によっ
てその記憶内容が表示情報として周期的に読み出され、
読み出された表示情報は並直列変換回路１３，１４，１
５をそれぞれ経て表示部１６で可視情報として表示され
る。また、ＭＰＵ１は、これら表示メモリ１０，１１，
１２へ表示情報の書き込み又は更新を行なうもので、ア
ドレスバス２を介して指定された番地とデータバス３に
よってデータの入出力を行なう。また、Ｒ／Ｗ線４は、
このデータの入出力の方向を示す信号が出力される。 【０００８】マルチプレクサ７は、表示タイミング信号
線９で供給される信号で切り換えられ、表示メモリ１
０，１１，１２を駆動するための複合アドレス信号およ
び複合Ｒ／Ｗ信号を複合アドレスバス２８および複合Ｒ
／Ｗ線２９に出力する。 【０００９】ＭＰＵ１から表示メモリ１０，１１，１２
のアクセス時には、アドレスデコーダ５が表示メモリを
アクセス中である事を示す信号をデコードして信号路３
４により入出力制御回路２０に供給する。また、データ
バス３、複合Ｒ／Ｗ線２９、および表示タイミング信号
線９も入出力制御回路２０に入力される。入出力制御回
路２０は、これらの入力信号を利用して、表示メモリ１
０，１１，１２および表示用メモリ入出力回路１７，１
８，１９に必要な制御信号を、信号路３０および信号路
３１，３２，３３を経て供給する。 【００１０】表示メモリ１０は、図２に一例を示すよう
にある定められたビット単位のメモリブロックであり、
たとえばＭＰＵ１がバイト（８ビット）単位を扱う場合
には、バイト単位のメモリブロックとなる。図２におい
て、５０〜５７はＲＡＭ（Ｒandom Ａccess Ｍemor
y）であり、総合で１画面を表示するに足る記憶容量を
持っている。具体的な例としては、日立製４ＫビットＲ
ＡＭ・ＨＭ６１４７があげられ、この場合には横方向２
５６ドット、縦方向１２８ドットのグラフィック表示が
可能となる。もちろん、１６Ｋビットや６４Ｋビットな
どより大きな素子を使用することも可能であり、ダイナ
ミック動作のＲＡＭであっても、入出力制御回路２０か
らの制御信号を追加することによって制御可能となる。
なお、図２における線路２２，２３，２８，３０はそれ
ぞれ図１における線路番号と同一であり、他の表示メモ
リ１１，１２についても図２と同様の構成である。 【００１１】表示用メモリ入出力回路１７は、図３にそ
の例を示すように、データバス３と表示メモリ１０のデ
ータ入出力線２２と間に介在する双方向バッファ１７１
と入出力レジスタ１７２とからなる。この入出力レジス
タ１７２は従来技術の大きな特徴であり、入出力制御回
路２０によって入出力レジスタ１７２のデータ入出力制
御を行ない、ＭＰＵ１から発せられる１命令によって、
そのデータバスの扱える範囲を越えて入出力処理可能に
した。図１は、この入出力レジスタを表示メモリ１０，
１１，１２それぞれに適用し、表１に示すように、入出
力レジスタ１７２とＭＰＵ１間のデータ授受や、ＭＰＵ
１と表示メモリ１０間のデータ授受以外に、入出力レジ
スタ１７２と表示メモリ１０間のデータ授受を可能に
し、たとえば、図１の表示用メモリ入出力回路１７がＭ
ＰＵ１と表示メモリ１０間のデータ授受を行なうと同じ
時間に、他の同一構成の表示用メモリ入出力回路１８，
１９が入出力レジスタと表示メモリ間のデータ授受を行
なうように構成し高速な入出力処理を可能にしたもので
ある。 【００１２】 【表１】 【００１３】 【発明が解決しようとする課題】ところが、入出力レジ
スタ方式を、カラー化フルグラフィック表示に適用した
改善技術においても、同一データの書込みや表示メモリ
内でのデータ転送は高速処理可能になるものの、表示メ
モリの一部への書込みや、読み出しについては、なんら
改善されていないという欠点があった。例えば、ＭＰＵ
１が表示メモリ１０、１１、１２の数画素のみを書き替
える場合には、表示メモリ１０、１１、１２全部を読み
だし、書き替える数画素に対応するデータを変更して再
び書き込む手順をとらなければならなかった。また、Ｍ
ＰＵ１が表示メモリ１０，１１，１２の記録内容を読み
込む場合については、仮に表示メモリ１０，１１，１２
が光の三原色（赤緑青でそれぞれＲＧＢと略す）を割り
あてられているとすると、ある色のデータが表示画面上
に存在するか否かを判定する場合など、表示メモリ１
０，１１，１２全部について記憶されたデータを読み取
り、それぞれを比較する手順をとらなければならない。
そのため、バンク切換方式より改善された図１に示す技
術においても、画面データの読み取りを高速に行なうこ
とはできず、ＭＰＵ１の処理性を低下させる。 【００１４】本発明の目的は、このような、従来技術の
欠点をなくし、画面データの高速書込みと高速読取りを
可能にした、ＭＰＵの処理性を低下させない画像表示装
置を提供することにある。 【００１５】 【課題を解決するための手段】上記目的を達成するため
に、本発明では、演算処理装置と、上記演算処理装置に
よって書き込まれた情報がカラー画像として表示される
複数系列の表示用メモリとを備えた画像表示装置におい
て、演算情報を記憶する演算情報設定回路と、上記演算
情報設定回路に記憶される演算情報と上記表示用メモリ
の記憶情報との演算を行なう演算回路と、上記表示用メ
モリの１系列のビット幅Ｎと同じビット数Ｎを有する情
報設定回路とを、上記表示用メモリの複数系列に対応し
てそれぞれ設け、上記表示用メモリと上記演算処理装置
との情報入出力を行なうメモリ入出力手段と、上記表示
用メモリの１系列のビット幅Ｎのうち任意のビット位置
を動作可能／動作禁止の制御を行なうビットマスク情報
を上記表示用メモリの複数系列に共通に供給するビット
制御回路と、上記表示用メモリの任意の系列の書込み動
作及び任意の系列の読みだし動作を制御する表示メモリ
系列制御回路とを設け、上記表示用メモリと上記メモリ
入出力手段の動作を制御する入出力制御手段とを備え
る。 【００１６】 【作用】上記入出力制御手段は、上記表示用メモリと上
記メモリ入出力手段の動作を制御し、上記演算処理装置
からの上記表示用メモリの画面データの高速書込みと高
速読取りを可能にする。すなわち、上記表示用メモリへ
の情報書込み時には、上記表示メモリ系列制御回路で上
記表示用メモリの動作する任意の系列を決定し、上記ビ
ット制御回路のビットマスク情報にしたがって、指定さ
れたビットのみ上記情報設定回路から上記表示用メモリ
への情報授受を行なう。これにより、表示メモリの数画
素への高速書込みが実現できる。また、上記表示用メモ
リから情報読み出し時には、上記表示メモリ系列制御回
路で決定した上記表示用メモリの任意の系列の情報をそ
のまま上記演算処理装置に供給する第１の読みだし状態
と、上記表示メモリ系列制御回路で上記表示用メモリの
任意の系列を決定し、上記演算情報設定回路に記憶され
た演算情報と上記表示用メモリの記憶情報との演算を上
記演算回路にて行ない、演算結果を上記メモリ入出力手
段のＮビットの出力として上記演算処理装置に供給する
第２の読みだし状態とを実現することができる。これに
より、表示メモリの画面データが、演算処理装置の要求
に合わせて効果的に高速読み出しできる。 【００１７】 【実施例】以下、本発明を図面を用いて詳細に説明す
る。 【００１８】図４は、本発明の一実施例を示したもの
で、図１と同一機能を有する回路ブロックには、図１と
同一記号を付してある。図４において、１００は複数系
列の表示メモリに共通したメモリ入出力回路、２００は
メモリ入出力回路１００および表示メモリ１０，１１，
１２の制御信号を発生する入出力制御回路である。ま
た、３５〜３８は入出力制御回路２００からメモリ入出
力回路１００および表示メモリ１０，１１，１２に供給
される信号の線路である。 【００１９】また、図５は入出力制御回路２００のより
詳細な構成の一例であり、図６、図７はそれぞれメモリ
入出力回路１００のより詳細な構成の一例である。 【００２０】まず、図４において、入出力制御回路２０
０は図１の入出力制御回路２０とほぼ同一機能を有して
いるが、表示メモリ１０，１１，１２に対して線路３
５，３６，３７を用いて独立に制御している点が異なっ
ている。さらには、図１の表示メモリ入出力回路１７，
１８，１９がメモリ入出力回路１００のみとなっている
点も異なる。これによって、表示メモリ１０，１１，１
２のそれぞれの独立動作、および複数の表示メモリデー
タの演算結果をＭＰＵ１が入力できる構成となる。以
下、さらに詳細に説明する。 【００２１】入出力制御回路２００は、図５に一例を示
すように表示タイミング信号線９、アドレスデコーダ５
からの信号路３４、データバス３、および複合Ｒ／Ｗ線
２９から表示メモリ１０，１１，１２をそれぞれ制御す
る信号を信号路３５，３６，３７へ、またメモリ出力回
路１００を制御する信号を信号路３８へ出力する。図５
において、６０，６１，６２は表示メモリ１０，１１，
１２の制御信号を表示タイミング信号線９から供給され
る信号によって合成するアンド・ノア回路、６３は表示
メモリ、１０，１１，１２をビット単位で制御可能とす
るビット制御レジスタ、６４は表示メモリ１０，１１，
１２をブロック単位で制御可能とするブロック制御レジ
スタ、６５はデコーダ回路、６６はノット回路である。
図５の線路信号は図４の線路信号とそれぞれ対応してい
る。表示タイミング信号線９で供給される信号（ＳＷ信
号と略す）は、ローレベルの時に表示メモリ１０，１
１，１２の記憶内容を表示のために読み出す期間を示
し、ハイレベルの時にＭＰＵ１が表示メモリ１０，１
１，１２とデータ授受可能な事を示している。したがっ
て、ＳＷ信号がローレベルの期間には、表示メモリ１０
に供給されるメモリ選択信号（ＣＳ信号と略す）がＮＯ
Ｔ回路６６とアンド・ノア回路６０によってローレベル
（アクティブ状態）に設定され、読書制御信号（ＷＥ信
号と略す）はハイレベル（読出状態）に設定される。こ
の結果、表示メモリ１０，１１，１２は全て読み出され
る状態となる。いっぽう、ＳＷ信号がハイレベル期間に
は、ブロック制御レジスタ６４で指定された表示メモリ
がアクティブとなるようにデコーダ回路６５よりＣＳ信
号が出力されこのＣＳ信号とビット制御レジスタ６３と
の論理積がアンド・ノア回路６０，６１，６２によって
それぞれ行なわれて、表示メモリ１０，１１，１２に制
御信号として供給される。この結果、表示メモリ１０，
１１，１２とメモリ入出力回路１００とのデータ授受が
可能となる。 【００２２】ビット制御レジスタ６３は、複数ビットで
構成された表示メモリの特定ビットとのデータ授受を可
能とするためのレジスタで、ハイレベルに設定された位
置の特定ビットの表示メモリが動作状態となる。通常の
動作においては全ビットがハイレベルに設定される。 【００２３】ブロック制御レジスタ６４は、表示メモリ
１０，１１，１２のうち特定または全部の表示メモリと
のデータ授受を可能とするためのレジスタで、ハイレベ
ルに設定されたビットに対応する表示メモリブロックが
動作可能となる。 【００２４】デコーダ回路６５は、入力された信号をも
とに、表示メモリ１０，１１，１２のＣＳ信号、ＷＥ信
号のもとになる制御信号、およびメモリ入出力回路１０
０の制御信号を発生する。このデコーダ回路６５は簡単
にＰＲＯＭ（ＰrogramableＲead Ｏnly Ｍemory）や
ＰＬＡ（Ｐrogramable Ｌogic Ａrray）で構成でき、
たとえば表２に示すような入出力信号の関係も容易に実
現できる。 【００２５】 【表２】 【００２６】次に、メモリ入出力回路１００について、
図６、図７を用いて詳細に説明する。 【００２７】図６は、メモリ入出力回路１００の詳細な
構成の一例であり、図３の表示メモリ入出力回路１７に
相当する３系統の回路部分と、表示メモリ１０，１１，
１２から読み出されたデータを演算し入力する回路部分
から構成される。同図において、図３や図４と同一機能
を有する回路ブロックには同一記号を付してあり、線路
記号についても対応する線路には同一の記号を付してあ
る。１０１，１０２，１０３は表示メモリ１０，１１，
１２から読み出されたデータと比較のための情報をＭＰ
Ｕ１が貯える比較レジスタ、１０４，１０５，１０６は
表示メモリ１０，１１，１２から読み出された情報と、
比較レジスタ１０１，１０２，１０３に貯えられた情報
とを比較するＥＯＲ（ＥxclusiveＯＲ）回路、１０７は
ＥＯＲ回路１０４，１０５，１０６の各出力信号の論理
積をとるアンド回路、１０８はバッファ回路である。ま
た、１７１，１８１，１９１は双方向バッファ回路、１
７２，１８２，１９２は入出力レジスタである。また、
３１１〜３１４，３２１〜３２４，３３１〜３３４，お
よび３４１〜３４４はそれぞれの回路を制御する信号線
路を示している。 【００２８】図６において、双方向バッファ回路１７
１，１８１，１９１と入出力レジスタ１７２，１８２，
１９２はそれぞれ対を成し、図３で示した従来例の表示
メモリ入出力回路と同一機能を持つ。 【００２９】また、ＥＯＲ回路１０４はデータ入出力線
２２に読み出された表示メモリ１０の記録情報と比較レ
ジスタ１０１に貯えられた情報とを、ビット単位に排他
的論理和演算をとる。さらに、ＥＯＲ回路１０５，１０
６も同様に構成される。３つのＥＯＲ回路１０４，１０
５，１０６の出力は、３入力のアンド回路１０７に入力
され、ここでもビット単位の論理積演算が行なわれる。
３つのＥＯＲ回路１０４，１０５，１０６とアンド回路
１０７とでビット単位に比較演算が行なわれたこととな
り、その出力はバッファ回路１０８を経てＭＰＵ１のデ
ータバス３に供給される。従って、ＭＰＵ１は、１回の
読み出し動作で３つの表示メモリ１０，１１，１２の記
録情報と比較レジスタ１０１，１０２，１０３との比較
演算結果を入力することができ、読み出し動作の高速化
が実現できる。 【００３０】たとえば、図１に示す従来例では、表示メ
モリ１０，１１，１２がＲＧＢをそれぞれ割りあてられ
ていて、赤色の画像情報が表示画面上に存在するか否か
を判定する場合、次のような処理手順を必要とした。す
なわち、まず表示メモリ１０のある番地の内容を直接双
方向バッファ回路１７１または間接的に入出力レジスタ
１７２から読みとり、Ｒ情報があるかどうか調べる。Ｒ
情報がない場合には次の番地を調べる。Ｒ情報があった
場合には、その番地のＧ情報を同様に直接または間接に
読みとり、Ｇ情報がないことを調べる。Ｇ情報があった
場合には、赤色以外なので、次の番地を調べる。Ｇ情報
がない場合には、その番地のＢ情報について同様に読み
とり、Ｂ情報がない事を調べる。以下これを、赤色（Ｒ
＝１，Ｇ＝０，Ｂ＝０）情報が現れるまで、次々に番地
を進めながら調べるのである。これに対し、本発明の一
実施例である図４の構成においては、Ｒ情報に相当する
比較レジスタ１０１に全ビット“０”を、Ｇ，Ｂ情報に
相当する比較レジスタ１０２，１０３に全ビット“１”
を記録し、ある番地の内容を読むだけで赤色が判定でき
る。従って、次々と番地を進めながらデータバス３に
“１”の情報が現われるのを調べるだけでよく、従来例
に比べて、表示メモリの読み出し手順および判定手段が
約３倍以上大幅に短縮される。 【００３１】図６の構成とした時に、入出力制御回路２
００から供給される制御信号の一例を、図５のブロック
制御レジスタ６４の出力に対応させて、表３，表４に示
す。 【００３２】 【表３】 【００３３】 【表４】 【００３４】表３，表４は、ＭＰＵ１が表示メモリに対
して書込、または読込動作を行なう状態における制御信
号をそれぞれ示したものである。この時ブロック制御レ
ジスタ６４の全ビットがローレベルの時には、ＭＰＵ１
は入出力レジスタ１７２，１８２，１９２とデータ授受
を行ない、任意の１ビットのみがハイレベルの時には、
対応した表示メモリとのデータ授受を行なうよう設定し
ている。また、任意の２ビットがハイレベルで他の１ビ
ットがローレベルの時には、ローレベルに対応した表示
メモリとＭＰＵ１が直接データ授受を行ない、他の表示
メモリは入出力レジスタとのデータ授受を行なうよう設
定している。さらには、全ビットがハイレベルの時に
は、全表示メモリブロックが入出力レジスタとデータ授
受を行なうように設定され、特に読み込み状態において
は表示メモリブロックからのデータに演算が行なわれた
形で入力される。 【００３５】以上、入出力制御回路２００から供給され
る制御信号の一例を示したが、何もこの例に限った訳で
はなく、表示メモリの２ブロックからのデータのみを演
算して読み込みなど、図６の構成で様々な組み合わせが
実現できる。 【００３６】また、表示メモリに書き込まれた画像デー
タを、表示メモリの他の位置へ複写する場合には入出力
レジスタ１７２，１８２，１９２が効果的に動作し、さ
らに複写位置を制限するような場合であってもビット制
御レジスタ６３を用いて処理性を低下させず実施できる
利点がある。 【００３７】次に、メモリ入出力回路１００について、
図７に他の構成例を示す。図７は、図６の構成の一部を
改良し、より回路を簡素化すると同時に高機能化を図っ
たものである。同図において、図３、図４および図６と
同一機能を有する回路ブロックには同一記号を付してあ
り、線路記号についても対応する線路には同一の記号を
付してある。１０９は演算回路、１１０は読込動作をビ
ット単位で制御できるようにするビット読込レジスタ、
１１１，１１２，１１３はバッファ回路である。図７に
おいての大きな特徴は、ＭＰＵ１が表示メモリ１０，１
１，１２の記憶情報を読み込む時には、かならず演算回
路１０９を経由するように構成した点にある。また、読
込動作をビット単位で設定できるビット読込レジスタ１
１０を追加した点、さらには、比較レジスタ１０１，１
０２，１０３とバッファ回路１１１，１１２，１１３と
が図６入出力レジスタ１７２，１８２，１９２の機能を
兼用した点が大きな特徴である。以下、図７についてさ
らに説明する。 【００３８】演算回路１０９は、図６のＥＯＲ回路１０
４，１０５，１０６およびびアンド回路１０７をひとま
とめにした回路で、たとえばＴＴＬＩＣ７４８５で代表
されるマグニチュード・コンパレータが適用できる。図
４に示すような３ブロックから成る表示メモリの場合に
は、４ビットの比較入力のうちの３ビット分を、表示メ
モリ１０，１１，１２の記憶情報と比較レジスタ１０
１，１０２，１０３に貯えられた情報との比較に用いる
ことができる。さらに、残り１ビット分の入力と一致入
力（Ａ＝Ｂ，ＩＮ）とを結合して、ビット読込レジスタ
１１０の出力を供給することにより、ビット単位に一致
出力（Ａ＝Ｂ，ＯＵＴ）を得ることができる。ビット単
位に演算回路１０９の出力結果を得られることにより、
従来例に比べて判定手順がさらに短縮できる。また、図
７では図示していないが、一致入力のみならず比較入力
（Ａ＞Ｂ，Ｂ＞Ａ，ＩＮ）を用いることによって、比較
出力も得ることができ、たとえば比較レジスタ１０１，
１０２，１０３を全ビットローレベルとすると、比較出
力（Ｂ＞Ａ，ＯＵＴ）には表示メモリ１０，１１，１２
のいずれかに表示情報が書かれている事を示す信号を取
り出すように構成することも可能である。 【００３９】次に、図７のメモリ入出力回路１００に供
給される制御信号の一例を図６の場合と同様に表５、表
６に示す。 【００４０】 【表５】 【００４１】 【表６】 【００４２】表５、表６は、ＭＰＵ１が表示メモリに対
して書込、または読込動作を行なう状態における制御信
号を示したものである。書込動作においては、図６の制
御信号を示した表３と同一機能の例を示したが、読込動
作においては表４より高機能化し、表示メモリ１０，１
１，１２の各ブロックについて、１系列、２系列、３系
列のそれぞれの演算結果を入力できるような制御信号の
例を示している。たとえば、表示メモリ１０について１
系列のみの読込動作を行なう場合について考えてみる
と、表示メモリ１０からデータ入力線２２を経由して読
み出す記憶情報を演算回路１０９に入力する。対応する
比較レジスタ回路１０１の記憶情報も演算回路１０９に
入力する。また、演算回路１０９の他の入力には、比較
レジスタ１０２，１０３の情報がそのまま、または、バ
ッファ回路１１２，１１３を経由して入力する。この結
果、演算回路１０９の出力には、比較レジスタ１０１の
全ビットがハイレベルの時にはデータ入出力線２２の信
号がそのままで、また全ビットがローレベルの時にはデ
ータ入力線２２の反転信号を得ることができる。さらに
は、ビット読込レジスタ１１０に設定した情報との論理
積が最終的な出力信号として得られる。このように、Ｍ
ＰＵ１が表示メモリ１０，１１，１２の記憶情報の比
較、反転などの演算動作を１回の読込動作で入力できる
ため、従来例に比べて処理手順を大幅短縮できる。また
図７では、比較レジスタ１０１，１０２，１０３が図６
における入出力レジスタ１７２，１８２，１９２を兼用
するため、回路が簡単化できるという特長もある。 【００４３】なお、図７では、説明の簡単化のために、
図６の双方向バッファ回路１７１，１７２，１７３を単
方向のバッファ回路としたが、これを双方向バッファと
して表４に示した動作と全く同一の読込動作を行なわせ
ることができる事は自明である。 【００４４】以上の説明は、ＣＲＴを用いた表示装置に
ついて述べたものであるが、同様の構成がプラズマ、液
晶などの他のディスプレイ装置に対しても適用可能なこ
とは言うまでもない。 【００４５】 【発明の効果】本発明によれば、表示メモリに情報設定
回路の情報を部分的に高速書込みでき、かつ、ＭＰＵか
ら任意の系列の表示メモリの記憶情報をそのまま読み込
んだり、複数の系列の記憶情報を演算処理を行なった結
果として入力できるため、従来技術に対してＭＰＵの処
理性を向上した画像表示装置を提供できる。
【図面の簡単な説明】
【図１】従来技術を、カラー化フルグラフィック表示に
適用した改善例を示すブロック図である。 【図２】表示メモリブロックのより詳細な構成の一例を
示すブロック図である。 【図３】表示用メモリ入出力回路のより詳細な構成の一
例を示すブロック図である。 【図４】本発明の一実施例を示すブロック図である。 【図５】本発明の入出力制御回路のより詳細な構成の一
例を示すブロック図である。 【図６】本発明のメモリ入出力回路のより詳細な構成の
一例を示すブロック図である。 【図７】本発明のメモリ入出力回路のより詳細な構成の
他の一例を示すブロック図である。 【符号の説明】 １…ＭＰＵ、 １０，１１，１２…表示メモリ、 １６…表示部、 ６３…ビット制御レジスタ、 ６４…ブロック制御レジスタ、 ６５…デコーダ回路、 １００…メモリ入出力回路、 １０１，１０２，１０３…比較レジスタ、 １０９…演算回路、 １７２，１８２，１９２…入出力レジスタ、 ２００…入出力制御回路。
適用した改善例を示すブロック図である。 【図２】表示メモリブロックのより詳細な構成の一例を
示すブロック図である。 【図３】表示用メモリ入出力回路のより詳細な構成の一
例を示すブロック図である。 【図４】本発明の一実施例を示すブロック図である。 【図５】本発明の入出力制御回路のより詳細な構成の一
例を示すブロック図である。 【図６】本発明のメモリ入出力回路のより詳細な構成の
一例を示すブロック図である。 【図７】本発明のメモリ入出力回路のより詳細な構成の
他の一例を示すブロック図である。 【符号の説明】 １…ＭＰＵ、 １０，１１，１２…表示メモリ、 １６…表示部、 ６３…ビット制御レジスタ、 ６４…ブロック制御レジスタ、 ６５…デコーダ回路、 １００…メモリ入出力回路、 １０１，１０２，１０３…比較レジスタ、 １０９…演算回路、 １７２，１８２，１９２…入出力レジスタ、 ２００…入出力制御回路。
Claims (1)
- 【特許請求の範囲】 １．演算処理装置と、上記演算処理装置によって書き込
まれた情報がカラー画像として表示される複数系列の表
示用メモリとを備えた画像表示装置において、 演算情報を記憶する演算情報設定回路と、上記演算情報
設定回路に記憶される演算情報と上記表示用メモリの記
憶情報との演算を行なう演算回路と、上記表示用メモリ
の１系列のビット幅Ｎと同じビット数Ｎを有する情報設
定回路とを、上記表示用メモリの複数系列に対応してそ
れぞれ設け、上記表示用メモリと上記演算処理装置との
情報入出力を行なうメモリ入出力手段と、 上記表示用メモリの１系列のビット幅Ｎのうち任意のビ
ット位置を動作可能／動作禁止の制御を行なうビットマ
スク情報を上記表示用メモリの複数系列に共通に供給す
るビット制御回路と、上記表示用メモリの任意の系列の
書込み動作及び任意の系列の読みだし動作を制御する表
示メモリ系列制御回路とを設け、上記表示用メモリと上
記メモリ入出力手段の動作を制御する入出力制御手段と
を具備し、 上記入出力制御手段によって、 上記表示用メモリへの情報書込み時には、上記表示メモ
リ系列制御回路で上記表示用メモリの動作する任意の系
列を決定 し、上記ビット制御回路のビットマスク情報にしたがっ
て、上記情報設定回路から上記表示用メモリへの情報授
受を行ない、 上記表示用メモリから情報読み出し時には、 上記表示メモリ系列制御回路で決定された上記表示用メ
モリの任意の系列の情報をそのまま上記演算処理装置に
供給する第１の読みだし状態と、 上記表示メモリ系列制御回路で上記表示用メモリの任意
の系列を決定し、上記演算情報設定回路に記憶された演
算情報と上記表示用メモリの記憶情報との演算を上記演
算回路にて行ない、演算結果を上記メモリ入出力手段の
Ｎビットの出力として上記演算処理装置に供給する第２
の読みだし状態とを実現することを特徴とする画像表示
装置。 ２．特許請求の範囲第１項において、上記演算情報設定
回路と上記情報設定回路とは同一のレジスタ回路で、上
記表示用メモリのそれぞれの系列に設けられたビット数
Ｎのレジスタ回路で有ることを特徴とする画像表示装
置。 ３．特許請求の範囲第１項において、上記入出力制御手
段は、第１の読みだし状態に上記表示用メモリから上記
情報設定回路へも情報授受を行なうよう制御することを
特徴とする画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091054A JPH0695272B2 (ja) | 1993-04-19 | 1993-04-19 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091054A JPH0695272B2 (ja) | 1993-04-19 | 1993-04-19 | 画像表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57071205A Division JPS58189690A (ja) | 1982-04-30 | 1982-04-30 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0651751A JPH0651751A (ja) | 1994-02-25 |
| JPH0695272B2 true JPH0695272B2 (ja) | 1994-11-24 |
Family
ID=14015798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5091054A Expired - Lifetime JPH0695272B2 (ja) | 1993-04-19 | 1993-04-19 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695272B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5954129A (en) * | 1996-02-14 | 1999-09-21 | Takahashi; Kei | Flow control unit |
| JP3665975B2 (ja) * | 1996-02-16 | 2005-06-29 | 敬 高橋 | 流体規正搬送手段 |
-
1993
- 1993-04-19 JP JP5091054A patent/JPH0695272B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0651751A (ja) | 1994-02-25 |
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