JPH0381880A - ピクセル・マスク発生方法とグラフィックスプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明（友　１ビット以上の連続したビット列よりなる
ビクセル（画素データ）を同時に複数個処理するグラフ
ィックプロセッサに関するものであり、特にアドレスバ
スとデータバスが分離されたグラフィックスプロセッサ
での１ワード内での処理対象ビクセルを示すビクセル・
マスク発生方法に関すん 従来の技術 従来のグラフィックスプロセッサとして（上　例えば　
武與　佐凰　山随　山賀、橡　軍区　”ＣＧＩコマンド
を採用したグラフィックスＬＳＩ、ＤＴＰやＯ３／２シ
ステムをねらう”　日経エレクトロニク、％　　１９８
８年ｌＯ月３１日ｕｎｏ。

４５３、ｐ９．　１５７−１６８に示されていも第４図
（ａ）はこの従来のグラフィックスプロセッサを用いた
画像発生装置のブロック図を示すものであり、　１は従
来のグラフィックスプロセッサでアドレスをメモリに送
出するアドレスバスＡＤＲとデータバスＤＡＴＡを独立
して備えも　２はメモリで高速描画のためのライトバー
ビット（Ｗｒ　ｉ　ｔ　ｅ／ｂ　ｉ　ｔ）機能を有すん
　グラフィックスプロセッサｌはワード内のｌビクセル
だけに対する描画処理の場合（上　アドレスバスＡＤＲ
にワードアドレス及びビクセルアドレスを送出すも３は
デコーダで前記アドレスバスＡＤＲからのアドレス情報
のうちビクセルアドレスをデコードしワード内のマスク
情報を生威すも　４はデコーダ３の出力をデータバスＤ
ＡＴＡに接続する回路玄５はメモリ２に必要なタイミン
グ信号を作り出す制御回路であも　また同図（ｂ）は従
来のグラフィックスプロセッサ１のアドレスバスＡＤＲ
およびデータバスＤＡＴＡの送出タイミングを示したも
のであも 以上のように構成された従来のグラフィックスプロセッ
サを用いた画像発生装置において（よ　グラフィックス
プロセッサｌはワード内の１個のビクセルに処理を行う
場合アドレスバスＡＤＲにワード内のビクセル位置まで
を示すアドレスを送出し　デコーダ３がピクセルアドレ
スの部分をデコードすも　回路４はグラフィックスプロ
セッサｌからの書き込みデータ送出に先だって（第４図
（ｂ〉のＺで示した区＠　　ＣＹＣ信号が”Ｌ″の間）
メモリ２にデコーダ３からの出力をメモリに与丸書き込
みデータがどのビットに対して有効であるかをメモリ２
に通知すも　第４図（Ｃ）にメモリへの制御信号のタイ
ミングを示も　ライトパービット（Ｗｒ　ｉ　ｔ　ｅ／
ｂ　ｉ　ｔ）機能を有するメモリ２は　グラフィックス
プロセッサ１からの書き込み動作だけで１ワード内の１
個のビクセルを変更することができも 発明が解決しようとする課題 しかしながら上記のような構成で（よ （１〉ピクセルアドレスからワード内のマスク情報をつ
くり出すデコーダやデータバスと接続するための回路が
必要で周辺回路が多くなる。

（２）アドレスバスよりワード内のビクセルアドレスも
送出するためワードアドレス指定に使用できるアドレス
バスが少なくなり、アドレッシングできる空間が狭くな
も （３）ビクセルアドレスによって処理の対象となる１個
のビクセルを指定するため複数のビクセルに同時にアク
セス出来なｌ、％ という問題点を有していた 本発明はかかる点に鑑ム　少ない周辺回路で柔軟に高速
な図形発生が行えグラフィックスプロセッサを提供する
ことを目的とすも 課題を解決するための手段 本発明ζよ　メモリ内のワードに書き込むべきデータを
保持する第１のデータレジスタと、前記メモリ内のワー
ドに既に格納されているデータを読み込んでくる第２の
データレジスタと、前記第１、第２のデータレジスタの
間で所望の演算を行う演算器と、前記演算器に対してワ
ード内の有効なビット位置を示すマスク発生回路と、モ
ードを保持するモードレジスタと、前記モードレジスタ
が第２のモードのとき前記マスク発生回路の出力と前記
第１のデータレジスタの出力を交互に選択して出力する
第１の選択回路ａ　前記演算器の出力と前記第１の選択
回路の出力とをモードによって選択して出力する第２の
選択回路を備えたグラフィックスプロセッサであも 作　　　用 本発明は前記した構成により、高速モード（第２のモー
ド）の場合　第１の選択回路はマスク発生回路からの有
効なビットを示すマスク情報を、書き込みデータである
第１のデータレジスタの出力に先だってデータバスに出
力し　第２の選択回路は第１の選択回路の出力をデータ
バスに出力すム　このためライトパービット（Ｗｒｉｔ
ｅ／ｂｉｔ）機能を有するメモリのデータバスと直結で
きも　またワード内のビットに対応したマスク情報を出
力するため複数のビクセルも同時に指定できるため少な
い周辺回路で高速な図形発生が行えも 実施例 第１図は本発明の第１の実施例におけるグラフィックス
プロセッサの内部ブロック図を示すものであも　第１図
において、　１０は第１のデータレジスタでメモリの指
定したワード（ｎビット）に書き込むべきデータを保持
すも　１１は第２のデータレジスタで前記メモリの指定
したワード内に既に格納されているデータを読み込んで
保持すも１２は前記第１、第２のデータレジスタ１０、
　ｌｌの間で所望の演算を行う演算ａ１３は前記演算器
に対してワード内の有効なビット列を示すマスク発生回
ｉ　　１４はモードを保持するモードレジスタ　１５は
第１の選択回路で信号１６に従って前記マスク発生装置
１３の出力か、前記第１のレジスタの出力かを選択して
出力する。　１７は第２の選択回路で演算器１２の出力
か前記選択回路１５の出力を信号１８に同期して選択出
力すも　１９は前記第１、第２の選択回路１５、１７に
対して信号１６、１８を４丸　第２のデータレジスタ１
１に格納信号２１を与えるバス制御回ｌｉ＆　　２０は
データバスであも 以上のように構成された本実施例のグラフィックスプロ
セッサについて、以下その動作を説明する。

モードレジスタ１４が第１のモードの昧　バス制御回路
１９（上　最初に前記メモリのワード内に既に格納され
ているデータを第２のデータレジスタ１１に格納する読
み込み動作を行う。次に前記演算器１２からの演算結果
をデータバス上に送出する書き込み動作を行Ｌ＼　合計
２回のｉ　／　ｏ動作を行うことでマスク発生回路１３
によって示されるワード内のビットを変更することがで
きも　これは一般によく知られているリード／モディフ
ァイ／ライト　（Ｒｅ　ａｄ／Ｍｏ　ｄ　ｉ　ｆ　ｙ／
Ｗｒ　ｉ　ｔｅ）動作であも　モードレジスタが第２の
モードの隊　バス制御回路１９！上　前記第２のデータ
レジスタ１１への最初の読み込み動作は行なわず、選択
回路１５に対して信号１６を与えることで書き込み動作
の前半で前記マスク発生回路１３の出力を、書き込み手
段の後半に第１のデータレジスタｌＯの出力を選択回路
１７に出力すも　またバス制御回路１９は選択回路１７
に信号１８を与えることでデータバス２０に書き込み動
作の前半で前記マスク発生回路１３の出力を、書き込み
手段の後半に第１のデータレジスタ１０の内容を出力す
も 以上のように本実施例によれば　デコードしたマスク情
報をデータバスを使用して出力すること弘　ライトパー
ビット（Ｗｒ　ｉ　ｔ　ｅ／　ｂ　ｉ　ｔ）機能を有す
るメモリをデータバスに直結でき、かつ複数のピクセル
も同時に指定できるため少ない周辺回路で柔軟に高速な
図形発生が行えもまた　モードレジスタを設は高速モー
ドと通常のり−ド／モディファイ／ライト−（Ｒｅａｄ
／Ｍｏｄ　ｉ　ｆ　ｙ／Ｗｒ　ｉ　ｔ　ｅ）のモードを
切り替えことが可能でありライトパービット（Ｗｒｉｔ
ｅ／’ｂｉｔ）機能を持たないメモリも使用できも第２
図（ａ）は本発明の一実施例におけるビクセル・マスク
発生方法を示したブロック図であも同図で３０はワード
内のビクセル位置からビクセルを含み左側にあるビット
列をすべて論理”ｌ”にする第１のマスク発生子比　３
１はワード内のピクセル位置からビクセルを含み右側に
あるビット列をすべて論理”■”にする第２のマスク発
生子比　３２はビクセル内の有効なビットを示すビット
指定子比　３３は３人力間の論理積を実行する論理回路
で、信号３４によって第２図（ｂ）に示した演算を行う
。

この方法で（よ　１ワード内のマスク情報を基点となる
ビクセルを中心に左側と右側とに分離し必要に応じて論
理積をとることでマスクを発生するたｌａｌピクセルが
処理単位である描画処理だけでなく矩形領域転送（Ｂｉ
ｔＢＬＴ）等の複数のビクセルを同時に変更する場合の
マスク発生も簡単に行えも　また　ピクセル内の有効な
ビットを指定する手段を設けたことでピクセル内の特定
のビットだけ変更することもできも 第３図（ａ）は本発明のグラフィックスプロセッサを用
いた図形発生装置のブロック図であも同図で２はライト
パービット（Ｗｒｉｔｅ／ｂｉｔ）機能を持つメモリ、
　５はメモリ２に必要なアドレスおよび制御信号を生成
する制御回路で以上は従来と同様のものであも　４０は
第１図に示したような本発明のグラフィックスプロセッ
サで、第３図（ｂ）はグラフィックスプロセッサ４０の
アドレスバスＡＤＲおよびデータバスＤＡＴＡの送出タ
イミングを示したものであも　また同図（Ｃ）はメモリ
２への制御信号のタイミングを示も以上のように　本実
施例によればデータバスをマスク情報の出力と書き込み
データの出力に時分割で使用することにより、周辺回路
を減らし　かつ複数のビクセルに同時にアクセスできも
な叙　第３図（ｂ）でマスク情報送出区間とデータ送出
区間が同じ長さの場合を示した戟　異なっていてもよ鶏 また　マスク情報で論理”　ｌ”をデータの書き込みを
行う目的で使用したが逆でもかまわな鶏発明の詳細 な説明した−ように　本発明によれ（戴　少ない周辺回
路で高速な図形発生が行え　その実用的効果は犬き賎

【図面の簡単な説明】

第１図は本発明における一実施例のグラフィックスプロ
セッサのブロック阻　第２図は本発明における一実施例
のビクセル・マスク発生方法を示１０・・・第１のデー
タレシス久　１１・・・第２のデータレシス久　１２・
・・演算器　１３・・・マスク発生同区　１４・・・モ
ードレジス久　１５・・・第１の選択回泳　１７・・・
第２の選択回！　　１９・・・バス制御回息　２０・・
・データバ入　３０・・・第１のマスク発生手既　３１
・・・第２のマスク発生子比　３２・・・ビット指定子
比　３３・・・論理図１１４０・・・グラフィックスプ
ロセッサであも

Claims (4)

【特許請求の範囲】
1. （１）１ビット以上の連続したビット列よりなるピクセ
   ルを１ワード中に複数個含む処理装置において、ワード
   内のピクセル位置を示すピクセルポインタと、前記ピク
   セルポインタが示すピクセルを含み左側にあるビット列
   をすべて論理”１”とする第１のマスク発生手段と、前
   記ピクセルポインタが示すピクセルを含み右側ビット列
   をすべて論理”１”とする第２のマスク発生手段と、ピ
   クセル内の有効なビットを示すビット指定手段とを備え
   、前記第１のマスク発生手段、第２のマスク発生手段、
   ビット指定手段からの信号の論理積によってマスクを発
   生することを特徴とするピクセル・マスク発生方法。
2. （２）アドレスバスと独立なデータバスを備えメモリへ
   の書き込みアドレス送出区間の前半でワード内で有効な
   ビットを示すマスクデータを送出し、後半でメモリに書
   き込むべきデータをデータバスより送出するグラフィッ
   クスプロセッサ。
3. （３）メモリの指定したｎビットのワードに書き込むべ
   きデータを保持するデータレジスタと、前記指定したワ
   ードに対して書き込み可能なｎビットのビット列を示す
   マスク発生回路とを備え、書き込み動作の前半で前記マ
   スク発生回路の出力を、後半で前記データレジスタの出
   力を各々データバスに出力する書き込み動作を行うグラ
   フィックスプロセッサ。
4. （４）メモリの指定したワードに書き込むべきデータを
   保持する第１のデータレジスタと、前記メモリの指定し
   たワード内に既に格納されているデータを読み込む第２
   のデータレジスタと、前記第１、第２のデータレジスタ
   の間で所望の演算を行う演算器と、前記演算器に対して
   ワード内の演算可能なビット列を示すマスク発生回路と
   、モードを保持するモードレジスタを備え、第１のモー
   ドの時、最初に前記メモリのワード内に既に格納されて
   いるデータを第２のデータレジスタに格納する読み込み
   動作、次に前記演算器からの演算結果をデータバス上に
   送出する書き込み動作の合計２回のｉ／ｏ動作を行い、
   第２のモードの時は、前記最初の読み込み動作を行わず
   に書き込み動作の前半で前記マスク発生回路の出力を、
   後半で第１のデータレジスタの出力を各々データバスに
   出力する書き込み動作を行うグラフィックスプロセッサ
   。