JPS6312072A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS6312072A JPS6312072A JP62072014A JP7201487A JPS6312072A JP S6312072 A JPS6312072 A JP S6312072A JP 62072014 A JP62072014 A JP 62072014A JP 7201487 A JP7201487 A JP 7201487A JP S6312072 A JPS6312072 A JP S6312072A
- Authority
- JP
- Japan
- Prior art keywords
- address
- information
- area
- word
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012546 transfer Methods 0.000 abstract description 26
- 125000004122 cyclic group Chemical group 0.000 abstract 5
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- CGIGDMFJXJATDK-UHFFFAOYSA-N indomethacin Chemical group CC1=C(CC(O)=O)C2=CC(OC)=CC=C2N1C(=O)C1=CC=C(Cl)C=C1 CGIGDMFJXJATDK-UHFFFAOYSA-N 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 238000013404 process transfer Methods 0.000 description 1
- 210000003371 toe Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/60—Rotation of whole images or parts thereof
- G06T3/606—Rotation of whole images or parts thereof by memory addressing or mapping
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Image Input (AREA)
- Memory System (AREA)
- Dram (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ制御装置に関し、特にメモリ内の任意の
記憶領域に格納されている情報を回転して別の記憶領域
に転送する機能を有するメモリ制御装置。 ・ 〔従来の技術〕 上記メモリ制御装置は例えば画像処理に用いられる。画
像処理で、スクリーン上の任意の領域に表示されている
情報を他の領域に表示する場合、表示すべき情報が記憶
されているビデオメモリ内で情報の転送を行わなければ
ならない。この場合、転送すべき情報が記憶されている
領域（以下、ソース領域という）をアドレス指定してそ
こから情報を読み出して補助メモリに一旦書込み、次に
転送先の領域（以下、デスティネーション領域という）
のアドレスを指定してそこに補助メモリに書き込まれて
いる情報を書き込まなければならない。
記憶領域に格納されている情報を回転して別の記憶領域
に転送する機能を有するメモリ制御装置。 ・ 〔従来の技術〕 上記メモリ制御装置は例えば画像処理に用いられる。画
像処理で、スクリーン上の任意の領域に表示されている
情報を他の領域に表示する場合、表示すべき情報が記憶
されているビデオメモリ内で情報の転送を行わなければ
ならない。この場合、転送すべき情報が記憶されている
領域（以下、ソース領域という）をアドレス指定してそ
こから情報を読み出して補助メモリに一旦書込み、次に
転送先の領域（以下、デスティネーション領域という）
のアドレスを指定してそこに補助メモリに書き込まれて
いる情報を書き込まなければならない。
さらに、情報を１ビツトずつ転送すると非常に長い時間
がかかるので、複数ビットをまとめて転送するプロ、り
転送が要求される。さらに、情報を回転するためＫは、
前記補助メモリとして回転メモリが必要である。回転メ
モリは行方向に書込んだ情報を列方向に読出したり、あ
るいは列方向に書込んだ情報を行方向に読出すことがで
きるメモリであり、これによって転送すべき情報を叶伝
度回転することができる。
がかかるので、複数ビットをまとめて転送するプロ、り
転送が要求される。さらに、情報を回転するためＫは、
前記補助メモリとして回転メモリが必要である。回転メ
モリは行方向に書込んだ情報を列方向に読出したり、あ
るいは列方向に書込んだ情報を行方向に読出すことがで
きるメモリであり、これによって転送すべき情報を叶伝
度回転することができる。
ブロック転送を行なうために、メモリはＮビットからな
るワード単位でアクセスされる。
るワード単位でアクセスされる。
従来、ワード（Ｎビ、ト）単位でアクセスされるメモリ
内のソース領域の情報を回転してデスティネーシ目ン領
域に転送する場合、ＮＸＮビ、トの容量をもつ回転メモ
リが使用され、ＮＸＮビ。
内のソース領域の情報を回転してデスティネーシ目ン領
域に転送する場合、ＮＸＮビ、トの容量をもつ回転メモ
リが使用され、ＮＸＮビ。
トを１ブロブクとして情報を転送していた。しかしなが
ら、ソース領域およびデスティネーシ目ン領域の境界が
ワードの境界と一致しない場合、ワードアドレスの他に
ワード内のビット位置を指定するドツトアドレスを用い
て転送されるべき情報の位置合わせを行なわなければな
らなかった。このため、後述するように２Ｎビ、トのシ
フタを用いたシフト操作が必要となり、高速ブロック転
送ができなし１という欠点が６った。さらに、シフト操
作によって伝送すべき１１ス報が隣接する２つのワード
にまたがるンｔめ、ソース領域の１ワードを伝送するの
に２つのクードアドレスを用いてデスティネーシ冒ン領
域を指定しなければならないという欠点もあった。加え
て、シフト操作によって隣接するワード側へはみ出した
情報が、当該隣接するワードへの情報の書込み時に消去
されないようにマスク処理を行なう必要もあった。従っ
て、複雑なハードウェアハードウェア回路と複雑なン７
トウェア処理とが要求されていた。
ら、ソース領域およびデスティネーシ目ン領域の境界が
ワードの境界と一致しない場合、ワードアドレスの他に
ワード内のビット位置を指定するドツトアドレスを用い
て転送されるべき情報の位置合わせを行なわなければな
らなかった。このため、後述するように２Ｎビ、トのシ
フタを用いたシフト操作が必要となり、高速ブロック転
送ができなし１という欠点が６った。さらに、シフト操
作によって伝送すべき１１ス報が隣接する２つのワード
にまたがるンｔめ、ソース領域の１ワードを伝送するの
に２つのクードアドレスを用いてデスティネーシ冒ン領
域を指定しなければならないという欠点もあった。加え
て、シフト操作によって隣接するワード側へはみ出した
情報が、当該隣接するワードへの情報の書込み時に消去
されないようにマスク処理を行なう必要もあった。従っ
て、複雑なハードウェアハードウェア回路と複雑なン７
トウェア処理とが要求されていた。
本発明の目的は簡単な処理で高速かつ容易にブロック転
送ができるメモリ制御装置を提供することである。
送ができるメモリ制御装置を提供することである。
Ｃ問題点を解決するための手段〕
本発明はソース領域とデスティネーシ冒ン領域とを有す
る主メモリと、前記ソース領域から読出された情報を一
時格納する補助メモリと、補助メモリの制御手段とを有
し、前記制御手段は前記デスティネーシ目ン領域を指定
するアドレスを用いて前記ソース領域から読出された情
報を前記補助メモリに書込み、前記ソース領域を指定す
るアドレスを用いて前記補助メモリがら情報を読出し、
読出された情報を前記デスティネーシｌン領域に書込む
ことを特徴とするものである。また、ソース領域からは
ンースワードアドレスによってワード情報が読出され、
デスティネーシ冒ン領域にはデスティネーシ冒ンワード
アドレスによって読出されたワード情報が書込まれ、補
助メモリにはソース領域およびデスティネーシ璽ン領域
のドツトアドレスが印加されることを特徴とし、複数ワ
ードからなる情報をプロ、り転送することができるよう
にしている。
る主メモリと、前記ソース領域から読出された情報を一
時格納する補助メモリと、補助メモリの制御手段とを有
し、前記制御手段は前記デスティネーシ目ン領域を指定
するアドレスを用いて前記ソース領域から読出された情
報を前記補助メモリに書込み、前記ソース領域を指定す
るアドレスを用いて前記補助メモリがら情報を読出し、
読出された情報を前記デスティネーシｌン領域に書込む
ことを特徴とするものである。また、ソース領域からは
ンースワードアドレスによってワード情報が読出され、
デスティネーシ冒ン領域にはデスティネーシ冒ンワード
アドレスによって読出されたワード情報が書込まれ、補
助メモリにはソース領域およびデスティネーシ璽ン領域
のドツトアドレスが印加されることを特徴とし、複数ワ
ードからなる情報をプロ、り転送することができるよう
にしている。
第３図に示すようにＰワード×ＭワードからなるＭＰ個
のワードをもつビデオメモリを用い、矩形領域（ソース
領域）Ａの情報を反時計方向に９０度回転して矩形領域
（デスティネーシコン領域）Ｂに転送する場合を例とし
て説明する。この場合、ソース領域Ａの左上ずみの点Ｓ
Ｐの情′Ｉｇｇはデスティネーシ菖ン領域Ｂの左下すみ
の点ＤＰの位置に書き込まれる。ＮＸＮビ、トを１プロ
、りとした時、ソース領域Ａの点ＳＰを含むプロ、りの
情報をデスティネーシ冒ン領域Ｂの点ＤＰを含むプロ、
りに９０度回転して転送する従来の方法を第４図を参照
して説明する。
のワードをもつビデオメモリを用い、矩形領域（ソース
領域）Ａの情報を反時計方向に９０度回転して矩形領域
（デスティネーシコン領域）Ｂに転送する場合を例とし
て説明する。この場合、ソース領域Ａの左上ずみの点Ｓ
Ｐの情′Ｉｇｇはデスティネーシ菖ン領域Ｂの左下すみ
の点ＤＰの位置に書き込まれる。ＮＸＮビ、トを１プロ
、りとした時、ソース領域Ａの点ＳＰを含むプロ、りの
情報をデスティネーシ冒ン領域Ｂの点ＤＰを含むプロ、
りに９０度回転して転送する従来の方法を第４図を参照
して説明する。
第４図はソース領域Ａの点ＳＰを含むブロックＡＯの情
報を回転メモリ（以下、回転Ｒ，ＡＭという）を介して
デスティネーシｌン領域Ｂに転送する際の流れ図を示し
たものである。ソース領域Ａの点ＳＰはワードアドレス
（ＥＡＤＳ）と）”、）アドレス（ｄＡＤｓ）で指定さ
れる点である。従って、点ＳＰを含むブロックはＮ個の
ワードアドレス（ＥＡＤＳ 、ＥＡＤＳ＋Ｐ 、ＥＡＩ
）８＋２Ｐ 、・・・・・・。
報を回転メモリ（以下、回転Ｒ，ＡＭという）を介して
デスティネーシｌン領域Ｂに転送する際の流れ図を示し
たものである。ソース領域Ａの点ＳＰはワードアドレス
（ＥＡＤＳ）と）”、）アドレス（ｄＡＤｓ）で指定さ
れる点である。従って、点ＳＰを含むブロックはＮ個の
ワードアドレス（ＥＡＤＳ 、ＥＡＤＳ＋Ｐ 、ＥＡＩ
）８＋２Ｐ 、・・・・・・。
ＥＡＤＳ ＋ （Ｎ １ ） Ｐ、 ）Ｋ ヨッテ指
’ｉｉすｈルＮ Ｘ Ｎピリドのプロ、りＡＯである。
’ｉｉすｈルＮ Ｘ Ｎピリドのプロ、りＡＯである。
従来はまずこれらＮ個のワードアドレスを用いてブロッ
クＡＯのワード情報を順次ビデオメモリから読み出し、
回転Ｒ，ＡＭの行アドレス０・・・Ｎに順次格納する。
クＡＯのワード情報を順次ビデオメモリから読み出し、
回転Ｒ，ＡＭの行アドレス０・・・Ｎに順次格納する。
ここで、有効情報は斜線部のワード情報Ｓ１・・・・・
・ＳＮである。しかる後、回ｉＲＡＭ１２列アドレスＯ
・・・Ｎを順次与えて格納された情報を列方向に読み出
し、２Ｎビツトのシフタの上位Ｎビットに入力する。点
ＳＰを含み列ワード情報Ｄ１がシフタに入力された時、
デスティネーション領域Ｂの点ＤＰを指すドツトアドレ
ス（ｄ ＡＤＤ ）によって指定されるビヴト数だけ右
シフトを行ない、それによってデスティネーション側の
ブロックＢＯへの位置合せを行なう。しかる後、シフタ
の上位Ｎピ、トの情報をワードアドレス（ＥＡＩ）Ｄ
）で指定される領域に書込む。さらに、シフト操作によ
って下位側にあふれた情報を隣接するブロックＢ１に書
込むためにワードアドレス（ＥＡＤＤ） を＋Ｉ して
、そこにシフタの下位Ｎドツトを書込む。このようＫし
て、ソース領域Ａのプロ、りＡＱのうち有効な情報のみ
が９０度回転されてデスティネーシ百ノ領域ＢＫ書込ま
れる。
・ＳＮである。しかる後、回ｉＲＡＭ１２列アドレスＯ
・・・Ｎを順次与えて格納された情報を列方向に読み出
し、２Ｎビツトのシフタの上位Ｎビットに入力する。点
ＳＰを含み列ワード情報Ｄ１がシフタに入力された時、
デスティネーション領域Ｂの点ＤＰを指すドツトアドレ
ス（ｄ ＡＤＤ ）によって指定されるビヴト数だけ右
シフトを行ない、それによってデスティネーション側の
ブロックＢＯへの位置合せを行なう。しかる後、シフタ
の上位Ｎピ、トの情報をワードアドレス（ＥＡＩ）Ｄ
）で指定される領域に書込む。さらに、シフト操作によ
って下位側にあふれた情報を隣接するブロックＢ１に書
込むためにワードアドレス（ＥＡＤＤ） を＋Ｉ して
、そこにシフタの下位Ｎドツトを書込む。このようＫし
て、ソース領域Ａのプロ、りＡＱのうち有効な情報のみ
が９０度回転されてデスティネーシ百ノ領域ＢＫ書込ま
れる。
以上の説明から明らかなように、従来のメモリ制御装置
はブロック転送方式を用いてソース領域の情報を回転し
てデスティネーション領域に書き込むために、１ブロツ
クを構成するワードのビット数（Ｎ）の２倍のビヴト孜
（２Ｎ）を有するシフタを用いたシフト操作が必要であ
る。よって、シフト操作に要する時間がプロ、ゾク転送
時間を、冗らに長くし、高速転送における大きさ障害と
なっている。また、シフトによって下位側にはみだした
情報をデスティネーション領域の隣接するブロックＢ１
の一部に書き込まなければならないので、１ワードを転
送するのに２回の書込みが必要と々る。
はブロック転送方式を用いてソース領域の情報を回転し
てデスティネーション領域に書き込むために、１ブロツ
クを構成するワードのビット数（Ｎ）の２倍のビヴト孜
（２Ｎ）を有するシフタを用いたシフト操作が必要であ
る。よって、シフト操作に要する時間がプロ、ゾク転送
時間を、冗らに長くし、高速転送における大きさ障害と
なっている。また、シフトによって下位側にはみだした
情報をデスティネーション領域の隣接するブロックＢ１
の一部に書き込まなければならないので、１ワードを転
送するのに２回の書込みが必要と々る。
加えて、ソース領域ＡのブロックＡＯに隣接する下側の
プロ、りはデスティネーション領域ＢのブロックＢ１に
書込まれるべきものであるが、プロ、りＢ１の一部には
既にブロックＡＯの一部の情報が書込まれているので、
これを消去もしくは変化しないように既に害込済の情報
をマスクしなければならない。このため、複雑なマスク
回路とマスク処理がさらに必要となる。
プロ、りはデスティネーション領域ＢのブロックＢ１に
書込まれるべきものであるが、プロ、りＢ１の一部には
既にブロックＡＯの一部の情報が書込まれているので、
これを消去もしくは変化しないように既に害込済の情報
をマスクしなければならない。このため、複雑なマスク
回路とマスク処理がさらに必要となる。
第１図は本発明のメモリ制御装置の一実施例のプロ、り
図である。本実施例はアドレス算出回路１、描画制御回
路２１回転Ｒ，ＡＭ３ 、回転ＲＡＭアドレス生底回路
４．およびビデオメモリ５を有する。アドレス算出回路
１はソース領域とデスティネーション領域のリードアド
レスおよびライトアドレスを作放する。描画制御回路２
はアドレス算出回路１９回転几Ａｋｉ３．回転ＦＬＡＭ
アドレス生成回路４およびビデオメモリ５に接続され、
これらを後述するように制御する。回転ＲＡＭ３はＮＸ
Ｎビーｙｌ’の容量を有し、回転ＲＡ Ｍアドレス生成
回路４に接続され、生成されたアドレスによって指定さ
れる領域にビデオメモリ５の内容を書込んだり、指定さ
れた領域に格納されている内容を読出したりする。
図である。本実施例はアドレス算出回路１、描画制御回
路２１回転Ｒ，ＡＭ３ 、回転ＲＡＭアドレス生底回路
４．およびビデオメモリ５を有する。アドレス算出回路
１はソース領域とデスティネーション領域のリードアド
レスおよびライトアドレスを作放する。描画制御回路２
はアドレス算出回路１９回転几Ａｋｉ３．回転ＦＬＡＭ
アドレス生成回路４およびビデオメモリ５に接続され、
これらを後述するように制御する。回転ＲＡＭ３はＮＸ
Ｎビーｙｌ’の容量を有し、回転ＲＡ Ｍアドレス生成
回路４に接続され、生成されたアドレスによって指定さ
れる領域にビデオメモリ５の内容を書込んだり、指定さ
れた領域に格納されている内容を読出したりする。
次に各回路の詳細について説明する。
第５図は、アドレス算出回路１の内部プロ、り図である
。アドレス算出回路１はソース領域のワードアドレスと
と、ドアドレスとを夫々保持するワードレジスタ１０．
ビットレジスタ１１、デスティネーション領域のワード
アドレスとヒケドアドレスとを夫々保持するワードレジ
スタ１２．ビ、トレジスタ１３、論理演算ユニ、ト（Ａ
ＬＵ）１４、ワードレジスタ１０および１２のいずれル
一方の内容を選択してＡＬＵ１４の一方の入力端に印加
するマルチプレクサ１５．データ１１＃および“Ｐ＃の
いずれか一方を選択してＡＬＵ１４の他方の入力端に印
加するマルチプレクサ１６を含む。なお、＠Ｐ＃は使用
されるビデオメモリのＸ方向のワードアドレス数を示す
。ＡＬＵ１４の出力端はワードレジスタ１０および１２
の各入力端に接続され、計算結果が各ワードレジスタに
フィードパ、りされる。ワードレジスタ１０および１２
の内容はアドレスバス１０１中のワードバス１０１−１
および１０１−３に夫々出力される。ピットレジスタ１
１および１３の内容はアドレスバス１０１ 中のビット
バス１０１−２および１０１−４に夫々出力される。
。アドレス算出回路１はソース領域のワードアドレスと
と、ドアドレスとを夫々保持するワードレジスタ１０．
ビットレジスタ１１、デスティネーション領域のワード
アドレスとヒケドアドレスとを夫々保持するワードレジ
スタ１２．ビ、トレジスタ１３、論理演算ユニ、ト（Ａ
ＬＵ）１４、ワードレジスタ１０および１２のいずれル
一方の内容を選択してＡＬＵ１４の一方の入力端に印加
するマルチプレクサ１５．データ１１＃および“Ｐ＃の
いずれか一方を選択してＡＬＵ１４の他方の入力端に印
加するマルチプレクサ１６を含む。なお、＠Ｐ＃は使用
されるビデオメモリのＸ方向のワードアドレス数を示す
。ＡＬＵ１４の出力端はワードレジスタ１０および１２
の各入力端に接続され、計算結果が各ワードレジスタに
フィードパ、りされる。ワードレジスタ１０および１２
の内容はアドレスバス１０１中のワードバス１０１−１
および１０１−３に夫々出力される。ピットレジスタ１
１および１３の内容はアドレスバス１０１ 中のビット
バス１０１−２および１０１−４に夫々出力される。
第６図は回転ＲＡ Ｍアドレス生成回路の内部ブロック
図で、行アドレスレジスタ２０．列アドレスレジスタ２
１．一端にデータ１１“が印加されるＡＬＵ２２．行ア
ドレスレジスタ２０および列アドレスレジスタ２１のい
ずれか一方の内容を選択してＡＬＵ２２の他端に印加す
るマルチプレクサ２３、アドレスバス１０１中のビット
バス１０１−２および１０１−４、およびデータ１０”
を印加する信号線２５のいずれか一つを選択して行アド
レスレジスタ２０および列アドレスレジスタ２１のいず
れが一方に印加するマルチプレクサ２４、ブロックのＸ
方向のビット数（１ワード内のビット数：Ｎ−１）が設
定されるレジスタ２６．レジスタ２６の内容とＡＬＵ２
２の出力とを比較し一致信号２８を発生する比較回路２
７を含む。ＡＬＵ２２の出力は行アドレスレジスタ２０
および列アドレスレジスタ２１の一方に入力される。行
アドレスレジスタ２０および列アドレスレジスタ２１の
内容はバス１０３を介して回転比ＡＭ３に印加される。
図で、行アドレスレジスタ２０．列アドレスレジスタ２
１．一端にデータ１１“が印加されるＡＬＵ２２．行ア
ドレスレジスタ２０および列アドレスレジスタ２１のい
ずれか一方の内容を選択してＡＬＵ２２の他端に印加す
るマルチプレクサ２３、アドレスバス１０１中のビット
バス１０１−２および１０１−４、およびデータ１０”
を印加する信号線２５のいずれか一つを選択して行アド
レスレジスタ２０および列アドレスレジスタ２１のいず
れが一方に印加するマルチプレクサ２４、ブロックのＸ
方向のビット数（１ワード内のビット数：Ｎ−１）が設
定されるレジスタ２６．レジスタ２６の内容とＡＬＵ２
２の出力とを比較し一致信号２８を発生する比較回路２
７を含む。ＡＬＵ２２の出力は行アドレスレジスタ２０
および列アドレスレジスタ２１の一方に入力される。行
アドレスレジスタ２０および列アドレスレジスタ２１の
内容はバス１０３を介して回転比ＡＭ３に印加される。
第７図は回転比ＡＭ３の内部ブロック図である。
回転ＲＡＭ３はＮＸＮビットのマ） ＩＪクス状に配置
されたセルアレイ３０、データ書込み用の入力データバ
ス３１．データ読出し用の出力データバス３２、および
入力データバス３１および出力データバス３２のいずれ
が一方をデータバス１００に接続するセレクタ３３およ
びバスを含み、行アドレス信号＠（Ｗ１〜ＷＮ）１０３
１および列アドレス信号線（１ｔ１〜凡Ｎ）１０３−
２に夫々接続されている。この回転ＲＡ Ｍは行１列い
ずれの方向においてもリード／ライトが可能である。
されたセルアレイ３０、データ書込み用の入力データバ
ス３１．データ読出し用の出力データバス３２、および
入力データバス３１および出力データバス３２のいずれ
が一方をデータバス１００に接続するセレクタ３３およ
びバスを含み、行アドレス信号＠（Ｗ１〜ＷＮ）１０３
１および列アドレス信号線（１ｔ１〜凡Ｎ）１０３−
２に夫々接続されている。この回転ＲＡ Ｍは行１列い
ずれの方向においてもリード／ライトが可能である。
第８図は描画制御回路２の内部プロ、り図で、後述する
ブロック転送処理を制御するためのマイクロコード群が
格納されているシーケンスＲＯＭ２Ｏ、所望のマイクロ
コードを読み出すシーケンサ４１、読出されたマイクロ
コードを一時的に格納するレジスタ４２、マイクロコー
ドを解読して各種制御信号を発生するマイクロコードデ
コーダ４３およびシーケンサ制御回路４４を含む。
ブロック転送処理を制御するためのマイクロコード群が
格納されているシーケンスＲＯＭ２Ｏ、所望のマイクロ
コードを読み出すシーケンサ４１、読出されたマイクロ
コードを一時的に格納するレジスタ４２、マイクロコー
ドを解読して各種制御信号を発生するマイクロコードデ
コーダ４３およびシーケンサ制御回路４４を含む。
次に、本実施例を用いて第３図に示した矩形領域Ａの情
報を反時計回りに９０度回転して領域Ｂに転送する処理
について説明する。
報を反時計回りに９０度回転して領域Ｂに転送する処理
について説明する。
初期状態で、ホストプロセッサ（図示せず）から領域Ａ
の点ＳＰの位置を示すビットアドレス（ｄＡＤｓ）とそ
のワードアドレス（ＥＡＤＳ）が第５図のビットレジス
タ１１およびワードレジスタ１０に夫々設定され、さら
に領域Ｂの点ＤＰの位置を示すビットアドレス（ｄＡＤ
Ｄ）とそのワードアドレス（ＥＡＤＤ）がビットレジス
タ１３：８３−よびワードレジスタ１２に夫々設定され
る。それ以降の処理を第９図のフローチャートを参照し
て説明する。
の点ＳＰの位置を示すビットアドレス（ｄＡＤｓ）とそ
のワードアドレス（ＥＡＤＳ）が第５図のビットレジス
タ１１およびワードレジスタ１０に夫々設定され、さら
に領域Ｂの点ＤＰの位置を示すビットアドレス（ｄＡＤ
Ｄ）とそのワードアドレス（ＥＡＤＤ）がビットレジス
タ１３：８３−よびワードレジスタ１２に夫々設定され
る。それ以降の処理を第９図のフローチャートを参照し
て説明する。
デスティネーション領域Ｂの点ＤＰを指示するビットア
ドレス（ｄＡＤＤ）がレジスタ１３から読出され、バス
１０１−４を介して行アドレスレジスタ（Ｈレジスタ）
２０に入力される（ステ、プ■）。
ドレス（ｄＡＤＤ）がレジスタ１３から読出され、バス
１０１−４を介して行アドレスレジスタ（Ｈレジスタ）
２０に入力される（ステ、プ■）。
さらに、ソース領域Ａの点ＳＰを指示するビットアドレ
ス（ｄＡＤｓ）がレジスタ１１から読出され、バス１０
１−２を介して列アドレスレジスタ（■レジスタ）２１
に入力される（ステ、プ■）。次に、ソース領域Ａのワ
ードアドレス（ＥＡＬ）Ｓ ）がレジスタ１０から読み
出され、バス１０１−１を介してビデオメモリ５に印加
される。これによってビデオメモリ５から読み出された
点ＳＰを含むワードデータをＨレジスタ２０のアドレス
（デスティネーション領域Ｂのビットアドレス： ｄＡ
ｌ）Ｄ ）によって指定された回転Ｒ，ＡＭ３のアドレ
スに書込む（ステ、プ■）。次に、Ｈレジスタ２０の内
容をＡＬＬ２２によって＋１して結果をＨレジスタ２０
に書込む（ステ、プ■）。さらに、＋１された内容とレ
ジスタ２６の内容（Ｎ−１）とを比較器２７で比較する
。ここで、不一致ならばレジスタ１０のアドレス（ＥＡ
ＤＳ）がＡＬＵ１４によって十Ｐされ、レジスタ１０に
書込まれる（ステヴプ■）。
ス（ｄＡＤｓ）がレジスタ１１から読出され、バス１０
１−２を介して列アドレスレジスタ（■レジスタ）２１
に入力される（ステ、プ■）。次に、ソース領域Ａのワ
ードアドレス（ＥＡＬ）Ｓ ）がレジスタ１０から読み
出され、バス１０１−１を介してビデオメモリ５に印加
される。これによってビデオメモリ５から読み出された
点ＳＰを含むワードデータをＨレジスタ２０のアドレス
（デスティネーション領域Ｂのビットアドレス： ｄＡ
ｌ）Ｄ ）によって指定された回転Ｒ，ＡＭ３のアドレ
スに書込む（ステ、プ■）。次に、Ｈレジスタ２０の内
容をＡＬＬ２２によって＋１して結果をＨレジスタ２０
に書込む（ステ、プ■）。さらに、＋１された内容とレ
ジスタ２６の内容（Ｎ−１）とを比較器２７で比較する
。ここで、不一致ならばレジスタ１０のアドレス（ＥＡ
ＤＳ）がＡＬＵ１４によって十Ｐされ、レジスタ１０に
書込まれる（ステヴプ■）。
そして、ステ、プ■へ戻る。ステ、プ■〜■はＨレジス
タ２０の内容がＮ−１になるまで〈゛シ返される。Ｈレ
ジスタ２０の内容がＮ−１になると比較器２７から一致
信号２８が発生されステップ■に移る。Ｈレジスタ２０
の内容がＮ−１になった時、ソース領域Ａの１つのプロ
、りの読み出しが終了する。
タ２０の内容がＮ−１になるまで〈゛シ返される。Ｈレ
ジスタ２０の内容がＮ−１になると比較器２７から一致
信号２８が発生されステップ■に移る。Ｈレジスタ２０
の内容がＮ−１になった時、ソース領域Ａの１つのプロ
、りの読み出しが終了する。
ステップ■以降は回転ＲＡＭ３からビデオメモリ５のデ
スティネーション領域への書込みが行なわれる。まず、
回転ＲＡ Ｍには■レジスタ２１によって指定される列
アドレ・スが入力される。この列アドレスはソース領域
の点ＳＰを指定すると。
スティネーション領域への書込みが行なわれる。まず、
回転ＲＡ Ｍには■レジスタ２１によって指定される列
アドレ・スが入力される。この列アドレスはソース領域
の点ＳＰを指定すると。
ドアドレス（ｄＡＤｓ）である。列アドレスによって列
方向の１ワード情報を回転ＲＡＭ３から読出しこれをレ
ジスタ１２に設定されているデスティネーション領域Ｂ
の点ＤＰのワードアドレスによって指定される位置ＫＷ
込む（ステ、プ■）。しかる後、■レジスタの内容を＋
１３２（ステ、プ■）。
方向の１ワード情報を回転ＲＡＭ３から読出しこれをレ
ジスタ１２に設定されているデスティネーション領域Ｂ
の点ＤＰのワードアドレスによって指定される位置ＫＷ
込む（ステ、プ■）。しかる後、■レジスタの内容を＋
１３２（ステ、プ■）。
＋１された■レジスタの内容がＮ−１に等しいか否か比
較回路２２で比較される（ステ、プ■）。
較回路２２で比較される（ステ、プ■）。
もし、一致信号２８が発生されなければ、レジスタ１２
の内容（ＥＡＤＤ）がＡＬＵ１４で−Ｐされ、ステ、プ
■ヘリターンする（ステップ■）。ステップ■で一致信
号２８が発生すると、１プロ、りの転送は終了する。以
上の操作によって点ＳＰを含むソース領域Ａの１つのプ
ロ、りが点ＤＰを含むデスティネーション領域Ｂの１プ
ロプクに転送される。
の内容（ＥＡＤＤ）がＡＬＵ１４で−Ｐされ、ステ、プ
■ヘリターンする（ステップ■）。ステップ■で一致信
号２８が発生すると、１プロ、りの転送は終了する。以
上の操作によって点ＳＰを含むソース領域Ａの１つのプ
ロ、りが点ＤＰを含むデスティネーション領域Ｂの１プ
ロプクに転送される。
本発明と従来との大きな相違は、従来のメモリ制御装置
はソース領域から読み出したワード情報を回転ＲＡ Ｍ
のＯ番地から順に書込み、方向をかえてまたＯ番地から
順に読み出していたのに対し、本発明はデスティネーシ
ョン領域の点ＤＰを指定するビットアドレス（ｄＡＤＤ
）を回転ＲＡＮ〜（に与えてソース領域の点ＳＰを含む
ワード情報を・書き込み、以下ｄＡＤＤを１ずつ増加し
てＮ−１まで引き続くワード情報を書き込み、一方読み
出しはソース領域の点ＳＰを指定するビットアドレス（
ｄＡＤＩ） ）から順に読出している所である。即ち、
本発明は回転ＲＡ ＭをＯ番地から順にシーケンシャル
にアクセスするのではなく、ｄＡＤＤから順に書込みｄ
ＡＤｓから順に読出すようにして、いる。
はソース領域から読み出したワード情報を回転ＲＡ Ｍ
のＯ番地から順に書込み、方向をかえてまたＯ番地から
順に読み出していたのに対し、本発明はデスティネーシ
ョン領域の点ＤＰを指定するビットアドレス（ｄＡＤＤ
）を回転ＲＡＮ〜（に与えてソース領域の点ＳＰを含む
ワード情報を・書き込み、以下ｄＡＤＤを１ずつ増加し
てＮ−１まで引き続くワード情報を書き込み、一方読み
出しはソース領域の点ＳＰを指定するビットアドレス（
ｄＡＤＩ） ）から順に読出している所である。即ち、
本発明は回転ＲＡ ＭをＯ番地から順にシーケンシャル
にアクセスするのではなく、ｄＡＤＤから順に書込みｄ
ＡＤｓから順に読出すようにして、いる。
この様子を第１０図の流れ図を参照して説明する。
ソース領域Ａの点ＳＰはワードアドレス（ＥＡＬ）Ｓ）
とビットアドレス（ｄＡＤｓ）によって指定され、デス
ティネーション領域Ｂの点ＤＰはワードアドレス（ＥＡ
ＤＤ）とと、ドアドレス（ｄＡＤＤ）によって指定され
る。ここで、アドレスの上位をワードアドレス、下位を
ビットアドレスとして定義することができる。ビデオメ
モリ５にワードアドレス（ＥＡＤＳ）を与えて点ＳＰを
含む１ワード情報を読み出し、これを回転几ＡＭ ３の
アドレス（ｄＡＤＤ：デスティネーション領域Ｂの点Ｄ
Ｐのビットアドレス）に書込む。以下、ＥＡＤＳを１ず
つ増加してＮ−１になるまで順次ソース領域Ａのワード
情報を回転ＲＡＭに書込む。この書込みは行方向に行な
われる。次に、回転ＲＡＭにソース領域Ａの点ＳＰのビ
ットアドレス（ｄＡＤｓ）を与えて点ＳＰを含む列方向
のワード情報を読み出し、これをデスティネーション領
域Ｂのワードアドレス（ＥＡＤＤ）Ｋ書込む。以下、ｄ
ＡＤｓを１ずつ増加してＮ−１になるまで回転Ｒ，ＡＭ
３から列方向にワード情報を読出しビデオメモリ５に書
込む。
とビットアドレス（ｄＡＤｓ）によって指定され、デス
ティネーション領域Ｂの点ＤＰはワードアドレス（ＥＡ
ＤＤ）とと、ドアドレス（ｄＡＤＤ）によって指定され
る。ここで、アドレスの上位をワードアドレス、下位を
ビットアドレスとして定義することができる。ビデオメ
モリ５にワードアドレス（ＥＡＤＳ）を与えて点ＳＰを
含む１ワード情報を読み出し、これを回転几ＡＭ ３の
アドレス（ｄＡＤＤ：デスティネーション領域Ｂの点Ｄ
Ｐのビットアドレス）に書込む。以下、ＥＡＤＳを１ず
つ増加してＮ−１になるまで順次ソース領域Ａのワード
情報を回転ＲＡＭに書込む。この書込みは行方向に行な
われる。次に、回転ＲＡＭにソース領域Ａの点ＳＰのビ
ットアドレス（ｄＡＤｓ）を与えて点ＳＰを含む列方向
のワード情報を読み出し、これをデスティネーション領
域Ｂのワードアドレス（ＥＡＤＤ）Ｋ書込む。以下、ｄ
ＡＤｓを１ずつ増加してＮ−１になるまで回転Ｒ，ＡＭ
３から列方向にワード情報を読出しビデオメモリ５に書
込む。
このようにして、ソース領域Ａのプロ、りＡ’Ｏ内の不
効情報８１，８２．・・・・・・が９０度回転されてデ
スティネーション領域Ｂに不効情報ＤＩ、Ｄ２．・・・
・・・として書込まれる。
効情報８１，８２．・・・・・・が９０度回転されてデ
スティネーション領域Ｂに不効情報ＤＩ、Ｄ２．・・・
・・・として書込まれる。
以上のように本発明によればシフト操作を用いることな
く高速にプロ、り転送を行なうことができる。ざらに、
ソース領域のブロックＡ′０内の有効情報はデスティネ
ーション領域のプロヴクＢ’０内に収められるので、従
来のようにシフトにょうてはみだした一部の情報を隣接
するブロックに書込む必要がなくなり、複雑なマスク処
理は不要となる。１ワードの情報は１回の読み出しと１
回の書込みでデスティネーション領域に移すことができ
、効率のよいプロ、り転送が可能となる。
く高速にプロ、り転送を行なうことができる。ざらに、
ソース領域のブロックＡ′０内の有効情報はデスティネ
ーション領域のプロヴクＢ’０内に収められるので、従
来のようにシフトにょうてはみだした一部の情報を隣接
するブロックに書込む必要がなくなり、複雑なマスク処
理は不要となる。１ワードの情報は１回の読み出しと１
回の書込みでデスティネーション領域に移すことができ
、効率のよいプロ、り転送が可能となる。
なお、プロ、りＡ’０の転送に引き続きプロジンＡ’０
の右側に隣接するプロ、りを転送する時はワードアドレ
スＥＡＤ８を十Ｎし、下側に隣接するプロ、りを転送す
る時はレジスタ１０の内容を＋Ｐすればよい。さらに、
ＮＸＮビットのプロプク内のすべての情報が転送される
べき有効な情報である時はｄＡＤｓ 、ｄＡＤＤを夫々
１０＃にすればよく、第６図のマルチプレクサ２ケはデ
ータ″０”を選択する。
の右側に隣接するプロ、りを転送する時はワードアドレ
スＥＡＤ８を十Ｎし、下側に隣接するプロ、りを転送す
る時はレジスタ１０の内容を＋Ｐすればよい。さらに、
ＮＸＮビットのプロプク内のすべての情報が転送される
べき有効な情報である時はｄＡＤｓ 、ｄＡＤＤを夫々
１０＃にすればよく、第６図のマルチプレクサ２ケはデ
ータ″０”を選択する。
第６図の実施例の回転ＲＡＭアドレス作成回路のうちＨ
レジスタ２０およびＶレジスタ２１を除く他の回路を描
画制御回路の中に入れることによって、第１図に示すメ
モリ制御装置を第２図のように変更してもよい。第２図
では、描画制御回路がマイクロＲＯ＆ｆのみならず演算
処理回路（ＡＬＵ）を有し、アドレスバス１０１および
データバス１００を介して池の回路を制御するように構
成されている。第１図、第２図において、信号１０２は
回転ＲＡＭに印加される行列切換信号、信号１０５はリ
ード／ライト制御信号、信号１０４は１ブロツクの転送
終了を指示する信号である。
レジスタ２０およびＶレジスタ２１を除く他の回路を描
画制御回路の中に入れることによって、第１図に示すメ
モリ制御装置を第２図のように変更してもよい。第２図
では、描画制御回路がマイクロＲＯ＆ｆのみならず演算
処理回路（ＡＬＵ）を有し、アドレスバス１０１および
データバス１００を介して池の回路を制御するように構
成されている。第１図、第２図において、信号１０２は
回転ＲＡＭに印加される行列切換信号、信号１０５はリ
ード／ライト制御信号、信号１０４は１ブロツクの転送
終了を指示する信号である。
本発明は、回転ＲＡ Ｍから読み出されたデータが、結
果的にデスティネーション側のドツト位置に合うように
あらかじめソース側データの回転ＲＡ Ｍへの書込み記
憶位置を決定することにより、回転ＲＡ Ｍから読み出
されたデータをそのまま、デスティネーション側へ書き
込むことができ、高速のブロック転送を実現できる効果
がある。
果的にデスティネーション側のドツト位置に合うように
あらかじめソース側データの回転ＲＡ Ｍへの書込み記
憶位置を決定することにより、回転ＲＡ Ｍから読み出
されたデータをそのまま、デスティネーション側へ書き
込むことができ、高速のブロック転送を実現できる効果
がある。
第１図は本発明の一実施例のプロ、り図、第２図は他の
実施例のブロック図、第３図はビデオメモリのメモリマ
ツプとブロック転送を示す図、第４図は従来のブロック
転送の流れ図、第５図は第１図のアドレス算出回路の内
部プロ、り図、第６図は回転ＲＡＭアドレス生成回路の
内部ブロック図、第７図は回転１（、ＡＭの内部ブロッ
ク図、第８図は描画制御回路の内部プロ、り図、第９図
は本発明によるプロ、り転送の手順を示すフローチャー
ト、第１０図は本発明のブロック転送の流れを示す図で
ある。 １・・・・・・アドレス算出回路、２・・・・・・描画
制御回路、３・・・・・・回転ＲＡＭ、４・・・・・・
回転ＲＡＭアドレス生戊回路、５・・・・・・ビデオメ
モＩＪ、１００・・団・データバス、１０１・・・・・
・アドレスバス。 代理人 弁理士 内 原 晋 ４り ｔ 第８図０箔画制御卸回路） ！ブロンクｒ冬Ｔ
実施例のブロック図、第３図はビデオメモリのメモリマ
ツプとブロック転送を示す図、第４図は従来のブロック
転送の流れ図、第５図は第１図のアドレス算出回路の内
部プロ、り図、第６図は回転ＲＡＭアドレス生成回路の
内部ブロック図、第７図は回転１（、ＡＭの内部ブロッ
ク図、第８図は描画制御回路の内部プロ、り図、第９図
は本発明によるプロ、り転送の手順を示すフローチャー
ト、第１０図は本発明のブロック転送の流れを示す図で
ある。 １・・・・・・アドレス算出回路、２・・・・・・描画
制御回路、３・・・・・・回転ＲＡＭ、４・・・・・・
回転ＲＡＭアドレス生戊回路、５・・・・・・ビデオメ
モＩＪ、１００・・団・データバス、１０１・・・・・
・アドレスバス。 代理人 弁理士 内 原 晋 ４り ｔ 第８図０箔画制御卸回路） ！ブロンクｒ冬Ｔ
Claims (1)
- ソース領域とデスティネーション領域とを有する主メモ
リと、前記ソース領域から読出された情報を一時記憶す
る補助メモリと、前記主メモリおよび補助メモリのリー
ド／ライトを制御する制御手段とを有し、前記制御手段
はソース領域から読出した情報を前記デスティネーシヨ
ン領域を指定するアドレスを用いて前記補助メモリに書
込み、前記ソース領域を指定するアドレスを用いて前記
補助メモリから書込まれた情報を読み出し、読み出した
情報を前記デスティネーシヨン領域に書込むことを特徴
とするメモリ制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011686 | 1986-03-27 | ||
| JP61-70116 | 1986-03-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6312072A true JPS6312072A (ja) | 1988-01-19 |
| JPH0715706B2 JPH0715706B2 (ja) | 1995-02-22 |
Family
ID=13422255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7201487A Expired - Lifetime JPH0715706B2 (ja) | 1986-03-27 | 1987-03-25 | メモリ制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5095422A (ja) |
| EP (1) | EP0239119B1 (ja) |
| JP (1) | JPH0715706B2 (ja) |
| DE (1) | DE3784533T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0385626A (ja) * | 1989-08-30 | 1991-04-10 | Tokyo Electric Co Ltd | ビットブロック転送制御装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0597556B1 (en) * | 1985-12-13 | 2001-10-17 | Canon Kabushiki Kaisha | Image processing apparatus |
| US4763251A (en) * | 1986-01-17 | 1988-08-09 | International Business Machines Corporation | Merge and copy bit block transfer implementation |
| JPH06101039B2 (ja) * | 1988-05-11 | 1994-12-12 | 富士通株式会社 | ウインドウ画像データの読出処理方式 |
| JPH0455986A (ja) * | 1990-06-26 | 1992-02-24 | Toshiba Corp | 画像処理装置 |
| KR950005650B1 (ko) * | 1992-10-29 | 1995-05-27 | 대우전자주식회사 | 어드레스 변환 방법 및 장치 |
| US6226016B1 (en) * | 1996-02-05 | 2001-05-01 | Seiko Epson Corporation | Display apparatus and method capable of rotating an image by 180 degrees |
| DE19612417B4 (de) * | 1996-03-28 | 2004-02-19 | OCé PRINTING SYSTEMS GMBH | Verfahren und Schaltungsanordnung zum Ändern von Bilddaten |
| US5774135A (en) * | 1996-11-05 | 1998-06-30 | Vlsi, Technology, Inc. | Non-contiguous memory location addressing scheme |
| US5917506A (en) * | 1996-12-05 | 1999-06-29 | Winbond Electronics Corp. | Fast data alignment display queue structure for image block transfer |
| US6159918A (en) * | 1998-12-16 | 2000-12-12 | Unilever Home & Personal Care U.S.A., Division Of Conopco, Inc. | Transparent/translucent liquid enzyme compositions in clear bottles comprising UV absorber |
| JP4207335B2 (ja) | 1999-10-26 | 2009-01-14 | ソニー株式会社 | 記録装置、記録再生システム |
| JP4018855B2 (ja) * | 1999-11-22 | 2007-12-05 | Ｎｅｃアクセステクニカ株式会社 | タッチパネル入力座標変換装置およびタッチパネル入力座標変換方法 |
| US8134577B2 (en) * | 2007-09-04 | 2012-03-13 | Lg Electronics Inc. | System and method for changing orientation of an image in a display device |
| US20110234636A1 (en) * | 2010-03-24 | 2011-09-29 | Dsp Group Ltd. | Method and integrated circuit for image manipulation |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1547119A (en) * | 1977-12-09 | 1979-06-06 | Ibm | Image rotation apparatus |
| JPS5776649A (en) * | 1980-10-31 | 1982-05-13 | Toshiba Corp | Picture information display device |
| JPS57191773A (en) * | 1981-05-21 | 1982-11-25 | Fujitsu Ltd | Image data rotating system |
| JPS58110255A (ja) * | 1981-12-25 | 1983-06-30 | Hitachi Ltd | プリンタ制御装置 |
| JPS58159184A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 画像回転装置 |
| JPS6073671A (ja) * | 1983-09-30 | 1985-04-25 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パタ−ン処理装置 |
| JPS6073682A (ja) * | 1983-09-30 | 1985-04-25 | 株式会社東芝 | グラフイツクメモリ内デ−タ転送方式 |
| US4545069A (en) * | 1983-10-31 | 1985-10-01 | Xerox Corporation | Rotation of digital images |
| CA1231186A (en) * | 1983-12-20 | 1988-01-05 | Takatoshi Ishii | Display control system |
| US4627020A (en) * | 1983-12-30 | 1986-12-02 | International Business Machines Corporation | Method for rotating a binary image |
| EP0158314B1 (en) * | 1984-04-10 | 1993-07-21 | Ascii Corporation | Video display control system |
| JPS60231235A (ja) * | 1984-04-27 | 1985-11-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | イメ−ジ処理システム |
| JPS619762A (ja) * | 1984-06-25 | 1986-01-17 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | イメ−ジ処理装置 |
| FR2566950B1 (fr) * | 1984-06-29 | 1986-12-26 | Texas Instruments France | Processeur de points d'images video, systeme de visualisation en comportant application et procede pour sa mise en oeuvre |
| US4736442A (en) * | 1985-05-23 | 1988-04-05 | Kornfeld Cary D | System and method for orthogonal image transformation |
| US4829294A (en) * | 1986-06-25 | 1989-05-09 | Hitachi, Ltd. | Document processing method and system using multiwindow |
| JPS6370381A (ja) * | 1986-09-12 | 1988-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | イメ−ジ・デ−タの回転方法 |
| JPH0773920B2 (ja) * | 1986-11-17 | 1995-08-09 | 日本電気株式会社 | ｎ×ｎビットドットマトリックス９０゜回転回路 |
-
1987
- 1987-03-25 JP JP7201487A patent/JPH0715706B2/ja not_active Expired - Lifetime
- 1987-03-27 EP EP87104582A patent/EP0239119B1/en not_active Expired - Lifetime
- 1987-03-27 DE DE8787104582T patent/DE3784533T2/de not_active Expired - Lifetime
-
1990
- 1990-07-02 US US07/547,410 patent/US5095422A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0385626A (ja) * | 1989-08-30 | 1991-04-10 | Tokyo Electric Co Ltd | ビットブロック転送制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0239119A2 (en) | 1987-09-30 |
| JPH0715706B2 (ja) | 1995-02-22 |
| EP0239119A3 (en) | 1990-02-07 |
| DE3784533D1 (de) | 1993-04-15 |
| DE3784533T2 (de) | 1993-07-15 |
| EP0239119B1 (en) | 1993-03-10 |
| US5095422A (en) | 1992-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6312072A (ja) | メモリ制御装置 | |
| US8341328B2 (en) | Method and system for local memory addressing in single instruction, multiple data computer system | |
| JPH077260B2 (ja) | 画像データ回転処理装置及びその方法 | |
| US5317750A (en) | Microcontroller peripheral expansion bus for access to internal special function registers | |
| US5151993A (en) | Data processor performing operation on data having length shorter than one-word length | |
| JPH0740242B2 (ja) | データ転送方法 | |
| US6425020B1 (en) | Systems and methods for passively transferring data across a selected single bus line independent of a control circuitry | |
| JPS62299892A (ja) | キヤラクタジエネレ−タメモリのアクセス方式 | |
| JP2855899B2 (ja) | 機能メモリ | |
| JPS5844551A (ja) | デ−タ書込み制御方式 | |
| JP2771350B2 (ja) | 画像処理装置 | |
| JP2573711B2 (ja) | マイクロサブルーチン制御方式 | |
| JPS61296385A (ja) | 記憶装置 | |
| JPH0346833B2 (ja) | ||
| JP2590704B2 (ja) | 並列プロセッサｌｓｉ | |
| JPS61296386A (ja) | メモリインタフエ−ス | |
| JPH04225453A (ja) | データ処理装置 | |
| JPS63115250A (ja) | メモリ制御装置 | |
| JPH04199238A (ja) | メモリアクセス方式 | |
| JPH0381880A (ja) | ピクセル・マスク発生方法とグラフィックスプロセッサ | |
| JPH0427590B2 (ja) | ||
| JPS6180331A (ja) | 可変長デ−タ処理装置 | |
| JPH0193868A (ja) | データ処理装置 | |
| JPH11194968A (ja) | 記憶装置の制御装置及びデータ処理システムにおける記憶装置の制御方法 | |
| JPH02105264A (ja) | 図形データ処理用メモリー装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080222 Year of fee payment: 13 |