JPH0427590B2 - - Google Patents
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- JPH0427590B2 JPH0427590B2 JP59280449A JP28044984A JPH0427590B2 JP H0427590 B2 JPH0427590 B2 JP H0427590B2 JP 59280449 A JP59280449 A JP 59280449A JP 28044984 A JP28044984 A JP 28044984A JP H0427590 B2 JPH0427590 B2 JP H0427590B2
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- 230000015654 memory Effects 0.000 claims description 15
- 238000012986 modification Methods 0.000 claims description 6
- 230000004048 modification Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 10
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- 238000004040 coloring Methods 0.000 description 3
- 239000003607 modifier Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は固定長のビツトから成るワードをアク
セス単位とするメモリ装置でのデータ転送装置に
係り、特に固定パターンでの線分発生、ぬりつぷ
しを高速に行なうのに好適なデータ転送装置に関
する。
セス単位とするメモリ装置でのデータ転送装置に
係り、特に固定パターンでの線分発生、ぬりつぷ
しを高速に行なうのに好適なデータ転送装置に関
する。
従来の技術
従来のデータ転送装置としては、例えば特開昭
58−178470号公報（メモリ制御装置）に示されて
いる。第４図はこの従来のデータ転送装置のブロ
ツク図を示すものであり、１はデータ処理を行な
う中央処理装置（CPU）、２は転送元のデータを
保持する第１のラツチ回路、３は対応する転送先
のデータを保持する第２のラツチ回路、４は前記
第１、第２のラツチ回路のデータ間で所望の演算
を行なう演算器、５はこの演算器の出力を保持す
る第３のラツチ回路である。以上のように構成さ
れた従来のデータ転送装置においては、第１のラ
ツチ回路２にメモリから転送元の１ワードのデー
タを読込み、対応する転送先の１ワードのデータ
をメモリより第２のラツチ回路３に読込む。前記
第１、第２のラツチ回路間で所望の演算を行なつ
た結果を第３のラツチ回路５に格納し、この内容
を転送データとしてメモリの対応する転送先のワ
ードに書込む。
58−178470号公報（メモリ制御装置）に示されて
いる。第４図はこの従来のデータ転送装置のブロ
ツク図を示すものであり、１はデータ処理を行な
う中央処理装置（CPU）、２は転送元のデータを
保持する第１のラツチ回路、３は対応する転送先
のデータを保持する第２のラツチ回路、４は前記
第１、第２のラツチ回路のデータ間で所望の演算
を行なう演算器、５はこの演算器の出力を保持す
る第３のラツチ回路である。以上のように構成さ
れた従来のデータ転送装置においては、第１のラ
ツチ回路２にメモリから転送元の１ワードのデー
タを読込み、対応する転送先の１ワードのデータ
をメモリより第２のラツチ回路３に読込む。前記
第１、第２のラツチ回路間で所望の演算を行なつ
た結果を第３のラツチ回路５に格納し、この内容
を転送データとしてメモリの対応する転送先のワ
ードに書込む。
発明が解決しようとする課題
しかしながら上記のような構成では、線分発生
やぬりぬぶしで使用する固定パターンを転送する
場合、CPU１より固定パターンを第１のラツチ
回路２に送るか、メモリ上に固定パターンを保持
しておく必要がある。前者の場合は線分発生のよ
うなワード内の一部のビツトにのみ転送を行う場
合にCPU１でビツト操作が必要となり、後者の
場合、メモリアクセス回数が増加し処理時間がか
かるという問題点を有していた。
やぬりぬぶしで使用する固定パターンを転送する
場合、CPU１より固定パターンを第１のラツチ
回路２に送るか、メモリ上に固定パターンを保持
しておく必要がある。前者の場合は線分発生のよ
うなワード内の一部のビツトにのみ転送を行う場
合にCPU１でビツト操作が必要となり、後者の
場合、メモリアクセス回数が増加し処理時間がか
かるという問題点を有していた。
本発明はかかる点に鑑み、固定パターンでの線
分発生、ぬりつぶしを高速に行なえるデータ転送
装置を提供することを目的とする。
分発生、ぬりつぶしを高速に行なえるデータ転送
装置を提供することを目的とする。
課題を解決するための手段
本発明は、固定パターンを保持するレジスタ
と、レジスタの特定ビツトの内容を１ワードに拡
張するデータ拡張回路と、前記レジスタの内容を
右、左に循環シフトするシフト回路と、転送先の
ビツトアドレスを示すビツトアドレスレジスタ
と、ビツトアドレス修飾回路と、前記ビツトアド
レスレジスタの内容をデコードするデコーダを備
えたデータ転送装置である。
と、レジスタの特定ビツトの内容を１ワードに拡
張するデータ拡張回路と、前記レジスタの内容を
右、左に循環シフトするシフト回路と、転送先の
ビツトアドレスを示すビツトアドレスレジスタ
と、ビツトアドレス修飾回路と、前記ビツトアド
レスレジスタの内容をデコードするデコーダを備
えたデータ転送装置である。
作 用
本発明は前記した構成により、ぬりつぶしなど
ワード単位のデータ転送時には、転送元のデータ
としてレジスタの内容をそのまま使用すること、
線分発生などビツト単位のデータ転送時には、転
送元のデータとしてレジスタの特定ビツトの内容
を１ワードに拡張したデータを使用し、ビツトア
ドレスレジスタにより指定されたビツト位置のみ
演算を行ない、１回の転送が終了すると次のビツ
トアドレスをビツトアドレス修飾回路により求め
ると同時に、レジスタの内容を循環シフトするこ
とで、転送元データのアクセスが不要でかつビツ
ト操作が簡単になり、高速な固定パターンのデー
タ転送が、ワード単位、ビツト単位で行なえる。
ワード単位のデータ転送時には、転送元のデータ
としてレジスタの内容をそのまま使用すること、
線分発生などビツト単位のデータ転送時には、転
送元のデータとしてレジスタの特定ビツトの内容
を１ワードに拡張したデータを使用し、ビツトア
ドレスレジスタにより指定されたビツト位置のみ
演算を行ない、１回の転送が終了すると次のビツ
トアドレスをビツトアドレス修飾回路により求め
ると同時に、レジスタの内容を循環シフトするこ
とで、転送元データのアクセスが不要でかつビツ
ト操作が簡単になり、高速な固定パターンのデー
タ転送が、ワード単位、ビツト単位で行なえる。
実施例
第１図は本発明の一実施例におけるデータ転送
装置の構成を示すブロツク図である。第１図にお
いて、１０は固定パターンを保持する１ワード
（ｎビツト）のレジスタ、１１は前記レジスタ１
０のMSB（Most Significant Bit）の内容（ここ
ではd0で示す）を１ワード（ｎビツト）に拡張す
るデータ拡張回路、１２はビツト単位の転送かワ
ード単位の転送かを示すMOD信号により、前記
データ拡張回路１１の内容か前記レジスタ１０の
内容を出力する選択回路、１３は固定パターンの
転送時には前記選択回路１２の出力を、メモリ間
の転送時には転送元のデータを出力する選択回
路、１４は前記レジスタ１０の内容を循環シフト
するバレルシフタ、１５は選択回路１３の出力を
格納する第１のラツチ回路、１６は対応する転送
先の１ワードのデータを格納する第２のラツチ回
路、１７は転送先のビツトアドレスを示すビツト
アドレスレジスタ、１８は前記ビツトアドレスを
修飾する修飾回路（例えばインクリメンタ）、１
９は前記ビツトアドレスをデコードしビツト単位
の転送時に有効な第１のビツト選択信号を出力す
るデコーダ、２０はMOD信号が、ビツト単位の
転送を示す時は前記デコーダ１９の出力を、ワー
ド単位の転送を示す時は第２のビツト選択信号
MASKを出力する選択回路、２１は前記選択回
路２０の出力であるMSK信号によつて選択され
たビツトに対しては、第１、第２のラツチ回路１
５，１６間で演算を行ない、選択されていないビ
ツトに対しては第２のラツチ回路１６のデータを
そのまま出力する演算器、２２は前記演算器２１
の出力を格納する第３のラツチ回路であり、２３
はMOD信号を格納するフラグである。
装置の構成を示すブロツク図である。第１図にお
いて、１０は固定パターンを保持する１ワード
（ｎビツト）のレジスタ、１１は前記レジスタ１
０のMSB（Most Significant Bit）の内容（ここ
ではd0で示す）を１ワード（ｎビツト）に拡張す
るデータ拡張回路、１２はビツト単位の転送かワ
ード単位の転送かを示すMOD信号により、前記
データ拡張回路１１の内容か前記レジスタ１０の
内容を出力する選択回路、１３は固定パターンの
転送時には前記選択回路１２の出力を、メモリ間
の転送時には転送元のデータを出力する選択回
路、１４は前記レジスタ１０の内容を循環シフト
するバレルシフタ、１５は選択回路１３の出力を
格納する第１のラツチ回路、１６は対応する転送
先の１ワードのデータを格納する第２のラツチ回
路、１７は転送先のビツトアドレスを示すビツト
アドレスレジスタ、１８は前記ビツトアドレスを
修飾する修飾回路（例えばインクリメンタ）、１
９は前記ビツトアドレスをデコードしビツト単位
の転送時に有効な第１のビツト選択信号を出力す
るデコーダ、２０はMOD信号が、ビツト単位の
転送を示す時は前記デコーダ１９の出力を、ワー
ド単位の転送を示す時は第２のビツト選択信号
MASKを出力する選択回路、２１は前記選択回
路２０の出力であるMSK信号によつて選択され
たビツトに対しては、第１、第２のラツチ回路１
５，１６間で演算を行ない、選択されていないビ
ツトに対しては第２のラツチ回路１６のデータを
そのまま出力する演算器、２２は前記演算器２１
の出力を格納する第３のラツチ回路であり、２３
はMOD信号を格納するフラグである。
以上のように構成された本実施例のデータ転送
装置について、以下その動作を第２図，第３図，
第５図にも使用して説明する。（以下の説明では、
内部バスＡ，Ｂ、外部バスともに８ビツトの場合
を示す。） 第２図は、第１図のデータ拡張回路の一実施例
を示し、同図１０はレジスタ１０に、１１はデー
タ拡張回路１１に、１２は選択回路１２に対応す
る。同図ではMOD信号が“０”の時ワード単位
の転送とし、選択回路１２の出力D0〜D7はd0〜
d7であり、MOD信号が“１”の時ビツト単位の
転送として示した。ビツト単位の転送時にはデー
タ拡張回路のデータが選択され、選択回路１２の
出力D0〜D7はすべてd0となる。
装置について、以下その動作を第２図，第３図，
第５図にも使用して説明する。（以下の説明では、
内部バスＡ，Ｂ、外部バスともに８ビツトの場合
を示す。） 第２図は、第１図のデータ拡張回路の一実施例
を示し、同図１０はレジスタ１０に、１１はデー
タ拡張回路１１に、１２は選択回路１２に対応す
る。同図ではMOD信号が“０”の時ワード単位
の転送とし、選択回路１２の出力D0〜D7はd0〜
d7であり、MOD信号が“１”の時ビツト単位の
転送として示した。ビツト単位の転送時にはデー
タ拡張回路のデータが選択され、選択回路１２の
出力D0〜D7はすべてd0となる。
第３図は本実施例の第１の動作説明図であり、
同図ａに示した固定パターンを用いて、ｂに示し
た左下から右上への線分発生の場合を例に動作を
説明する。ビツト単位の転送であるため選択回路
１２はデータ拡張回路１１の内容を出力する。同
図ｃは対応するメモリ上に転送すべきデータを示
したものである。まず固定パターン第３図ａがレ
ジスタ１０に格納され、始点が第３図ｂ，ｃに示
した所とするとビツトアドレスレジスタ１７にビ
ツト位置（第３図においては、始点のビツト位置
は５なので、この場合は５）が格納される。第３
図ｄはこの時の状態を示したものであり、固定パ
ターンを格納しているレジスタの内容はPTR、
ビツトアドレスレジスタ１７の内容はBP、（以下
第３図ｅ〜ｆは同様）で示している。この状態で
レジスタのd0は“１”であるためデータ拡張回路
によつて作られた８ビツトが全て“１”のデータ
が選択回路１２より出力される。また固定パター
ンを使用する転送であるため選択回路１３を通過
して、第１のラツチ回路１５に全ビツト“１”の
データが格納される。第２のラツチ回路１６には
対応する転送先の１ワードのデータ（第３図ｃの
α番地のデータ）が格納される。ビツトアドレス
レジスタ１７の内容（BP）をデコーダ１９によ
つてデコードした信号MSKが選択回路２０を通
過して演算器２１に伝えられる。演算器２１は、
第１，第２のラツチ回路のデータを入力とし、
MSK信号によつて指定されたビツト位置のデー
タだけ演算（この場合は代入）を行ない、第３の
ラツチ回路を通して転送先α番地に書込む。β番
地への転送に際しては、レジスタ１０の内容
（PTR）が内部バスＡ、Ｂ，バレルシフタ１４を
通して左に１ビツト循環シフトされる。（更新信
号、PTRU）。またビツトアドレスレジスタ１７
は修飾回路によつて次のビツト位置を示す。（更
新信号、BPU）。β番地への転送時のレジスタ
PTR、ビツトアドレスレジスタBP、MSK信号
の状態を第３図ｅに示す。この時、PTRのd0は
“０”なので第１のラツチ回路１５には全ビツト
“０”のデータが第２のラツチ回路にはβ番地の
転送前のデータが各々格納される。演算器２１は
第３図ｅのMSK信号によつて選択されたビツト
位置６のデータだけ“０”を代入したデータをβ
番地に転送する。以下γ番地への転送も同様であ
る。（γ番地への転送時のPTRの内容、BPの内
容、MSK信号は第３図ｆに示す。）次の点（第３
図ｃの＊の位置）を転送する場合も同様であるが
この場合は、修飾回路１８よりケタあふれ信号
OVFが発生す。この信号が発生した時アクセス
するワードアドレスを＋１させるとδ＋１番地に
アクセスでき、この番地への転送が行なえる。
（δ＋１番地への転送時のPTRの内容、BPの内
容、MSK信号は第３図ｇに示す。）以下同様の動
作でε＋１番地以降の転送が行なえる。（ε＋１
番地への転送時のPTRの内容、BPの内容、
MSK信号は第３図ｈに示す。） 第５図は本実施例の第２の動作説明図であり、
同図ａに示した固定パターンで、同図ｂに示した
台形を左上から右下にぬりつぶしを行う場合を例
に動作を説明する。同図ｃは対応するメモリ上に
転送すべきデータを示したものである。まず、ぬ
りつぶしの場合１ワードの中の複数ビツトを同時
に処理することが可能であり、フラグ２３を複数
ビツト毎（ワード単位）の転送であることを示す
ように設定する。第１の選択回路１２はMOD信
号によりレジスタ１０の内容を出力する。したが
つて第１のラツチ回路１５にはレジスタ１０の内
容がそのまま格納される。選択回路２０はMOD
信号により第２のビツト選択信号MASKを出力
する。演算器２１は選択回路２０からのMSK信
号により選択された転送先のビツトに対して、第
１のラツチ回路１５に格納されているデータの所
望の演算を行い結果を転送する。第５図ｄはα番
地に転送を行う場合の第１のラツチ回路１５と、
MSK信号の内容を示している。以下同図ｅはβ
番地、同図ｆはγ番地、同図ｇはδ番地、同図ｈ
はδ＋１番地に各々データを転送する時の第１の
ラツチ回路１５と、MSK信号の内容を示してい
る。また第６図は、第１図の演算器２１の詳細回
路図であり、対応する転送先に既に格納されてい
るデータとパターンとの間で論理ORを行う場合
を例に示した。つまり各ビツト毎に対応する転送
先に既に格納されているデータ（第２のラツチ回
路１６に格納されているデータ）とパターン（第
１のラツチ回路１５に格納されているデータ）と
の間で演算を行うOR回路２１ａと、選択回路２
１ｂを備え、選択回路２０からのMSK信号によ
り対応する転送先に既に格納されているデータ
（第２のラツチ回路１６に格納されているデータ）
か、あるいはOR回路２１ａの出力のどちらかを
選択するものである。
同図ａに示した固定パターンを用いて、ｂに示し
た左下から右上への線分発生の場合を例に動作を
説明する。ビツト単位の転送であるため選択回路
１２はデータ拡張回路１１の内容を出力する。同
図ｃは対応するメモリ上に転送すべきデータを示
したものである。まず固定パターン第３図ａがレ
ジスタ１０に格納され、始点が第３図ｂ，ｃに示
した所とするとビツトアドレスレジスタ１７にビ
ツト位置（第３図においては、始点のビツト位置
は５なので、この場合は５）が格納される。第３
図ｄはこの時の状態を示したものであり、固定パ
ターンを格納しているレジスタの内容はPTR、
ビツトアドレスレジスタ１７の内容はBP、（以下
第３図ｅ〜ｆは同様）で示している。この状態で
レジスタのd0は“１”であるためデータ拡張回路
によつて作られた８ビツトが全て“１”のデータ
が選択回路１２より出力される。また固定パター
ンを使用する転送であるため選択回路１３を通過
して、第１のラツチ回路１５に全ビツト“１”の
データが格納される。第２のラツチ回路１６には
対応する転送先の１ワードのデータ（第３図ｃの
α番地のデータ）が格納される。ビツトアドレス
レジスタ１７の内容（BP）をデコーダ１９によ
つてデコードした信号MSKが選択回路２０を通
過して演算器２１に伝えられる。演算器２１は、
第１，第２のラツチ回路のデータを入力とし、
MSK信号によつて指定されたビツト位置のデー
タだけ演算（この場合は代入）を行ない、第３の
ラツチ回路を通して転送先α番地に書込む。β番
地への転送に際しては、レジスタ１０の内容
（PTR）が内部バスＡ、Ｂ，バレルシフタ１４を
通して左に１ビツト循環シフトされる。（更新信
号、PTRU）。またビツトアドレスレジスタ１７
は修飾回路によつて次のビツト位置を示す。（更
新信号、BPU）。β番地への転送時のレジスタ
PTR、ビツトアドレスレジスタBP、MSK信号
の状態を第３図ｅに示す。この時、PTRのd0は
“０”なので第１のラツチ回路１５には全ビツト
“０”のデータが第２のラツチ回路にはβ番地の
転送前のデータが各々格納される。演算器２１は
第３図ｅのMSK信号によつて選択されたビツト
位置６のデータだけ“０”を代入したデータをβ
番地に転送する。以下γ番地への転送も同様であ
る。（γ番地への転送時のPTRの内容、BPの内
容、MSK信号は第３図ｆに示す。）次の点（第３
図ｃの＊の位置）を転送する場合も同様であるが
この場合は、修飾回路１８よりケタあふれ信号
OVFが発生す。この信号が発生した時アクセス
するワードアドレスを＋１させるとδ＋１番地に
アクセスでき、この番地への転送が行なえる。
（δ＋１番地への転送時のPTRの内容、BPの内
容、MSK信号は第３図ｇに示す。）以下同様の動
作でε＋１番地以降の転送が行なえる。（ε＋１
番地への転送時のPTRの内容、BPの内容、
MSK信号は第３図ｈに示す。） 第５図は本実施例の第２の動作説明図であり、
同図ａに示した固定パターンで、同図ｂに示した
台形を左上から右下にぬりつぶしを行う場合を例
に動作を説明する。同図ｃは対応するメモリ上に
転送すべきデータを示したものである。まず、ぬ
りつぶしの場合１ワードの中の複数ビツトを同時
に処理することが可能であり、フラグ２３を複数
ビツト毎（ワード単位）の転送であることを示す
ように設定する。第１の選択回路１２はMOD信
号によりレジスタ１０の内容を出力する。したが
つて第１のラツチ回路１５にはレジスタ１０の内
容がそのまま格納される。選択回路２０はMOD
信号により第２のビツト選択信号MASKを出力
する。演算器２１は選択回路２０からのMSK信
号により選択された転送先のビツトに対して、第
１のラツチ回路１５に格納されているデータの所
望の演算を行い結果を転送する。第５図ｄはα番
地に転送を行う場合の第１のラツチ回路１５と、
MSK信号の内容を示している。以下同図ｅはβ
番地、同図ｆはγ番地、同図ｇはδ番地、同図ｈ
はδ＋１番地に各々データを転送する時の第１の
ラツチ回路１５と、MSK信号の内容を示してい
る。また第６図は、第１図の演算器２１の詳細回
路図であり、対応する転送先に既に格納されてい
るデータとパターンとの間で論理ORを行う場合
を例に示した。つまり各ビツト毎に対応する転送
先に既に格納されているデータ（第２のラツチ回
路１６に格納されているデータ）とパターン（第
１のラツチ回路１５に格納されているデータ）と
の間で演算を行うOR回路２１ａと、選択回路２
１ｂを備え、選択回路２０からのMSK信号によ
り対応する転送先に既に格納されているデータ
（第２のラツチ回路１６に格納されているデータ）
か、あるいはOR回路２１ａの出力のどちらかを
選択するものである。
以上のように、本実施例によれば、固定パター
ンを格納するレジスタと、レジスタの内容を循環
シフトするシフト回路と、レジスタの特定のビツ
トを１ワードに拡張する拡張回路と、この拡張さ
れたデータの有効位置を示す回路を設けることに
より、固定パターンでの線分発生，ぬりつぶしが
高速に行える。
ンを格納するレジスタと、レジスタの内容を循環
シフトするシフト回路と、レジスタの特定のビツ
トを１ワードに拡張する拡張回路と、この拡張さ
れたデータの有効位置を示す回路を設けることに
より、固定パターンでの線分発生，ぬりつぶしが
高速に行える。
なお、本実施例においては内部バスはＡ，Ｂの
２バス構成の形で示したが１バスでもよいし、２
バスとバレルシフタ１４は専用の循環シフト回路
としてもよい。また本実施例ではデータ拡張回路
の入力として固定パターンを格納するレジスタ
MSBを使用したが、他のビツトでも同様の効果
がある。またレジスタ１０の更新信号PTRUと、
ビツトアドレスレジスタ１７の更新信号BPUは
同一信号でもよい。また第１のラツチ回路１５を
設けたことにより次の転送データの決定と転送動
作が並列処理できることは言うまでもない。
２バス構成の形で示したが１バスでもよいし、２
バスとバレルシフタ１４は専用の循環シフト回路
としてもよい。また本実施例ではデータ拡張回路
の入力として固定パターンを格納するレジスタ
MSBを使用したが、他のビツトでも同様の効果
がある。またレジスタ１０の更新信号PTRUと、
ビツトアドレスレジスタ１７の更新信号BPUは
同一信号でもよい。また第１のラツチ回路１５を
設けたことにより次の転送データの決定と転送動
作が並列処理できることは言うまでもない。
発明の効果
以上説明したように、本発明によれば、線分発
生、ぬりつぶしなどの固定パターンを使用したデ
ータ転送がビツト単位、ワード単位で高速に行な
うことができ、その実用的効果は大きい。
生、ぬりつぶしなどの固定パターンを使用したデ
ータ転送がビツト単位、ワード単位で高速に行な
うことができ、その実用的効果は大きい。
第１図は本発明における一実施例のデータ転送
装置の構成を示すブロツク図、第２図は同実施例
のデータ拡張回路の詳細回路図、第３図は同実施
例の第１の動作説明図、第４図は従来のデータ転
送装置のブロツク図、第５図は同実施例の第２の
動作説明図、第６図は同実施例の演算器の詳細回
路図である。 １０……レジスタ、１１……データ拡張回路、
１２，１３，２０……選択回路、１４……バレル
シフタ、１５……第１のラツチ回路、１６……第
２のラツチ回路、１７……ビツトアドレスレジス
タ、１８……修飾回路、１９……デコーダ、２１
……演算器、２２……第３のラツチ回路。
装置の構成を示すブロツク図、第２図は同実施例
のデータ拡張回路の詳細回路図、第３図は同実施
例の第１の動作説明図、第４図は従来のデータ転
送装置のブロツク図、第５図は同実施例の第２の
動作説明図、第６図は同実施例の演算器の詳細回
路図である。 １０……レジスタ、１１……データ拡張回路、
１２，１３，２０……選択回路、１４……バレル
シフタ、１５……第１のラツチ回路、１６……第
２のラツチ回路、１７……ビツトアドレスレジス
タ、１８……修飾回路、１９……デコーダ、２１
……演算器、２２……第３のラツチ回路。
Claims (1)
- 【特許請求の範囲】 １ 転送先メモリへ転送すべき固定パターンデー
タを保持するレジスタと、前記レジスタの特定位
置のビツトデータをワードデータに拡張するデー
タ拡張回路と、前記レジスタの内容を右，左に循
環シフトするシフト回路と、前記データ拡張回路
の出力を保持する第１のラツチ回路と、転送先メ
モリの対応する１ワードのデータを保持する第２
のラツチ回路と、転送先メモリのビツトアドレス
を示すビツトアドレスレジスタと、前記ビツトア
ドレスレジスタを修飾する修飾回路と、ビツトア
ドレスをデコードするデコーダと、前記第１、第
２のラツチ回路の内容を入力とし前記デコーダの
出力によつて選択されたビツトにのみ所望の演算
を行ない、選択されていないビツトについては第
２のラツチ回路の内容をそのまま出力する演算器
を備えたデータ転送装置。 ２ 転送先メモリへ転送すべき固定パターンデー
タを保持するレジスタと、前記レジスタの特定位
置のビツトデータをワードデータに拡張するデー
タ拡張回路と、前記レジスタの内容を右，左に循
環シフトするシフト回路と、１ビツト毎の転送な
のか複数ビツト毎の転送なのかを示すフラグと、
前記データ拡張回路の出力と前記レジスタの内容
を入力とし、前記フラグが１ビツト毎の転送であ
ることを示すときは、前記データ拡張回路の内容
を出力し、前記フラグが複数ビツト毎の転送であ
ることを示すときは、前記レジスタの内容を出力
する第１の選択回路と、前記第１の選択回路から
出力を保持する第１のラツチ回路と、転送先メモ
リの対応するデータを保持する第２のラツチ回路
と、転送先メモリのビツトアドレスを示すビツト
アドレスレジスタと、前記ビツトアドレスレジス
タを修飾する修飾回路と、ビツトアドレスをデコ
ードするデコーダと、前記デコーダの出力と他の
ビツト選択信号を入力とし、前記フラグが１ビツ
ト毎の転送であることを示すときは、前記デコー
ダの出力を出力し、前記フラグが複数ビツト毎の
転送であることを示すときは、前記他のビツト選
択信号を出力する第２の選択回路と、前記第１，
第２のラツチ回路の内容を入力とし、前記第２の
選択回路の出力によつて選択された１ビツトまた
は複数ビツトに対して所望の演算を行なう演算器
とを備えたデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28044984A JPS61157981A (ja) | 1984-12-28 | 1984-12-28 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28044984A JPS61157981A (ja) | 1984-12-28 | 1984-12-28 | デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61157981A JPS61157981A (ja) | 1986-07-17 |
| JPH0427590B2 true JPH0427590B2 (ja) | 1992-05-12 |
Family
ID=17625211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28044984A Granted JPS61157981A (ja) | 1984-12-28 | 1984-12-28 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61157981A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214055A (en) * | 1975-06-30 | 1977-02-02 | Toto Ltd | Urinal flushing system |
-
1984
- 1984-12-28 JP JP28044984A patent/JPS61157981A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214055A (en) * | 1975-06-30 | 1977-02-02 | Toto Ltd | Urinal flushing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61157981A (ja) | 1986-07-17 |
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