JPH0588887A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0588887A JPH0588887A JP3252370A JP25237091A JPH0588887A JP H0588887 A JPH0588887 A JP H0588887A JP 3252370 A JP3252370 A JP 3252370A JP 25237091 A JP25237091 A JP 25237091A JP H0588887 A JPH0588887 A JP H0588887A
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Abstract
(57)【要約】
【目的】 本発明は、データ処理装置に係り、特に、任
意のビット単位で任意の方向に桁移動を行なう命令を備
えるデータ処理装置に関し、連続するデータを任意のビ
ット数だけ桁移動する操作を高速に処理するデータ処理
装置を提供することを目的とする。 【構成】 第１のデータ格納手段１と、第２のデータ格
納手段３と、命令レジスタ５と、制御手段７と、演算手
段９とを有して構成する。制御手段７は、所定の命令解
読時に、命令語情報で指定されたビット数ｋ及び方向に
従って、第１のデータ格納手段１の下位ｋビットを上位
群とし、第２のデータ格納手段３の全ビットを下位群と
して、これらを連結したデータを指定方向にｋビット桁
移動し、結果の上位ｋビットを第１のデータ格納手段１
の下位ｋビットに、結果の残りの下位ビットを第２のデ
ータ格納手段３に格納する。
意のビット単位で任意の方向に桁移動を行なう命令を備
えるデータ処理装置に関し、連続するデータを任意のビ
ット数だけ桁移動する操作を高速に処理するデータ処理
装置を提供することを目的とする。 【構成】 第１のデータ格納手段１と、第２のデータ格
納手段３と、命令レジスタ５と、制御手段７と、演算手
段９とを有して構成する。制御手段７は、所定の命令解
読時に、命令語情報で指定されたビット数ｋ及び方向に
従って、第１のデータ格納手段１の下位ｋビットを上位
群とし、第２のデータ格納手段３の全ビットを下位群と
して、これらを連結したデータを指定方向にｋビット桁
移動し、結果の上位ｋビットを第１のデータ格納手段１
の下位ｋビットに、結果の残りの下位ビットを第２のデ
ータ格納手段３に格納する。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置に関
し、特に、マイクロプロセッサ等において、所定のデー
タサイズ、方向、及びデータサイズ以下の指定されたビ
ット数により、データの桁移動を行なう命令を備えるデ
ータ処理装置に関する。
し、特に、マイクロプロセッサ等において、所定のデー
タサイズ、方向、及びデータサイズ以下の指定されたビ
ット数により、データの桁移動を行なう命令を備えるデ
ータ処理装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化技術の
進歩に伴い、マイクロプロセッサ等の小型の命令処理装
置においても、その機能は豊富になって来ている。例え
ば、ザイログ社のＺ８０は、８ビットマイクロプロセッ
サでありながら豊富な命令セットを有している。ここで
は、Ｚ８０を例に採り、Ｚ８０の命令セットの１つであ
る４ビット単位のＢＣＤ形桁移動命令、ＲＬＤ命令及び
ＲＲＤ命令について言及し、問題点を指摘する。
進歩に伴い、マイクロプロセッサ等の小型の命令処理装
置においても、その機能は豊富になって来ている。例え
ば、ザイログ社のＺ８０は、８ビットマイクロプロセッ
サでありながら豊富な命令セットを有している。ここで
は、Ｚ８０を例に採り、Ｚ８０の命令セットの１つであ
る４ビット単位のＢＣＤ形桁移動命令、ＲＬＤ命令及び
ＲＲＤ命令について言及し、問題点を指摘する。
【０００３】このＲＬＤ命令及びＲＲＤ命令は、それぞ
れ一度に４ビットずつ左右に移動する命令で、Ａレジス
タ及びＨＬペアレジスタで示されるメモリ内のアドレス
の内容に作用し、ＢＣＤ形データの操作に有効である。
これらの命令の作用を図８（１）及び（２）に要約して
いる。即ち、８ビットのＡレジスタの下位４ビットを上
位群、ＨＬペアレジスタの示すアドレスの８ビットデー
タの上位４ビット及び下位４ビットを下位群とし、この
上位群及び下位群を連結したものを、４ビット単位で左
右にローテートするものである。この時、Ａレジスタの
データ及びＨＬペアレジスタが示すアドレスのデータの
データサイズは８ビット固定であり、ローテートするビ
ット数も４ビット単位と固定である。
れ一度に４ビットずつ左右に移動する命令で、Ａレジス
タ及びＨＬペアレジスタで示されるメモリ内のアドレス
の内容に作用し、ＢＣＤ形データの操作に有効である。
これらの命令の作用を図８（１）及び（２）に要約して
いる。即ち、８ビットのＡレジスタの下位４ビットを上
位群、ＨＬペアレジスタの示すアドレスの８ビットデー
タの上位４ビット及び下位４ビットを下位群とし、この
上位群及び下位群を連結したものを、４ビット単位で左
右にローテートするものである。この時、Ａレジスタの
データ及びＨＬペアレジスタが示すアドレスのデータの
データサイズは８ビット固定であり、ローテートするビ
ット数も４ビット単位と固定である。
【０００４】例えば、メモリに８進数のデータがｎ番地
からｎ＋ｍ番地まで格納されているとし、ｎ番地からｎ
＋ｍ番地までのデータを全体的に３ビットシフトするこ
とをＺ８０の命令で行なうとする。
からｎ＋ｍ番地まで格納されているとし、ｎ番地からｎ
＋ｍ番地までのデータを全体的に３ビットシフトするこ
とをＺ８０の命令で行なうとする。
【０００５】上述のように、ローテート命令は４ビット
単位のため、先ずＳＬＡ（算術シフト）命令を実行して
ｎ番地の８ビットデータの最下位から”０”をシフト
し、それによってＡレジスタの７ビット目からシフトア
ウトされたデータをキャリーフラグに格納する。次に、
ＲＬ（左ローテート）命令を実行して、キャリーフラグ
をｎ＋１番地の８ビットデータの最上位に連結したもの
を左ローテートする。この結果、キャリーフラグにはｎ
＋１番地の８ビットデータの最上位ビットがシフトされ
格納される。次に、もう一度ＲＬ命令によりｎ＋２番地
の最上位にキャリーフラグを連結したものを左ローテー
トする。以上の手順をｎ＋ｍ番地まで繰り返し行なう
と、ｎ番地からｎ＋ｍ番地までのデータを全体的に１ビ
ットシフトしたことになる。従って、３ビットシフトさ
せるためには、以上の動作を３回繰り返さなければなら
ず、沢山の命令数及びサイクル数を必要とする。
単位のため、先ずＳＬＡ（算術シフト）命令を実行して
ｎ番地の８ビットデータの最下位から”０”をシフト
し、それによってＡレジスタの７ビット目からシフトア
ウトされたデータをキャリーフラグに格納する。次に、
ＲＬ（左ローテート）命令を実行して、キャリーフラグ
をｎ＋１番地の８ビットデータの最上位に連結したもの
を左ローテートする。この結果、キャリーフラグにはｎ
＋１番地の８ビットデータの最上位ビットがシフトされ
格納される。次に、もう一度ＲＬ命令によりｎ＋２番地
の最上位にキャリーフラグを連結したものを左ローテー
トする。以上の手順をｎ＋ｍ番地まで繰り返し行なう
と、ｎ番地からｎ＋ｍ番地までのデータを全体的に１ビ
ットシフトしたことになる。従って、３ビットシフトさ
せるためには、以上の動作を３回繰り返さなければなら
ず、沢山の命令数及びサイクル数を必要とする。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
データ処理装置では、連続するデータを任意のビット数
だけ桁移動操作する場合、沢山の命令数及びサイクル数
を必要とし、処理に時間がかかるという欠点があった。
データ処理装置では、連続するデータを任意のビット数
だけ桁移動操作する場合、沢山の命令数及びサイクル数
を必要とし、処理に時間がかかるという欠点があった。
【０００７】本発明は、上記問題点を解決するもので、
その目的は、所定のデータサイズ、方向、及びデータサ
イズ以下の指定されたビット数により、データの桁移動
を行なう命令を用意して、連続するデータを任意のビッ
ト数だけ桁移動する操作を高速に処理するデータ処理装
置を提供することである。
その目的は、所定のデータサイズ、方向、及びデータサ
イズ以下の指定されたビット数により、データの桁移動
を行なう命令を用意して、連続するデータを任意のビッ
ト数だけ桁移動する操作を高速に処理するデータ処理装
置を提供することである。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の特徴は、図１に示す如く、ｎビット（ｎは
任意の正整数）幅の第１のデータ格納手段１と、ｍビッ
ト（ｍは任意の正整数）幅の第２のデータ格納手段３
と、命令語を保持する命令レジスタ５と、前記命令レジ
スタ５の命令を解読して実行制御する制御手段７と、命
令を実行する演算手段９とを具備し、前記制御手段７
は、所定の命令解読時に、命令語情報で指定されたビッ
ト数ｋ（ｋは任意の正整数）及び方向に従って、前記第
１のデータ格納手段１の下位ｋビットを上位群とし、前
記第２のデータ格納手段３の全ビットを下位群として、
これら上位群及び下位群を連結したデータを前記方向に
ｋビット桁移動し、結果の上位ｋビットを前記第１のデ
ータ格納手段１の下位ｋビットに、結果の残りの下位ビ
ットを前記第２のデータ格納手段３に格納することであ
る。
に、本発明の特徴は、図１に示す如く、ｎビット（ｎは
任意の正整数）幅の第１のデータ格納手段１と、ｍビッ
ト（ｍは任意の正整数）幅の第２のデータ格納手段３
と、命令語を保持する命令レジスタ５と、前記命令レジ
スタ５の命令を解読して実行制御する制御手段７と、命
令を実行する演算手段９とを具備し、前記制御手段７
は、所定の命令解読時に、命令語情報で指定されたビッ
ト数ｋ（ｋは任意の正整数）及び方向に従って、前記第
１のデータ格納手段１の下位ｋビットを上位群とし、前
記第２のデータ格納手段３の全ビットを下位群として、
これら上位群及び下位群を連結したデータを前記方向に
ｋビット桁移動し、結果の上位ｋビットを前記第１のデ
ータ格納手段１の下位ｋビットに、結果の残りの下位ビ
ットを前記第２のデータ格納手段３に格納することであ
る。
【０００９】本発明の第２の特徴は、請求項１に記載の
データ処理装置において、前記データ処理装置は、ワン
チップ上に実現されることである。
データ処理装置において、前記データ処理装置は、ワン
チップ上に実現されることである。
【００１０】
【作用】本発明のデータ処理装置では、命令レジスタ５
に所定の命令がセットされた時に、制御手段７は、命令
語情報で指定されたビット数ｋ（ｋは任意の正整数）及
び方向に従って、前記第１のデータ格納手段１の下位ｋ
ビットを上位群とし、前記第２のデータ格納手段３の全
ビットを下位群として、これら上位群及び下位群を連結
したデータを前記方向にｋビット桁移動し、結果の上位
ｋビットを前記第１のデータ格納手段１の下位ｋビット
に、結果の残りの下位ビットを前記第２のデータ格納手
段３に格納するようにしている。
に所定の命令がセットされた時に、制御手段７は、命令
語情報で指定されたビット数ｋ（ｋは任意の正整数）及
び方向に従って、前記第１のデータ格納手段１の下位ｋ
ビットを上位群とし、前記第２のデータ格納手段３の全
ビットを下位群として、これら上位群及び下位群を連結
したデータを前記方向にｋビット桁移動し、結果の上位
ｋビットを前記第１のデータ格納手段１の下位ｋビット
に、結果の残りの下位ビットを前記第２のデータ格納手
段３に格納するようにしている。
【００１１】これにより、命令語情報で指定されたビッ
ト数ｋ及び方向に従って、データの桁移動を行なう命令
を用意して、連続するデータ等を任意のビット数だけ桁
移動する操作を高速に処理することができる。
ト数ｋ及び方向に従って、データの桁移動を行なう命令
を用意して、連続するデータ等を任意のビット数だけ桁
移動する操作を高速に処理することができる。
【００１２】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００１３】図２に本発明の一実施例に係るデータ処理
装置の構成図を示す。
装置の構成図を示す。
【００１４】本実施例のデータ処理装置は、１６ビット
のマイクロプロセッサ１０（以下ＭＰＵと略記する）と
１ワードが１６ビットのメモリ３０から構成され、デー
タバス２７及びアドレスバス２９を介して接続されてい
る。
のマイクロプロセッサ１０（以下ＭＰＵと略記する）と
１ワードが１６ビットのメモリ３０から構成され、デー
タバス２７及びアドレスバス２９を介して接続されてい
る。
【００１５】ＭＰＵ１０は、メモリ３０とのインタフェ
ースを司り、データラッチＤＲ、アドレスラッチＡＲ、
及びテンポラリレジスタＴＲ０，ＴＲ１を備えるバスイ
ンタフェースユニット１３（以下ＢＩＵと略記する）
と、４個の命令レジスタＩＲ１〜ＩＲ４からなる命令レ
ジスタ群５と、命令レジスタ群５からの命令を解読する
命令デコーダ６と、バンクポインタＢＰ、各種スタック
ポインタＳＰ、及びレジスタ群Ｒ０〜Ｒ１５からなる汎
用レジスタ群１１と、演算等で使用する定数を保持する
定数ＲＯＭ１５と、各種演算を実行する演算器９と、演
算器９の入力側に接続されて桁移動命令等で使用するシ
フトレジスタＳＲ１及びＳＲ２とから構成され、各構成
要素はＸバス２１、Ｙバス２３、及びＺバス２５を介し
てデータのやり取りを行なう。また、図２において、太
線はバスまたはデータのやり取りを行なう信号線、細線
は制御信号等の信号線を示している。
ースを司り、データラッチＤＲ、アドレスラッチＡＲ、
及びテンポラリレジスタＴＲ０，ＴＲ１を備えるバスイ
ンタフェースユニット１３（以下ＢＩＵと略記する）
と、４個の命令レジスタＩＲ１〜ＩＲ４からなる命令レ
ジスタ群５と、命令レジスタ群５からの命令を解読する
命令デコーダ６と、バンクポインタＢＰ、各種スタック
ポインタＳＰ、及びレジスタ群Ｒ０〜Ｒ１５からなる汎
用レジスタ群１１と、演算等で使用する定数を保持する
定数ＲＯＭ１５と、各種演算を実行する演算器９と、演
算器９の入力側に接続されて桁移動命令等で使用するシ
フトレジスタＳＲ１及びＳＲ２とから構成され、各構成
要素はＸバス２１、Ｙバス２３、及びＺバス２５を介し
てデータのやり取りを行なう。また、図２において、太
線はバスまたはデータのやり取りを行なう信号線、細線
は制御信号等の信号線を示している。
【００１６】本実施例のデータ処理装置では、各命令は
次のようにして実行される。
次のようにして実行される。
【００１７】先ず、メモリ３０からデータバス２７を介
してＢＩＵ１３内のデータラッチＤＲに命令をフェッチ
する。次にフェッチした命令を命令レジスタ５のキュー
（queue ）に取り込む。ここで、命令レジスタ群５は４
個の命令レジスタＩＲ１〜ＩＲ４によるキューを構成し
ているが、これはバスアクセスが無い時に命令を先取り
してキューに取り込んでおくことにより、データ処理の
高速化を図るものである。次に、命令デコーダ６は命令
レジスタ群５のキューから順に命令を取り込み、該命令
を解読してその情報を制御部７へ送る。制御部７はその
情報に基づき制御信号を各構成要素に送り、命令を実行
させる。尚、制御部７は、演算器９、ＢＩＵ１３、及び
その他構成要素から信号を受け取り、更に各構成要素に
制御信号を返している。また、Ｘバス２１、Ｙバス２
３、及びＺバス２５を介して、コンディション・コード
（ＣＣ）等を含むプログラム・ステイタス・ワード（Ｐ
ＳＷ）の制御等を行っている。
してＢＩＵ１３内のデータラッチＤＲに命令をフェッチ
する。次にフェッチした命令を命令レジスタ５のキュー
（queue ）に取り込む。ここで、命令レジスタ群５は４
個の命令レジスタＩＲ１〜ＩＲ４によるキューを構成し
ているが、これはバスアクセスが無い時に命令を先取り
してキューに取り込んでおくことにより、データ処理の
高速化を図るものである。次に、命令デコーダ６は命令
レジスタ群５のキューから順に命令を取り込み、該命令
を解読してその情報を制御部７へ送る。制御部７はその
情報に基づき制御信号を各構成要素に送り、命令を実行
させる。尚、制御部７は、演算器９、ＢＩＵ１３、及び
その他構成要素から信号を受け取り、更に各構成要素に
制御信号を返している。また、Ｘバス２１、Ｙバス２
３、及びＺバス２５を介して、コンディション・コード
（ＣＣ）等を含むプログラム・ステイタス・ワード（Ｐ
ＳＷ）の制御等を行っている。
【００１８】次に、本実施例で実行する桁移動命令の仕
様を図３を参照して説明する。
様を図３を参照して説明する。
【００１９】先ずＲＭＬ（Rotate Multibit Left）命令
は、命令語で指定される桁移動ビット幅をｋビットとす
ると、第１のデータ格納手段１として汎用レジスタＲｎ
（ｎ＝０〜１５）を、第２のデータ格納手段３として汎
用レジスタＲｍ（ｍ＝０〜１５）またはメモリ３０の特
定番地を、それぞれ使用して、汎用レジスタＲｎの下位
ｋビットと汎用レジスタＲｍまたはメモリ３０の全ビッ
トとを連結して、ｋビット左にローテートする。尚、メ
モリ３０の特定番地は、例えば汎用レジスタＲｊ（ｊ＝
０〜１５；ｊ≠ｎ）で指定されるものとする。
は、命令語で指定される桁移動ビット幅をｋビットとす
ると、第１のデータ格納手段１として汎用レジスタＲｎ
（ｎ＝０〜１５）を、第２のデータ格納手段３として汎
用レジスタＲｍ（ｍ＝０〜１５）またはメモリ３０の特
定番地を、それぞれ使用して、汎用レジスタＲｎの下位
ｋビットと汎用レジスタＲｍまたはメモリ３０の全ビッ
トとを連結して、ｋビット左にローテートする。尚、メ
モリ３０の特定番地は、例えば汎用レジスタＲｊ（ｊ＝
０〜１５；ｊ≠ｎ）で指定されるものとする。
【００２０】また、ＲＭＲ（Rotate Multibit Right ）
命令は、ＲＭＬ命令と同様で、指定されたｋビット右に
ローテートする。
命令は、ＲＭＬ命令と同様で、指定されたｋビット右に
ローテートする。
【００２１】このＲＭＬ命令またはＲＭＲ命令が実行さ
れる時の様子を、図４を使って説明する。同図は、第１
のデータ格納手段１を汎用レジスタＲ０、第２のデータ
格納手段３をメモリの特定番地（ｍ番地）とした場合
に、ＲＭＬ命令（１０ビットの桁移動）を実行する時の
シフトレジスタＳＲ１及びＳＲ２の遷移、並びに演算器
９の演算処理の様子を説明する図である。
れる時の様子を、図４を使って説明する。同図は、第１
のデータ格納手段１を汎用レジスタＲ０、第２のデータ
格納手段３をメモリの特定番地（ｍ番地）とした場合
に、ＲＭＬ命令（１０ビットの桁移動）を実行する時の
シフトレジスタＳＲ１及びＳＲ２の遷移、並びに演算器
９の演算処理の様子を説明する図である。
【００２２】先ず、汎用レジスタＲ０のデータがＸバス
２１を経てシフトレジスタＳＲ１に転送される（図４
（１）参照）。同時にアドレスラッチＡＲから出力され
たアドレスｍ番地に対応するデータがデータバス２７及
びＹバス２３を経てシフトレジスタＳＲ２に転送される
（図４（２）参照）。次に、シフトレジスタＳＲ１のデ
ータを図４（３）に示すように１０ビット右にシフト
し、更にシフトレジスタＳＲ１及びＳＲ２を連結して１
０ビット左にシフトすると、シフトレジスタＳＲ１及び
ＳＲ２の内容は図４（４）及び（５）のようになる。こ
のシフトレジスタＳＲ１及びＳＲ２のデータを、それぞ
れＢＩＵ１３内のテンポラリレジスタＴＲ０及びＴＲ１
に一時的に格納する。
２１を経てシフトレジスタＳＲ１に転送される（図４
（１）参照）。同時にアドレスラッチＡＲから出力され
たアドレスｍ番地に対応するデータがデータバス２７及
びＹバス２３を経てシフトレジスタＳＲ２に転送される
（図４（２）参照）。次に、シフトレジスタＳＲ１のデ
ータを図４（３）に示すように１０ビット右にシフト
し、更にシフトレジスタＳＲ１及びＳＲ２を連結して１
０ビット左にシフトすると、シフトレジスタＳＲ１及び
ＳＲ２の内容は図４（４）及び（５）のようになる。こ
のシフトレジスタＳＲ１及びＳＲ２のデータを、それぞ
れＢＩＵ１３内のテンポラリレジスタＴＲ０及びＴＲ１
に一時的に格納する。
【００２３】次に、定数ＲＯＭ１５より、下位１０ビッ
トが”１”で残りの上位ビットが”０”の指定されたビ
ット幅のデータと、汎用レジスタＲ０のデータを演算器
９に転送し、図４（６）に示すように、これらの論理積
（ＡＮＤ）を求める。更に図４（７）に示すように、こ
の論理積の結果とテンポラリレジスタＴＲ１に一時的に
格納したシフトレジスタＳＲ２のデータの論理和（Ｏ
Ｒ）を取る。
トが”１”で残りの上位ビットが”０”の指定されたビ
ット幅のデータと、汎用レジスタＲ０のデータを演算器
９に転送し、図４（６）に示すように、これらの論理積
（ＡＮＤ）を求める。更に図４（７）に示すように、こ
の論理積の結果とテンポラリレジスタＴＲ１に一時的に
格納したシフトレジスタＳＲ２のデータの論理和（Ｏ
Ｒ）を取る。
【００２４】この論理和の結果をメモリ３０のｍ番地へ
格納し、またテンポラリレジスタＴＲ０に一時的に格納
されているシフトレジスタＳＲ１のデータを汎用レジス
タＲ０に転送する。
格納し、またテンポラリレジスタＴＲ０に一時的に格納
されているシフトレジスタＳＲ１のデータを汎用レジス
タＲ０に転送する。
【００２５】以上の動作によりＲＭＬ命令が実行される
が、ＲＭＲ命令の場合も同様に行なわれる。
が、ＲＭＲ命令の場合も同様に行なわれる。
【００２６】次に本実施例のデータ処理装置を具体的に
使用する場合の適用例を説明する。
使用する場合の適用例を説明する。
【００２７】図５は第１の適用例を示すもので、第１の
データ格納手段１を汎用レジスタＲｎ、第２のデータ格
納手段３をメモリ３０とし、メモリ３０のｍ番地のデー
タの下位１０ビットに汎用レジスタＲｎの下位１０ビッ
トのデータを挿入し、ｍ番地の上位１０ビットのデータ
をｍ＋２番地の下位１０ビットに移動させ、以降の番地
に順次ずらせていく処理を行なうものである。
データ格納手段１を汎用レジスタＲｎ、第２のデータ格
納手段３をメモリ３０とし、メモリ３０のｍ番地のデー
タの下位１０ビットに汎用レジスタＲｎの下位１０ビッ
トのデータを挿入し、ｍ番地の上位１０ビットのデータ
をｍ＋２番地の下位１０ビットに移動させ、以降の番地
に順次ずらせていく処理を行なうものである。
【００２８】先ず図５（１）において、汎用レジスタＲ
ｎ（下位１０ビットにデータＡが格納されている）とｍ
番地のデータをＲＭＬ命令を使用して１０ビット左にロ
ーテートする。汎用レジスタＲｎにはｍ番地の上位１０
ビットのデータＢが格納され、図５（２）のようにな
る。次に、汎用レジスタＲｎとｍ＋２番地のデータとを
ＲＭＬ命令を使用して１０ビット左にローテートする。
この時、汎用レジスタＲｎにはｍ＋２番地の上位１０ビ
ットのデータＣが格納され、図５（３）のようになる。
同様に、汎用レジスタＲｎとｍ＋４番地のデータをＲＭ
Ｌ命令を使用して１０ビット左にローテートし、図５
（４）に示すように、汎用レジスタＲｎにｍ＋４番地の
上位１０ビットのデータＤが格納される。最後に、汎用
レジスタＲｎとｍ＋６番地のデータをＲＭＬ命令を使用
して１０ビット左にローテートし、図５（５）に示す最
終状態となる。以上のように、連続する桁移動動作を同
じ命令を繰り返すだけで行なうことができる。
ｎ（下位１０ビットにデータＡが格納されている）とｍ
番地のデータをＲＭＬ命令を使用して１０ビット左にロ
ーテートする。汎用レジスタＲｎにはｍ番地の上位１０
ビットのデータＢが格納され、図５（２）のようにな
る。次に、汎用レジスタＲｎとｍ＋２番地のデータとを
ＲＭＬ命令を使用して１０ビット左にローテートする。
この時、汎用レジスタＲｎにはｍ＋２番地の上位１０ビ
ットのデータＣが格納され、図５（３）のようになる。
同様に、汎用レジスタＲｎとｍ＋４番地のデータをＲＭ
Ｌ命令を使用して１０ビット左にローテートし、図５
（４）に示すように、汎用レジスタＲｎにｍ＋４番地の
上位１０ビットのデータＤが格納される。最後に、汎用
レジスタＲｎとｍ＋６番地のデータをＲＭＬ命令を使用
して１０ビット左にローテートし、図５（５）に示す最
終状態となる。以上のように、連続する桁移動動作を同
じ命令を繰り返すだけで行なうことができる。
【００２９】次に、図６に第２の適用例の動作説明図を
示す。本例は、第１のデータ格納手段１を汎用レジスタ
Ｒｎ、第２のデータ格納手段３をメモリ３０とし、第１
の適用例とは逆に、メモリ３０のｍ＋６番地のデータの
下位１０ビットのデータを汎用レジスタＲｎの下位１０
ビットに挿入し、ｍ＋６番地の下位１０ビットのデータ
をｍ＋４番地の上位１０ビットに移動させ、１つ前の番
地に順次ずらせていく処理を行なうものである。
示す。本例は、第１のデータ格納手段１を汎用レジスタ
Ｒｎ、第２のデータ格納手段３をメモリ３０とし、第１
の適用例とは逆に、メモリ３０のｍ＋６番地のデータの
下位１０ビットのデータを汎用レジスタＲｎの下位１０
ビットに挿入し、ｍ＋６番地の下位１０ビットのデータ
をｍ＋４番地の上位１０ビットに移動させ、１つ前の番
地に順次ずらせていく処理を行なうものである。
【００３０】ＲＭＲ命令を使用して１０ビット右にロー
テートすること以外、第１の適用例と同様である。この
ようにＲＭＲ命令は、下位番地から上位番地に向かって
データを移動させていく場合に有効である。
テートすること以外、第１の適用例と同様である。この
ようにＲＭＲ命令は、下位番地から上位番地に向かって
データを移動させていく場合に有効である。
【００３１】次に、図７に第３の適用例の動作説明図を
示す。本例は、第１のデータ格納手段１を汎用レジスタ
Ｒｎ、第２のデータ格納手段３を連続する汎用レジスタ
ＲｍからＲｍ＋３とし、汎用レジスタＲｍのデータの下
位１０ビットに汎用レジスタＲｎの下位１０ビットのデ
ータを挿入し、汎用レジスタＲｍの上位１０ビットのデ
ータを汎用レジスタＲｍ＋１の下位１０ビットに移動さ
せ、以降の汎用レジスタに順次ずらせていく処理を行な
うものである。
示す。本例は、第１のデータ格納手段１を汎用レジスタ
Ｒｎ、第２のデータ格納手段３を連続する汎用レジスタ
ＲｍからＲｍ＋３とし、汎用レジスタＲｍのデータの下
位１０ビットに汎用レジスタＲｎの下位１０ビットのデ
ータを挿入し、汎用レジスタＲｍの上位１０ビットのデ
ータを汎用レジスタＲｍ＋１の下位１０ビットに移動さ
せ、以降の汎用レジスタに順次ずらせていく処理を行な
うものである。
【００３２】図７（１）において、汎用レジスタＲｎの
下位１０ビットのデータＡと汎用レジスタＲｍのデータ
をＲＭＬ命令を使用して１０ビット左にローテートする
と、図７（２）に示すように、汎用レジスタＲｎには、
汎用レジスタＲｍの上位１０ビットのデータＢが格納さ
れる。次に、汎用レジスタＲｎのデータＢと汎用レジス
タＲｍ＋１のデータとをＲＭＬ命令を使用して１０ビッ
ト左にローテートする。この時、汎用レジスタＲｎには
汎用レジスタＲｍ＋１の上位１０ビットのデータＣが格
納され、図７（３）のようになる。同様に、汎用レジス
タＲｎのデータＣと汎用レジスタＲｍ＋２のデータをＲ
ＭＬ命令を使用して１０ビット左にローテートし、図７
（４）に示すように、汎用レジスタＲｎに汎用レジスタ
Ｒｍ＋２の上位１０ビットのデータＤが格納される。最
後に、汎用レジスタＲｎと汎用レジスタＲｍ＋３のデー
タをＲＭＬ命令を使用して１０ビット左にローテート
し、図７（５）に示す最終状態となる。
下位１０ビットのデータＡと汎用レジスタＲｍのデータ
をＲＭＬ命令を使用して１０ビット左にローテートする
と、図７（２）に示すように、汎用レジスタＲｎには、
汎用レジスタＲｍの上位１０ビットのデータＢが格納さ
れる。次に、汎用レジスタＲｎのデータＢと汎用レジス
タＲｍ＋１のデータとをＲＭＬ命令を使用して１０ビッ
ト左にローテートする。この時、汎用レジスタＲｎには
汎用レジスタＲｍ＋１の上位１０ビットのデータＣが格
納され、図７（３）のようになる。同様に、汎用レジス
タＲｎのデータＣと汎用レジスタＲｍ＋２のデータをＲ
ＭＬ命令を使用して１０ビット左にローテートし、図７
（４）に示すように、汎用レジスタＲｎに汎用レジスタ
Ｒｍ＋２の上位１０ビットのデータＤが格納される。最
後に、汎用レジスタＲｎと汎用レジスタＲｍ＋３のデー
タをＲＭＬ命令を使用して１０ビット左にローテート
し、図７（５）に示す最終状態となる。
【００３３】また、第２の適用例と同様にＲＭＲ命令を
使用して、連続する汎用レジスタの桁移動動作を行なう
こともできる。
使用して、連続する汎用レジスタの桁移動動作を行なう
こともできる。
【００３４】以上説明したように、本実施例のデータ処
理装置では、第１及び第２のデータ格納手段１及び３の
の間の桁移動操作において、右ローテートの場合には第
２のデータ格納手段３の指定された桁移動数分の下位ビ
ットのデータが、左ローテートの場合には第２のデータ
格納手段３の指定された桁移動数分の上位ビットのデー
タが、それぞれ第１のデータ格納手段１の下位に格納さ
れ、これを次のローテート命令におけるシフトデータと
して使用できるため、連続するメモリ或いは汎用レジス
タのデータの桁移動動作を、同じ命令を繰り返すだけで
行なうことができる。例えば、ワードプロセッサ等の文
書処理において、字句の挿入操作等を行なう場合、アセ
ンブラ命令レベルでは上述した適用例のような操作を行
なうこととなるが、従来沢山の命令数及びサイクル数を
必要としていたものを、少ない命令数で高速に処理する
ことが可能となる。
理装置では、第１及び第２のデータ格納手段１及び３の
の間の桁移動操作において、右ローテートの場合には第
２のデータ格納手段３の指定された桁移動数分の下位ビ
ットのデータが、左ローテートの場合には第２のデータ
格納手段３の指定された桁移動数分の上位ビットのデー
タが、それぞれ第１のデータ格納手段１の下位に格納さ
れ、これを次のローテート命令におけるシフトデータと
して使用できるため、連続するメモリ或いは汎用レジス
タのデータの桁移動動作を、同じ命令を繰り返すだけで
行なうことができる。例えば、ワードプロセッサ等の文
書処理において、字句の挿入操作等を行なう場合、アセ
ンブラ命令レベルでは上述した適用例のような操作を行
なうこととなるが、従来沢山の命令数及びサイクル数を
必要としていたものを、少ない命令数で高速に処理する
ことが可能となる。
【００３５】尚、データサイズは任意に設定することが
可能であり、また桁移動のビット数はデータサイズ以下
のビット数であれば任意に指定できる。
可能であり、また桁移動のビット数はデータサイズ以下
のビット数であれば任意に指定できる。
【００３６】
【発明の効果】以上のように本発明によれば、命令語情
報で指定されたビット数ｋ及び方向に従って、第１のデ
ータ格納手段の下位ｋビットを上位群とし、第２のデー
タ格納手段のデータを下位群として、これらを連結した
データを指定方向にｋビット桁移動し、結果の上位ｋビ
ットを第１のデータ格納手段の下位ｋビットに、残りの
下位ビットを第２のデータ格納手段に格納する命令を命
令セットに用意したので、任意のビット単位で任意の方
向に桁移動することができ、連続するデータを任意のビ
ット数だけ桁移動する操作等を高速に処理しうるデータ
処理装置を提供することができる。
報で指定されたビット数ｋ及び方向に従って、第１のデ
ータ格納手段の下位ｋビットを上位群とし、第２のデー
タ格納手段のデータを下位群として、これらを連結した
データを指定方向にｋビット桁移動し、結果の上位ｋビ
ットを第１のデータ格納手段の下位ｋビットに、残りの
下位ビットを第２のデータ格納手段に格納する命令を命
令セットに用意したので、任意のビット単位で任意の方
向に桁移動することができ、連続するデータを任意のビ
ット数だけ桁移動する操作等を高速に処理しうるデータ
処理装置を提供することができる。
【図１】本発明の発明原理図である。
【図２】本発明の一実施例に係るデータ処理装置の構成
図である。
図である。
【図３】本発明の実施例における桁移動命令の仕様説明
図である。
図である。
【図４】本発明の実施例におけるＲＭＬ命令またはＲＭ
Ｒ命令の実行過程を説明する図である。
Ｒ命令の実行過程を説明する図である。
【図５】本発明の実施例の第１の適用例を説明する動作
説明図である。
説明図である。
【図６】本発明の実施例の第２の適用例を説明する動作
説明図である。
説明図である。
【図７】本発明の実施例の第３の適用例を説明する動作
説明図である。
説明図である。
【図８】従来のマイクロプロセッサ（Ｚ８０）における
桁移動命令の仕様説明図である。
桁移動命令の仕様説明図である。
１ 第１のデータ格納手段 ３ 第２のデータ格納手段 ５ 命令レジスタ（命令レジスタ群） ６ 命令デコーダ ７ 制御手段（制御部） ９ 演算手段（演算器） １０ マイクロプロセッサ（ＭＰＵ） １１ 汎用レジスタ群 １３ バスインタフェースユニット（ＢＩＵ） １５ 定数ＲＯＭ ２１ Ｘバス ２３ Ｙバス ２５ Ｚバス ２７ データバス ２９ アドレスバス ３０ メモリ ＤＲ データラッチ ＡＲ アドレスラッチ ＴＲ０，ＴＲ１ テンポラリレジスタ ＩＲ１〜ＩＲ４ 命令レジスタ ＢＰ バンクポインタ ＳＰ 各種スタックポインタ Ｒ０〜Ｒ１５ 汎用レジスタ ＳＲ１，ＳＲ２ シフトレジスタ
Claims (2)
- 【請求項１】 ｎビット（ｎは任意の正整数）幅の第１
のデータ格納手段と、ｍビット（ｍは任意の正整数）幅
の第２のデータ格納手段と、命令語を保持する命令レジ
スタと、前記命令レジスタの命令を解読して実行制御す
る制御手段と、命令を実行する演算手段とを有し、 前記制御手段は、所定の命令解読時に、命令語情報で指
定されたビット数ｋ（ｋは任意の正整数）及び方向に従
って、前記第１のデータ格納手段の下位ｋビットを上位
群とし、前記第２のデータ格納手段の全ビットを下位群
として、これら上位群及び下位群を連結したデータを前
記方向にｋビット桁移動し、結果の上位ｋビットを前記
第１のデータ格納手段の下位ｋビットに、結果の残りの
下位ビットを前記第２のデータ格納手段に格納すること
を特徴とするデータ処理装置。 - 【請求項２】 前記データ処理装置は、ワンチップ上に
実現されることを特徴とする請求項１に記載のデータ処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252370A JP3043861B2 (ja) | 1991-09-30 | 1991-09-30 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252370A JP3043861B2 (ja) | 1991-09-30 | 1991-09-30 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0588887A true JPH0588887A (ja) | 1993-04-09 |
| JP3043861B2 JP3043861B2 (ja) | 2000-05-22 |
Family
ID=17236363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3252370A Expired - Fee Related JP3043861B2 (ja) | 1991-09-30 | 1991-09-30 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3043861B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7260711B2 (en) | 2000-10-04 | 2007-08-21 | Arm Limited | Single instruction multiple data processing allowing the combination of portions of two data words with a single pack instruction |
| JP2011108265A (ja) * | 2002-08-09 | 2011-06-02 | Marvell World Trade Ltd | アライメントまたはブロードキャスト命令を含むマルチメディア・コプロセッサの制御メカニズム |
| JP2011138499A (ja) * | 2009-12-26 | 2011-07-14 | Intel Corp | キャリーフラグの読み出しを伴わずに実行を完了する回転命令 |
-
1991
- 1991-09-30 JP JP3252370A patent/JP3043861B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7260711B2 (en) | 2000-10-04 | 2007-08-21 | Arm Limited | Single instruction multiple data processing allowing the combination of portions of two data words with a single pack instruction |
| JP2011108265A (ja) * | 2002-08-09 | 2011-06-02 | Marvell World Trade Ltd | アライメントまたはブロードキャスト命令を含むマルチメディア・コプロセッサの制御メカニズム |
| JP2014225287A (ja) * | 2002-08-09 | 2014-12-04 | マーベル ワールド トレード リミテッド | アライメントまたはブロードキャスト命令を含むマルチメディア・コプロセッサの制御メカニズム |
| JP2011138499A (ja) * | 2009-12-26 | 2011-07-14 | Intel Corp | キャリーフラグの読み出しを伴わずに実行を完了する回転命令 |
| US9164762B2 (en) | 2009-12-26 | 2015-10-20 | Intel Corporation | Rotate instructions that complete execution without reading carry flag |
| US11106461B2 (en) | 2009-12-26 | 2021-08-31 | Intel Corporation | Rotate instructions that complete execution either without writing or reading flags |
| US11900108B2 (en) | 2009-12-26 | 2024-02-13 | Intel Corporation | Rotate instructions that complete execution either without writing or reading flags |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3043861B2 (ja) | 2000-05-22 |
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