JP3055558B2

JP3055558B2 - ｎビット演算装置

Info

Publication number: JP3055558B2
Application number: JP63047163A
Authority: JP
Inventors: 剛大矢
Original assignee: ジーイー横河メディカルシステム株式会社
Priority date: 1988-02-29
Filing date: 1988-02-29
Publication date: 2000-06-26
Anticipated expiration: 2015-06-26
Also published as: JPH01220026A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ｎビットデータ（例えば、32ビットデー
タ）を演算するｎビット演算部と、データを一時的に格
納し演算データの入出力を行なうレジスタと、これらの
各部の動作を制御する制御部とを備えるｎビット演算装
置に関する。

（従来の技術）ｎビット（ｎは正の整数であって、ここでは一例とし
て32ビットで説明する）のデータを演算する整数演算器
は従来第４図に示す構成であった。図において、１は入
力データを一旦蓄え要求に応じて論理演算回路（以下AL
Uという）２にデータを供給し、ALU2において演算され
たデータを繰り返し演算や次の演算のためのデータとす
るために再び格納するレジスタファイルである。ALU2は
32ビットのデータを演算する演算回路で、レジスタファ
イル１から入力されるデータと入力データを一旦蓄えて
直接ALU2へ出力する直接入力レジスタ３から入力される
データとを演算する。演算したデータは繰り返し演算等
のためにレジスタファイル１に戻される場合と、出力レ
ジスタ４に出力されて一旦蓄えられる場合とがある。出
力レジスタ４は外部からの出力制御信号により蓄えられ
たデータを出力データとして送り出す。５は演算命令と
システムクロックを外部CPUから受けて前記の各回路の
動作を制御する制御回路である。この演算回路におい
て、32ビットの入力データはレジスタファイル１に格納
され、演算命令に応じてALU2に出力される。ALU2は演算
命令による演算を行った後、制御回路５からの制御信号
により演算結果を出力レジスタ４に出力する。繰り返し
演算の場合はレジスタファイル１に格納し、再びALU2に
出力する。出力レジスタ４は外部回路の出力制御信号に
よりデータを外部回路へ送り出す。

（発明が解決しようとする課題）ところで、上記の従来の32ビット整数演算器におい
て、８ビットや16ビットのデータの高速処理を直ちに行
うのは困難である。例えばこの32ビット整数演算器で16
ビットデータの加算を行って桁上がりが生じたような場
合、桁上がりに対する処置がなされていないのでハード
ウエア又はソフトウエアにおいて何等かの処置を施さな
いと直ちには扱えない。又、正負の符号の取り扱いも新
たな法則を定めておく必要があり、高速演算処理の困難
さの一因となっている。更に、例えば８ビットのデータ
をメモリに格納する場合、32ビットの容量があるにも拘
らず、８ビット分しか使用しないため24ビット分の使用
しないビットができてメモリの使用効率が悪いという欠
点がある。

本発明は上記の問題点に鑑みてなされたもので、その
目的は、（32ビットの場合は８ビット,16ビットのよう
な）ビット数の少ないデータに対しても高速で演算処理
を行なうｎビット演算装置を実現することにある。

（課題を解決するための手段）前記の課題を解決する本発明は、外部からのデータ並
びにｎビット演算部及びデータ処理部からのデータを入
力し、ｎビット演算部及びデータ処理部へデータを出力
するレジスタと、ｎビットのデータを演算するｎビット
演算部と、データを合成、符号拡張又はローテートする
データ処理部と、ｎビット演算部が出力するデータの種
類を評価する出力データ評価部とを備えることを特徴と
するものである。

（作用）例えばレジスタに格納されているデータ構成が32ビッ
トより少ないビット数の整数の場合は、構成ビット数毎
にデータを切り出して符号を追加して32ビット構成のデ
ータとして演算を行い、演算後のデータの条件の評価を
してフラグ設定をする。外部記憶回路にデータを格納す
る場合には前記演算後の符号拡張されたデータを原構成
ビット数のデータに復元してそれを複数個合成し32ビッ
トデータとする。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明す
る。

第１図は本発明の一実施例のブロック図である。図に
おいて、第４図と同等の部分には同一の符号を付してい
る。図中、６は８ビット（バイト）データや16ビット
（ワード）データに対し32ビット演算を行うために32ビ
ット構成のデータとし、又、データ保存の際のメモリの
使用効率を高める等のためにデータの合成，分解，符号
拡張及びローテーションなどの処置を施すバイト・ワー
ド回路、７はALU2において演算した結果のデータの条件
について評価し、ビット対応のフラグをセットする出力
評価回路である。８は繰り返し演算を行う場合の繰り返
し回数を数えるループカウンタである。

上記のように構成された実施例の動作を説明する。演
算に関する命令を受けた制御回路５の制御命令によりレ
ジスタファイル１はデータを取り込んで格納する。演算
しようとするデータを読み出した時そのデータが32ビッ
トデータである場合、ALU2は32ビットの整数演算又は論
理演算を実行する。データが８ビットデータか16ビット
データである場合、レジスタファイル１はバイト・ワー
ド回路６にデータを送り込む。図中、レジスタファイル
１から出力されるデータバスのＲとＳは区別するために
付したもので、特別な差はない。

バイト・ワード回路６は入力された８ビットデータか
16ビットデータに対し、次のようなデータ処理を行う。

a.16ビットデータの合成と分解（ｉ）Ｓデータの下16ビットをＲデータの下16ビットに
合成する。

（ii）Ｓデータの下16ビットをＲデータの上16ビットに
合成する。

（iii）Ｓデータの下16ビットを符号拡張して32ビット
データとする。符号拡張の一例を第２図に示す。第２図
は説明の簡単化のため８ビットデータを符号拡張して16
ビットデータにする例を示している。（イ）図は８ビッ
トの最上位が符号ビットで“＋105"の８ビット２進表示
である。符号拡張処理は上の８ビットに正の符号ビット
の０を追加して16ビットとしたデータである。（ロ）図
は“−35"の８ビット２進表示において、上の８ビット
に負の符号の１を８個追加して16ビットとした整数であ
る。この例のようにして符号拡張をして32ビットのデー
タにする。

（iv）Ｓデータの上16ビットを符号拡張して32ビットデ
ータにする（第３図参照）。

b.8ビットデータの合成，分解 32ビットのデータ構成を８ビット毎に例えば次のよう
に名付けて説明する。

Ｒ（31〜24）,R（23〜16）,R（15〜８）,R（７〜０）（ｖ）Ｓデータの下８ビットをＲデータのＲ（７〜０）
に合成する。

（vi）Ｓデータの下８ビットをＲデータのＲ（15〜８）
に合成する。

（vii）Ｓデータの下８ビットをＲデータのＲ（23〜1
6）に合成する。

（viii）Ｓデータの下８ビットをＲデータのＲ（31〜2
4）に合成する。

（ix）ＳデータのＳ（７〜０）を符号拡張して32ビット
データにする。

（ｘ）ＳデータのＳ（15〜８）を符号拡張して32ビット
データにする。

（xi）ＳデータのＳ（23〜16）を符号拡張して32ビット
データにする。

（xii）ＳデータのＳ（31〜24）を符号拡張して32ビッ
トデータにする。

c.8ビット単位のローテーション（xiii）Ｓデータを左へ８ビットローテートシフトす
る。

（xiv）Ｓデータを左へ16ビットローテートシフトす
る。

（xv）Ｓデータを左へ24ビットローテートシフトする。

以上の15種類の命令を実行することができる。

出力評価回路７はALU2の出力バスのデータを次に記す
条件に付いて評価し、８ビット構成の各ビットに対応し
たフラグをセットしている。

（１）出力が全部０である。（第１ビットに１を表示）（２）出力が16ビットの２の補数表示のデータではない
（上16ビットと下16ビットの最上位のビット（MSB）が
全部０又は１ではい）。（第２ビットに１を表示）（３）出力が16ビットの２の補数データで正である（上
位17ビットが０である）。（第３ビットに１を表示）（４）出力が16ビットの２の補数データで負である。
（第４ビットに１を表示）（５）出力が８ビットの２の補数データではない。（第
５ビットに１を表示）（６）出力が８ビットの２の補数データで正である。
（第６ビットに１を表示）（７）出力が８ビットの２の補数データで負である。
（第７ビットに１を表示）（８）ループカウンタ８の値が０である。（第８ビット
に１を表示）次に16ビットのデータを例としてその演算について説
明する。16ビットデータが32ビットデータに合成されて
いるデータが入力されてレジスタファイル１に格納され
る。制御回路５に入力される演算命令による制御信号に
よって前記データはバイト・ワード回路６に入力され
る。バイト・ワード回路６においてレジスタファイル１
から入力されたデータは、制御命令によりＳデータの下
16ビットか上16ビットに分解されて、例えば上16ビット
が符号拡張によって32ビットデータにされる。このデー
タは第３図に示すようになる。符号拡張されたデータは
バイト・ワード回路６から出力されてレジスタファイル
１に格納され、制御命令によって32ビットデータとして
ALU2において演算される。演算結果は出力バスに出力さ
れ、繰り返し演算を行う場合はループカウンタ８により
カウントされてレジスタファイル１に戻され、ALU2にお
ける演算を継続される。演算が終了した場合、出力評価
回路７はデータを評価してそのデータについての条件フ
ラグを制御回路５に設定する。

演算の終ったデータを外部メモリに格納する場合、デ
ータはレジスタファイル１に戻され、バイト・ワード回
路６に送られる。制御回路５は前記の条件フラグに基づ
いてデータの処理方法を判断し、バイト・ワード回路６
に制御信号を送る。バイト・ワード６はデータ２個に対
しデータ処理（ｉ）と（ii）を実行して32ビットデータ
に合成し、出力レジスタ４に出力する。出力レジスタ４
は外部回路の出力制御信号により格納したデータを外部
に出力する。

８ビット入力データの場合も同様な動作をして演算を
行い、８ビットデータ４個を合成したデータを出力して
メモリに格納する。16ビットデータの場合や８ビットデ
ータの場合も合成する必要がなければ合成しないで出力
するのは当然である。

入力データが例えば32ビット構成のデータ中に８ビッ
トデータ,16ビットデータ,8ビットデータと混在してい
た場合、前記15個のデータ処理では16ビットのデータが
取り出せないので、データ処理（xiii）〜（xv）を用い
て左へローテートシフトして取り出し得るようにする。
Ｓ（７−０）のデータを保持しながら16ビットのデータ
を下16ビットに入れたい場合にはＳ（７−０）を８ビッ
ト若しくは24ビットローテートシフトするとよい。レジ
スタファイル１への入力データが32ビットの場合はALU2
において演算する通常の動作を行うのみである。

出力評価回路７の評価によりALU2の出力データの性質
が分り、そのフラグによりデータを合成して圧縮する必
要があるかどうかの判断をホストCPUにさせることがで
きる。又、出力が０であるという評価はブランチ設定等
に役立てることができる。

制御命令による入力データの取り込みや、演算したい
データをレジスタファイル１から読み出すことや、その
データの演算指定，出力評価，ループカウンタ制御等の
動作は１システムクロック内で同時に制御される。従っ
て、読み出し書き込みの遅い外部メモリに対しては時間
遅れなく対応できる。

バイト・ワード回路６が行う８ビット,16ビットデー
タの32ビットデータへの変換や８ビットデータ,16ビッ
トデータの合成はそれぞれ１命令で行うことができる。

以上本実施例によれば、８ビット,16ビットデータの
扱いが高速に実行できるようになった。又、データの圧
縮を行うことができるようになり、メモリの使用効率を
上げることができるようになった。更に、出力評価回路
を用いて条件フラグを設定することによりデータの圧縮
を行うための指針として便利に使用できると共に、条件
フラグにより多枝選択をすることができるようになり、
データ圧縮を行うための選択が容易になって高速にデー
タ圧縮ができるようになった。

尚、本発明は上記実施例に限定されるものではない。
実施例ではループカウンタを用いていたが、なくても差
し支えない。又、８ビットや16ビットの正の整数（０を
含む）データのみを扱うようにしてもよく、又、正負の
整数データを扱う場合と正の整数データのみを扱う場合
とを切り替えて使用するようにしてもよい。又、扱う数
も８ビットと16ビットで説明したが４ビットの整数を扱
うようにすることもできる。

（発明の効果）以上詳細に説明したように本発明によれば、ｎビット
演算装置によってn/4ビットやn/2ビット等のビット数の
少ないデータを高速に処理することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は符号
拡張の説明図で、（イ）図は正の数、（ロ）図は負の数
の場合を示す。第３図は上16ビットのデータを符号拡張
する場合の説明図、第４図は従来の32ビット整数演算器
の図である。１……レジスタファイル、２……ALU ３……直接入力レジスタ、４……出力レジスタ５……制御回路６……バイト・ワード回路、７……出力評価回路

Claims

(57)【特許請求の範囲】

【請求項１】入力されたデータを格納するレジスタであ
って、該データを選択的に出力するレジスタと、前記レジスタからデータを受け取り、該データに対して
ｎビットの演算を行い、その演算結果を出力するｎビッ
ト演算部と、前記レジスタからデータを受け取り、該データに対して
合成、分解、符号拡張又はローテートの処理を行い、そ
の処理結果を出力するデータ処理部と、前記ｎビット演算部又は前記データ処理部からのデータ
及び後記ループカウンタの値を受け取り、該データの性
質及び後記ループカウンタの値に応じて条件フラグを出
力する出力データ評価部と、前記ｎビット演算部、前記データ処理部及び前記出力デ
ータ評価部と前記レジスタとの間に接続されており、前
記ｎビット演算部又は前記データ処理部から前記レジス
タへのデータの流れの繰り返し演算を行う場合にその繰
り返し回数を数えるループカウンタと、前記出力データ評価部から出力された条件フラグの内容
に応じて前記ｎビット演算部及び前記データ処理部にお
けるデータの処理方法を選択し、該選択された処理方法
に応じて前記レジスタ、前記ｎビット演算部、前記デー
タ処理部、前記出力データ評価部及び後記出力レジスタ
を制御する制御部と、前記ｎビット演算部又は前記データ処理部からのデータ
を格納し外部に出力する出力レジスタとを備えているこ
とを特徴とするｎビット演算装置。