JP2654062B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、情報処理装置において、専用の乗数算器を
用いず、汎用演算器で加算、減算を繰り返すことによっ
て乗算を行う演算回路に関する。

（従来の技術） ここでは16ビット乗算を例にとって説明する。以下
で、１ワードは16ビットを表わすものとする。

第８図に符号なし16ビット乗算を実施するための標準
的な演算回路の一例を示す。この回路は、16ビットの被
乗数、乗数を格納するための16ビットレジスタ801、レ
ジスタ802、最終的に32ビットになる部分積を格納する
ための32ビットレジスタ803、16ビットの加算を行うALU
804、レジスタ802の最下位ビットを見てALU804を制御す
る制御回路805から構成される。レジスタ802は右へ１ビ
ットシフトする機能を持つ。

第９図に２進数の乗算の原理を、４ビットの場合を例
にして示す。この図に示されるように、２進数乗算は基
本的には10進数の乗算と同様のことを行えばよい。すな
わち乗数の各ビットについて、そのビットが“1"なら
ば、被乗数をそのビット位置まで桁移動して部分積に加
算する。そのビットが“0"ならば、０を加算する。

16ビット符号なし２進数乗算を、第８図の演算回路で
実行する手順をPAD図で表したものを第10図に示す。

まず、被乗数を被乗数レジスタ801に、乗数を乗数
レジスタ802に、０を部分積を格納するためのレジスタ8
03にそれぞれ格納する。

乗数を格納しているレジスタ802の最下位ビットが
“1"ならば、レジスタ803（部分積）の上位ワードとレ
ジスタ801（被乗数）を加算する。レジスタ802の最下位
ビットが“0"ならば、レジスタ803の上位ワードをその
まま通過させる。ALUでデータをそのまま通過させるこ
とは、第９図において０を加算することと等価である。

ALUの出力をレジスタ803の上位ワードに書き戻した
後、レジスタ803を右に１ビットシフトさせる。最上位
ビットのビット31にはALUのCARRY出力を入力する。実際
ハードウェアでは、レジスタ803の出力のビット１〜ビ
ット15をレジスタ803の入力のビット０〜ビット14に、A
LUからの出力をレジスタ803の入力のビット15〜ビット3
0に、ALUのCARRY出力をレジスタ803の入力のビット31に
それぞれ接続する経路を設けることで、上記のシフト操
作を実現している。レジスタ803、すなわち部分積を右
シフトすることは、第８図の筆算で被乗数を加算すると
きに、被乗数を左にずらして加算することと等価であ
る。

レジスタ802の乗数を１ビット右へシフトして、次
のサイクルに備える。

尚、ここで１サイクルとはALUにデータを入力し、最
終的にALUから演算結果が出力されるまでをいう。

以上〜を乗数のビット数回、すなわち16回繰り返
せば、32ビット長の積がレジスタ803に求まる。

さて、現在普及しているマイクロプロセッサには、ア
ドレス計算などを高速に行うために、内部レジスタ、AL
Uに32ビットのものを用いているものが多い。この場
合、16ビット同士の数の乗算を行うための演算回路の一
例を第11図に示す。被乗数は32ビットレジスタ1101の上
位ワード側に格納しておき、下位ワード側には０を補
う。乗数は32ビットレジスタ1102の下位ワード側に格納
する。実行手順は、第８図の回路での手順とほぼ同じで
ある。32ビット部分積レジスタ1103のシフトは、ALUか
らのデータ線を１ビット右にシフトさせ、左からALUのC
ARRY出力を入れることで行われる。ALUの上位ワードで
は、部分積の上位ワードと被乗数とで演算が行われ、AL
Uの下位ワードでは、部分積下位ワードと０とで演算が
行われる。この場合も演算サイクル数は16回であり、32
ビットALUを用いても演算サイクル数は減少しない。

（発明が解決しようとする課題） 32ビットのALU、汎用レジスタを持つマイクロプロセ
ッサで、被乗数16ビット、乗数16ビット、積32ビットの
乗算を実行する場合に、部分積の上位16ビットと被乗数
との加算はALUの上位16ビットで行われ、下位16ビット
は部分積下位16ビットと０との加算が行われる。すなわ
ち、ALUの下位16ビットは部分積の下位16ビットを常に
通過させているのと等価であり、ALU本来の機能を果た
していないといえる。しかし一方で、乗算には多くの演
算量が必要であるため、ALU上位16ビットは16回も使用
され多くの時間がかかっている。したがって、ALUの下
位16ビットを有効に利用できる手段があれば、乗算に要
する時間を短縮できる。

〔発明の構成〕

（課題を解決するための手段） 16ビット×16ビットの乗算を行い32ビットの積を求め
る場合、演算中に行われる部分積と被乗数との加算に
は、16ビットのALUがあれば十分である。したがって32
ビットALUを用いる場合には、上位16ビットと下位16ビ
ットとに分割し、上位側のALUからの出力を下位側のALU
に入力できるデータ転送経路を設け、それぞれのALUで
並列に演算を実行できるようにALUの制御系を独立にす
れば、２サイクル分の演算を１サイクルで行うことが可
能である。したがってこのようにALUを２つに分割した
場合の演算サイクル数は、分割しない場合の約1/2に短
縮できる。

（作用） 前項で述べたように、ALUを上位ワードと下位ワード
で分割し、上位側ALUの出力を下位側ALUに入力するため
のデータ転送経路を設け、２つの演算器の制御系を独立
させて並列に演算を行うことによって、１サイクル中に
２回の加算が可能である。したがって、演算サイクル数
は約1/2に短縮できる。

（実施例） 以下に本発明の実施例を図面に従って説明する。

第１図に、本発明を用いて16ビット符号なし乗算を行
うための演算回路のブロック図を示す。この回路は、16
ビットの被乗数を格納するための32ビットレジスタ10
1、16ビット乗数を格納するための16ビットレジスタ10
2、部分積を格納するたゆの32ビットレジスタ103、一般
演算の演算結果を格納するためのレジスタ104、16ビッ
トALU105、16ビットALU106からなる。

また、一般演算と乗算とでデータの流れを変えるため
に、レジスタ103への入力を選択するセレクタ107、ALU
へのデータ入力を選択するセレクタ108、セレクタ109、
一般演算と乗算とで、ALUへの演算命令を切り替えるセ
レクタ112、セレクタ113、一般演算と乗算とで、ALU105
のCARRY入力を切り替えるセレクタ114、ALU106のCARRY
入力を切り替えるセレクタ115が設けられている。

さらに、乗算時に２つのALUを独立に制御するため
に、レジスタ102の下位２ビットをデコードして、２つ
のALUにそれぞれ演算命令を送る制御回路110、制御回路
111が設けられている。

まず、一般演算の場合は、セレクタによって第２図の
ようにデータ転送経路が切り替えられる。ALU105とALU1
06は制御系が別になっているが、セレクタによってμRO
Mから両ALUに同一の演算命令が入る。また、ALU106から
のCARRY出力がALU105のCARRY入力に接続される。これに
よって、ALU105、ALU106が連結されて32ビットALUとし
て使用できる。

第３図に乗算実行時のデータ転送経路を示す。この場
合のハードウェアの特徴を以下に示す。

（１） ２つの独立した制御回路によって、ALU105とAL
U106が並列に演算を行う。

（２） ALU105の出力を、ALU106に入力する経路が設け
られている。このデータ線は、ALU105の出力のビット１
〜ビット15をALU106の入力のビット０〜ビット14に接続
し、ALU105のCARRY出力をALU106の入力のビット15に接
続する。すなわち、ALU105の出力は、１ビット右シフト
されてALU106に入力される。シフトによってあふれたビ
ット、すなわちALU105の出力のビット０は、部分積レジ
スタ103のビット14に書き込まれる。

（３） ALU106の出力を、レジスタ103の上位ワードに
書き込む経路が設けられている。このデータ線も、デー
タが１ビット右シフトされるように接続される。すなわ
ち、ALU106の出力のビット０〜ビット15がレジスタ103
のビット15〜ビット30に、ALU106のCARRY出力がレジス
タ103のビット31にそれぞれ接続される。

（４） レジスタ103の出力のビット２〜ビット15が、
レジスタ103の入力のビット０〜ビット13に書き込まれ
るようにデータ線が設けられている。すなわち、レジス
タ103の下位ワードは１サイクルで２ビット右にシフト
されることになる。ビット14、ビット15には、上で述べ
たように、ALU105の出力のビット０、ALU106の出力のビ
ット０がそれぞれ書き込まれる。

（５） 乗数のレジスタ102は、右へ２ビットシフトす
る機能を持つ。

第１図における乗算の実行手順を以下に述べる。

16ビット被乗数の下位に０を補い、32ビットにして
レジスタ101に格納する。すなわち被乗数は、レジスタ1
01の上位ワードに格納される。

乗数をレジスタ102に格納する。

レジスタ103の上位、下位ワードとも０を設定す
る。

乗数を格納しているレジスタ102の最下位ビットを
デコードする。“1"ならば部分積上位ワードと被乗数と
の加算をALU105で行う。“0"ならば部分積上位ワードを
そのまま通過させる。この時点でALU105から第１段の部
分積が出力される。

ALU105からの第１段の部分積が、右に１ビットシフ
トされた状態でALU106に入力される。

乗数レジスタ102の下位から２ビット目をデコード
する。“1"ならばALU105からの第１段の部分積と被乗数
との加算をALU106で行う。“0"ならば第１段の部分積を
そのまま通過させる。この時点でALU106からは第２段の
部分積が出力される。

ALU106からの第２段の部分積が、右に１ビットシフ
トされた状態で部分積レジスタ103の上位ワードに書き
込まれる。レジスタ103の下位ワードは２ビット右にシ
フトされる。

乗数レジスタ102を右に２ビットシフトする。

以上〜を乗数のビット数の1/2回、すなわち８回
繰り返す。

即ち、本実施例においてはにおいて乗数の最下位ビ
ットと被乗数の演算を行い、において乗数の最下位か
ら２ビット目と被乗数の演算を行っており、ALUにデー
タが入力されて最終的にALUから演算結果が出力される
１サイクルの間に２回の演算を実行している。

従来の方法では、16ビット乗算を実行するのに16サイ
クルかかっていたが、本発明の回路を使用することによ
って、８サイクルで済み、演算サイクル数が1/2に短縮
される。

さて、もう１つの実施例として、16ビット符号付き乗
算でboothのアルゴリズムを用い、１演算で２ビットデ
コードする場合の乗算回路のブロック図を第４図に示
す。このアルゴリズムは、第６図に示すように、デコー
ドされる２ビットとその上の１ビットとあわせて３ビッ
トでALUでの演算種類が決定される。また最初のデコー
ドは、乗数の最下位ビットの下に、さらにもう１ビット
“0"を追加してスタートする。デコードされるビット列
と、そのとき行われるALUでの演算との対応は第７図の
ようになる。第７図に示すように、部分積に被乗数の２
倍数を加算、あるいは減算する場合があるので、２倍数
を作るためにシフトしたときにオーバーフローによって
情報を失わないためには、ALUのビット幅としては17ビ
ット必要になる。したがってあらかじめ34ビットALUを
用意しておき、２つに分割した場合に、１つのALUが17
ビットになるようにすれば、本発明でも２ビットデコー
ドによる乗算アルゴリズムの採用が可能である。

第４図に示す乗算回路の特徴を、第１図の回路と比較
して以下に述べる。

（１） ALUでの演算が、加算と減算と通過の３通りに
拡張される。

（２） ALUには、被乗数の２倍数が入力されることが
ある。この２倍数は、ALUに入力されるときに、信号線
を左に１ビットずらすことによって作られる。信号線を
ずらすかずらさないかはセレクタによって選択される。
セレクタの詳細図を第５図に示す。

（３） 上位ALU404の出力は、２ビット右シフトされる
形で下位側ALU405に入力される。

（４） 乗数レジスタは、１サイクルに４ビット右シフ
トされる。

（５） ALUは17ビット入力になるので、部分積は第４
図の符号拡張ユニット408、409で17ビットに符号拡張さ
れる。被乗数は、セレクタ406、407で符号拡張されるか
あるいは２倍されて17ビットになる。

（６） CARRY出力は、それぞれのALUのビット16からの
CARRYが使用される。

一般演算の場合、ALUの17ビット目は使用されない。
また一般演算の場合のCARRY出力は、下位側ALUのビット
15からのCARRYを上位側ALUのCARRY入力に入力し、上位
側ALUではビット15からのCARRYをCARRY出力とする。

〔発明の効果〕

以上で述べたように、演算データのビット幅の２倍の
ビット幅を持つ演算回路で乗算を行う場合に、一般の方
法では、ALUの1/2のビットしか活用されないなどの無駄
が存在した。そこで本発明では、ALUを２つに分割し、
一方のALUの出力を他方のALUに入力するデータ転送経路
を設け、それぞれのALUの制御系を独立にして並列に動
作させる方法を示した。これによって限られた資源を有
効に活用することができる。また１サイクルで２演算を
実行することができ、演算サイクル数を1/2に短縮する
ことができる。

【図面の簡単な説明】

第１図は本発明の回路構成を示すブロック図、第２図は
第１図において一般演算を行うときのデータ転送経路を
示した図、第３図は第１図において乗算を行うときのデ
ータ転送経路を示した図、第４図は本発明を用いて２次
のboothの乗算アルゴリズムで16ビット符号付き乗算を
行う場合の乗算回路の構成を示すブロック図、第５図は
第４図におけるセレクタの詳細図、第６図は第４図の回
路で乗算を行う場合の乗数のビットデコード順を示す
図、第７図は第４図の回路で乗算を行う場合の、乗数の
デコードされるビットパターンと、そのとき行われるAL
Uでの演算との対応を示す図、第８図は従来の16ビット
乗算回路の構成を示すブロック図、第９図は２進数乗算
の基本原理を示す図、第10図は第８図の乗算回路におけ
る乗算の実行手順を示すPAD図、第11図は32ビットレジ
スタ、ALUを持つ演算回路で、16ビット乗算を行うため
の従来の回路構成を示すブロック図である。 101……被乗数を格納するための32ビットレジスタ、 102……乗数を格納するための16ビットレジスタ、 103……部分積を格納するための32ビットレジスタ、 104……一般演算の場合の演算結果を格納するためのレ
ジスタ、 105……16ビットALU（上位ワード演算用）、 106……16ビットALU（下位ワード演算用）、 107……レジスタ103への入力を選択するセレクタ、 108……ALUへのデータ入力を選択するセレクタ、 109……ALUへのデータ入力を選択するセレクタ、 110……レジスタ102の最下位ビットをデコードして、AL
U105に演算命令を送る制御回路、 111……レジスタ102の下位から２ビット目をデコードし
て、ALU106へ演算命令を送る制御回路、 112……一般演算と乗算とで、ALU105への演算命令を切
り替えるセレクタ、 113……一般演算と乗算とで、ALU106への演算命令を切
り替えるセレクタ、 114……一般演算と乗算とで、ALU105のCARRY入力を切り
替えるセレクタ、 115……ALU106のCARRY入力を切り替えるセレクタであ
る。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】被乗数ｍビット、乗数ｎビットで、ｍ＋ｎ
   ビットの積を求める乗算を実行する演算回路において、
   被乗数を格納する少なくともｍビットの第１のレジスタ
   と、乗数を格納し、右にシフトさせる手段を有する少な
   くともｎビットの第２のレジスタと、乗算の途中結果を
   格納し、右にシフトさせる手段を有する少なくともｍ＋
   ｎビットの第３のレジスタと、少なくとも加算、データ
   の通過の２つの機能を有した2mビット幅の演算器と、該
   演算器を第１と第２の２つのｍビット演算器に分割し、
   第１の演算器の出力を第２の演算器に入力する手段と、
   該第１の演算器と第２の演算器をそれぞれ独立に制御す
   る手段と、前記第１のレジスタから該第１、第２の演算
   器へデータを入力する手段と、前記第３のレジスタから
   該第１の演算器へデータを入力する手段と、該第２の演
   算器の出力を、前記第３のレジスタへ書き込む手段を具
   備し、乗算を実行する場合は、前記2mビットの演算器を
   第１と第２の２つのｍビットの演算器に分割し、第１の
   演算器の出力を第２の演算器の入力に接続し、データが
   第１の演算器に入力され第２の演算器から出力されるま
   での１サイクル中に乗数の複数ビットデータの演算を行
   うことができることを特徴とする情報処理装置。
2. 【請求項２】一度に乗数の複数ビットをデコードした場
   合に、前記第１と第２の演算器のビット幅がそれぞれｍ
   ＋α（ただしα≧０）必要となる場合に備え、少なくと
   も２（ｍ＋α）ビットの演算器を具備し、該演算器の第
   １と第２の２つの演算器に分割したときに、各々の演算
   器が少なくとも（ｍ＋α）のビット幅を持つことを特徴
   とする請求項１記載の情報処理装置。