JPS60108932A - 十進演算処理装置 - Google Patents
十進演算処理装置Info
- Publication number
- JPS60108932A JPS60108932A JP58216101A JP21610183A JPS60108932A JP S60108932 A JPS60108932 A JP S60108932A JP 58216101 A JP58216101 A JP 58216101A JP 21610183 A JP21610183 A JP 21610183A JP S60108932 A JPS60108932 A JP S60108932A
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- digit
- latching
- decimal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、十進数データの演算を行なうデータ処理装＠
に関する。
に関する。
十進データの加減算及び乗算を行なう従来例を第１図に
示す。本例は、加減算部と乗算部より構成され、四桁の
演算を行なう。
示す。本例は、加減算部と乗算部より構成され、四桁の
演算を行なう。
加減算部に、演算データを゛格納する二つの１６ビント
Ｖジスタ２４，２５と、四桁分の加減算を行な−う十進
演算器１１と、演算結果を格納子る１６ビツトレジスタ
２８とから構成される。土水演算では桁上げ先見器がな
いので、下位桁から上位桁への桁上げは、各演算器を伝
輻しなくてはならない。演算器の遅延時間音Δとすれば
、６桁の演算を行なうためには、ｎ個の演算器とｎΔの
演アが増加し、かつ、演算時間が増加す・る。
Ｖジスタ２４，２５と、四桁分の加減算を行な−う十進
演算器１１と、演算結果を格納子る１６ビツトレジスタ
２８とから構成される。土水演算では桁上げ先見器がな
いので、下位桁から上位桁への桁上げは、各演算器を伝
輻しなくてはならない。演算器の遅延時間音Δとすれば
、６桁の演算を行なうためには、ｎ個の演算器とｎΔの
演アが増加し、かつ、演算時間が増加す・る。
乗算部ハ、１５ｉ′に、データを格納する二つの１６ビ
ツトＶジスタ２６，２７と十進データを二進数に変換す
る手段９０１，９０２と、１４ピントの乗算を行ないう
る乗算器１５０と部分積の加算を行ないつる２８ピント
幅のＶラスタ３１３，３１４と加算器１２０と、二進数
を十進数に変換する手段９０３より構成される。
ツトＶジスタ２６，２７と十進データを二進数に変換す
る手段９０１，９０２と、１４ピントの乗算を行ないう
る乗算器１５０と部分積の加算を行ないつる２８ピント
幅のＶラスタ３１３，３１４と加算器１２０と、二進数
を十進数に変換する手段９０３より構成される。
この従来例では、四桁の演算を行なうにも巨大なハード
ウェアを散じ、そｔ″Ｌ′ｆ！：動作させるための制御
が複雑となる。また、桁数が増加するに従って、ハード
ウェア童、演算時間がこれに比例して増加する。
ウェアを散じ、そｔ″Ｌ′ｆ！：動作させるための制御
が複雑となる。また、桁数が増加するに従って、ハード
ウェア童、演算時間がこれに比例して増加する。
本発明の目的は簡単、かつ、最小のハードウェアにより
、任意の桁数の十進データの演算装＃全提供するにある
。
、任意の桁数の十進データの演算装＃全提供するにある
。
本発明の要点を第２図に示す。十進データの一桁に相当
するＢＣＤコードの四ビットで表現された演算数全ラン
チするレジスタ３２と、被演算敷金ランチするＶラスタ
３３と、初期設定値と下位桁からの桁上がり全選択する
七Ｖクタ４とその出力全ランチするＶラスタ３１金持ち
、この三つのレジスタの出力より構成されるピント列を
アドレスとしてＲＯＭ１の内容全続出す。
するＢＣＤコードの四ビットで表現された演算数全ラン
チするレジスタ３２と、被演算敷金ランチするＶラスタ
３３と、初期設定値と下位桁からの桁上がり全選択する
七Ｖクタ４とその出力全ランチするＶラスタ３１金持ち
、この三つのレジスタの出力より構成されるピント列を
アドレスとしてＲＯＭ１の内容全続出す。
十進数データを下位より一桁ずつ演算し、順次確定した
演算結果を得る。
演算結果を得る。
ＲＯＭの内容を表１に示す。
表１
演算を開始する時にのみセＶクタ４は、初鄭般宏値全選
択する。初期設定値が７０の場合は、以下、継続的に乗
算が行なわれる。初期設定値が／Ａの場合は、加算が、
／Ｃの場合は、減算が、そ九それ行なわれる。
択する。初期設定値が７０の場合は、以下、継続的に乗
算が行なわれる。初期設定値が／Ａの場合は、加算が、
／Ｃの場合は、減算が、そ九それ行なわれる。
本発明により、最小限のノ・−ドウエアで任意桁数の十
進演算を行なうことができる。
進演算を行なうことができる。
本発明の構成を第３図に示す。十進数データの ・−桁
に相当する四ビットのＢＣＤコードにより表現された演
算数全ランチするレジスタ３２と被演算数？ランチする
Ｖラスタ３３と桁上げ数、あるいは、初期値をランチす
るＶラスタ３１の出力によって構成されるビット列がＲ
ＯＭＩのアドレス入力に接続されている。ＲＯＭＩは表
１に示１れるような内容があらかじめ格納されており、
入力に応じて５１算結果の四ピントと桁上げ数の四ピン
ト全出力する。このため、）ＬＯＭＩのアドレスは１０
５３であり、桁上げ出力は１、演算出力は５となる。シ
フトレジスタ２３０には５が入力され、七Ｖクタ４の切
替によりＶラスタ３１には１が入力される。次にシフト
レジスタ２２０はシフ゛トして２全出力し、それはレジ
スタ３３にランチされる。この時のアトＶスは／１２３
となり、桁上げ出力は０、演算出力は７となる。この結
果、シフトレジスタ２３のセル２３０には７が、セル２
３１には５がそれぞれ格納されており、ディスプレイ装
置７に転送することにより、演算結果７５を得ることが
できる。
に相当する四ビットのＢＣＤコードにより表現された演
算数全ランチするレジスタ３２と被演算数？ランチする
Ｖラスタ３３と桁上げ数、あるいは、初期値をランチす
るＶラスタ３１の出力によって構成されるビット列がＲ
ＯＭＩのアドレス入力に接続されている。ＲＯＭＩは表
１に示１れるような内容があらかじめ格納されており、
入力に応じて５１算結果の四ピントと桁上げ数の四ピン
ト全出力する。このため、）ＬＯＭＩのアドレスは１０
５３であり、桁上げ出力は１、演算出力は５となる。シ
フトレジスタ２３０には５が入力され、七Ｖクタ４の切
替によりＶラスタ３１には１が入力される。次にシフト
レジスタ２２０はシフ゛トして２全出力し、それはレジ
スタ３３にランチされる。この時のアトＶスは／１２３
となり、桁上げ出力は０、演算出力は７となる。この結
果、シフトレジスタ２３のセル２３０には７が、セル２
３１には５がそれぞれ格納されており、ディスプレイ装
置７に転送することにより、演算結果７５を得ることが
できる。
加算の場合、初期値゛Ｃとして／Ａが選択される。
この時の桁上は出力をよ、桁上けのない時が／Ａ。
ある時がＢとなる。
減算の場合、初期値Ｃとして／Ｃが選択される。
桁上げ出力は、ボローがない時が／Ｃ，ある時が／Ｄと
なる。
なる。
加算の場合、減算の場合、両方とも演算結果の格納は乗
算と同様に行なわれる。
算と同様に行なわれる。
セレクタ４は、ＲＯＭ１の桁上げ出力と初期設定値Ｃの
と、ちらかを選択する。シフトレジスタ２１と２２は、
各々演算数Ａおよび被演算数Ｂを上位桁より格納し、シ
フトレジスタ２３は演算結果のＲＯＭ出力を下位桁より
格納する。
と、ちらかを選択する。シフトレジスタ２１と２２は、
各々演算数Ａおよび被演算数Ｂを上位桁より格納し、シ
フトレジスタ２３は演算結果のＲＯＭ出力を下位桁より
格納する。
各シフトレジスタ２１〜２３およびセレクタ４に接続さ
れているデータ線Ａ、Ｈ，Ｃ，Ｄはすべて四ビット幅で
あり、共通のデータバス５に接続している。データバス
５は、キーボード６、ディスプレイ装置７、メモリ８に
接続されている。
れているデータ線Ａ、Ｈ，Ｃ，Ｄはすべて四ビット幅で
あり、共通のデータバス５に接続している。データバス
５は、キーボード６、ディスプレイ装置７、メモリ８に
接続されている。
演算処理について次に述べる。乗算ばｎ桁×４−桁の演
算をひとつの単位として行なう。ｎ桁×ｎ桁の乗算は、
ｎ桁×１桁の乗算によって得られる部分積をメモリ８に
蓄え、それ全加算することによって行なう。
算をひとつの単位として行なう。ｎ桁×ｎ桁の乗算は、
ｎ桁×１桁の乗算によって得られる部分積をメモリ８に
蓄え、それ全加算することによって行なう。
本発明によれば、任意桁数の十進数データの演ｘｅデー
ｐバスや７ジスタのピント幅を増加させることなしＶＣ
最小の・・−ドウエアｌで笑現することができる。
ｐバスや７ジスタのピント幅を増加させることなしＶＣ
最小の・・−ドウエアｌで笑現することができる。
第１図、第２図は従来の構成図、第３図は本発明の一笑
施例の構成図でるる。
施例の構成図でるる。
Claims (1)
- 【特許請求の範囲】 １、四ビットを一桁とする十進データを一桁ずつ演算す
る演算装置に於いて、 一つの演算器で加算、減算、乗算全全て行なうことので
きる機構を、加算、減算、乗算の種別全最初に指定する
為の初期値設定データと下位桁からの桁上げデータを選
択する選択器と、この選択器出力をランチする第１のレ
ジスタと、演算データをラッチする第２のレジスタと、
被演算データ金ラッチする第３レジスタ、前記第１．第
２．第３のレジスタの出力をアドレスとする読出専用メ
モリより構成され、この読出専用メモリに十進数−桁分
の桁上り数も含めた加算、減算、乗算の結果金子め誉込
んでおくことにエリ、最下位桁の演算データ會前記第２
のレジスタ、最下位桁の被演算データを前記第３のレジ
スタに、演算種別會前記選択器會介して前記第１のレジ
スタにまず設定データを格納して、６桁の十進テニタの
加算、減算、乗算を下位桁から順に出力する手段を設け
たことを特徴とする十進演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216101A JPS60108932A (ja) | 1983-11-18 | 1983-11-18 | 十進演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216101A JPS60108932A (ja) | 1983-11-18 | 1983-11-18 | 十進演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60108932A true JPS60108932A (ja) | 1985-06-14 |
Family
ID=16683258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216101A Pending JPS60108932A (ja) | 1983-11-18 | 1983-11-18 | 十進演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60108932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120133A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | １０進乗算器 |
| JPH04348422A (ja) * | 1990-07-13 | 1992-12-03 | Aisuke Katayama | 分割積型乗算装置 |
-
1983
- 1983-11-18 JP JP58216101A patent/JPS60108932A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120133A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | １０進乗算器 |
| JPH04348422A (ja) * | 1990-07-13 | 1992-12-03 | Aisuke Katayama | 分割積型乗算装置 |
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