JPS58119047A - １０進乗算又は除算装置 - Google Patents
１０進乗算又は除算装置Info
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- JPS58119047A JPS58119047A JP184482A JP184482A JPS58119047A JP S58119047 A JPS58119047 A JP S58119047A JP 184482 A JP184482 A JP 184482A JP 184482 A JP184482 A JP 184482A JP S58119047 A JPS58119047 A JP S58119047A
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- 239000013067 intermediate product Substances 0.000 claims description 8
- 238000007792 addition Methods 0.000 description 10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶対値と符号により表現される１０進数の乗
除算装置に係る。
除算装置に係る。
従来の１０進乗算は、乗数の１桁（デジット）に対応す
る回数だけ被乗数を加算し、１１−に桁シフトをするこ
とにより積を求める方法で行なわれるのが一般的である
。この方法では、乗数の桁がｎ（＝０．−・・・・・、
９）とすれば、１桁当り１回の加算が必要であり、平均
４．５回／桁の加算が必要である。
る回数だけ被乗数を加算し、１１−に桁シフトをするこ
とにより積を求める方法で行なわれるのが一般的である
。この方法では、乗数の桁がｎ（＝０．−・・・・・、
９）とすれば、１桁当り１回の加算が必要であり、平均
４．５回／桁の加算が必要である。
一方、従来の１０進除算は、被除数から除数を桁シフト
しながら減算することによって行っている。この方式で
は、商１桁が”（”Ｌ・・・・・・、９）になることを
知るためにｎ＋１回の減算が必要であり平均５．５回／
桁の減算が必要である。
しながら減算することによって行っている。この方式で
は、商１桁が”（”Ｌ・・・・・・、９）になることを
知るためにｎ＋１回の減算が必要であり平均５．５回／
桁の減算が必要である。
したがって、乗除算においては、加減算回数が乗除算速
度に大きな影響を与えていた。
度に大きな影響を与えていた。
本発明の目的は、乗数又は商の１桁当りに要する加減算
回数が、少なくてすむ１０進乗除算装置を提供すること
にある。
回数が、少なくてすむ１０進乗除算装置を提供すること
にある。
そのため、被乗数又は除数の１倍、２倍、４倍。
８倍数を発生させる回路を設け、乗算においてはこれら
の倍数の適当な組合せを選ぶことにより、乗数１桁に対
し１ないし２回の加減算で処理を完了させ、除算におい
ては、被除数とこれらの倍数とを適当な順に減算してい
くことにより、商１桁当り４回以下の減算で処理を完了
させることを特徴にしている。
の倍数の適当な組合せを選ぶことにより、乗数１桁に対
し１ないし２回の加減算で処理を完了させ、除算におい
ては、被除数とこれらの倍数とを適当な順に減算してい
くことにより、商１桁当り４回以下の減算で処理を完了
させることを特徴にしている。
以下、本発明の一実施例を図面を参照しつつ説明する。
なお、被乗数（又は除数）と乗数（又は被除数）はとも
に８バイトのデータで右端の４ビツトに符号コードが有
るものとして説明する。
に８バイトのデータで右端の４ビツトに符号コードが有
るものとして説明する。
第１図は、本発明を実現する全体のブロック図である。
レジスタ１０は、乗算の場合被乗数が、除算の場合除数
が入れられる。レジスタ１０の内容は、回路２０で１．
２，４．８倍数に変換され、それぞれ線２０Ａ、２０Ｂ
、２０Ｃ，２０Ｄを通じてレジスタ２１，２２，２３．
２４に納められる。ここでレジスタ２１，２２．２３．
２４および１０は例えば８バイトである。
が入れられる。レジスタ１０の内容は、回路２０で１．
２，４．８倍数に変換され、それぞれ線２０Ａ、２０Ｂ
、２０Ｃ，２０Ｄを通じてレジスタ２１，２２，２３．
２４に納められる。ここでレジスタ２１，２２．２３．
２４および１０は例えば８バイトである。
レジスタ３０は１６バイトであり、乗算の場合前半８バ
イトにはオールＯか、後半の８バイトには乗数が入れら
れ、除算の場合、前半８バイトにはオール０が後半８バ
イトには被除数が入れられる。
イトにはオールＯか、後半の８バイトには乗数が入れら
れ、除算の場合、前半８バイトにはオール０が後半８バ
イトには被除数が入れられる。
シフタ４０は、レジスタ３０の内容を右又は左に４ビツ
ト論理シフトするか、そのままシフトせずに出力する機
能を有する。
ト論理シフトするか、そのままシフトせずに出力する機
能を有する。
デコーダ５０は、乗算の場合、乗数の１桁をデコードす
ることにより、セレクタ２５と加算器７０とシフタ４０
の動作を制御し、除算の場合、減算結果により商の１桁
を発生する。
ることにより、セレクタ２５と加算器７０とシフタ４０
の動作を制御し、除算の場合、減算結果により商の１桁
を発生する。
以下、各部の動作について具体的に説明する。
第２図は、第１図の回路２０を表わしたものである。レ
ジスタ１０の内容は、線１０Ａを介して回路２０に送ら
れる。１ｌｌＯＡは６４ビツトで、右端４ビツトは符号
を表わすコードであり、符号チェック回路１００で符号
が調べられ正符号のとる。残り６０ビツトは、数値を表
わす２進化１０進符号の集りである。１６ケよりなる１
列目の２倍回路２０１〜２１６の内置上位の２倍回路２
１６へは４ビツトの０が入れられ、他の１５ケの２倍回
路２１５〜２０１には、この６０ビツトが順に４ビツト
づつ上位側から割当てられる。２倍回路の入力ｉｏ〜１
．と、出力５ビツトの内の上位側４ビツト８０〜もの間
の真理値表を第３図に示す。１列目の２倍回路の出力は
、図のごとく２列目の２倍回路２１７〜２３２に入力さ
れ、２列目の出力は３列目の２倍回路２３３〜２４８へ
入力される。このとき１（ｉ＝１〜２）列目の２倍回路
２０１の４ビツトの出力の内の下位側３ビツトの下位側
に１０＃を付加したものが（ｉ＋１ ）列目の２倍回路
２１７に入力される。２倍回路２０１の最上位ビットは
２倍回路２１８の最下位入力となる。以下同様にｉ列目
の２倍回路の出力の内の下位側３ビツトが対応する（
＋＋Ｘ ）列目の２倍回路の上位桁入力さ扛、ｉ列目の
２倍回路の出力の内の最上位ビットは、対応する（ｉ＋
１）列目の２倍回路よりさらに上位側に隣接する２倍回
路の最下位桁に入力される。このとき、各列の最上位の
出力線２１６Ａ、２３２Ａ、２４６Ａは無視する。１列
目、２列目、３列目の２倍回路への入力および３列目の
出力はそれぞれ、１２０Ａ。
ジスタ１０の内容は、線１０Ａを介して回路２０に送ら
れる。１ｌｌＯＡは６４ビツトで、右端４ビツトは符号
を表わすコードであり、符号チェック回路１００で符号
が調べられ正符号のとる。残り６０ビツトは、数値を表
わす２進化１０進符号の集りである。１６ケよりなる１
列目の２倍回路２０１〜２１６の内置上位の２倍回路２
１６へは４ビツトの０が入れられ、他の１５ケの２倍回
路２１５〜２０１には、この６０ビツトが順に４ビツト
づつ上位側から割当てられる。２倍回路の入力ｉｏ〜１
．と、出力５ビツトの内の上位側４ビツト８０〜もの間
の真理値表を第３図に示す。１列目の２倍回路の出力は
、図のごとく２列目の２倍回路２１７〜２３２に入力さ
れ、２列目の出力は３列目の２倍回路２３３〜２４８へ
入力される。このとき１（ｉ＝１〜２）列目の２倍回路
２０１の４ビツトの出力の内の下位側３ビツトの下位側
に１０＃を付加したものが（ｉ＋１ ）列目の２倍回路
２１７に入力される。２倍回路２０１の最上位ビットは
２倍回路２１８の最下位入力となる。以下同様にｉ列目
の２倍回路の出力の内の下位側３ビツトが対応する（
＋＋Ｘ ）列目の２倍回路の上位桁入力さ扛、ｉ列目の
２倍回路の出力の内の最上位ビットは、対応する（ｉ＋
１）列目の２倍回路よりさらに上位側に隣接する２倍回
路の最下位桁に入力される。このとき、各列の最上位の
出力線２１６Ａ、２３２Ａ、２４６Ａは無視する。１列
目、２列目、３列目の２倍回路への入力および３列目の
出力はそれぞれ、１２０Ａ。
２０Ｂ、２０Ｃ，２０Ｄを介して、レジスタ２１゜２２
．２３，２４ （第１図）へ送られる。こｎらの値は、
被乗数又は除数の絶対値の１．２，４゜８倍を示してい
る。
．２３，２４ （第１図）へ送られる。こｎらの値は、
被乗数又は除数の絶対値の１．２，４゜８倍を示してい
る。
このようにして、レジスタ２１〜２４にセットされた値
は、第１図で＠２１八〜２４Ａを介しセレクタ２５に送
らｎる。
は、第１図で＠２１八〜２４Ａを介しセレクタ２５に送
らｎる。
さて、ここから、乗算の場合の動作について説明する。
最初レジスタ３０の上位側８バイトにはオール０が、下
位側８バイトには乗数がセットされている。最下位側の
４ビツトは線３０を介してデコーダ５０へ送られる。こ
うして、乗数の符号が線３０Ａを介してデコーダ５０に
送られること罠なり、ここで符号のチェックが行われ正
符号のとき、＃２０Ｅの値をそのまま内部フラグＦ（図
示せず］にセットし、負符号のときは線２０Ｂを反転さ
せた値をＦにセットする。
位側８バイトには乗数がセットされている。最下位側の
４ビツトは線３０を介してデコーダ５０へ送られる。こ
うして、乗数の符号が線３０Ａを介してデコーダ５０に
送られること罠なり、ここで符号のチェックが行われ正
符号のとき、＃２０Ｅの値をそのまま内部フラグＦ（図
示せず］にセットし、負符号のときは線２０Ｂを反転さ
せた値をＦにセットする。
一方、レジスタ３０の値１６バイトはレジスタ８１と８
２を介し交のちシフタ４０でデコーダ５０の制御下で右
に４ビツト論理シフトされレジスタ３０へ戻される。以
上が第１サイクルの動作である。
２を介し交のちシフタ４０でデコーダ５０の制御下で右
に４ビツト論理シフトされレジスタ３０へ戻される。以
上が第１サイクルの動作である。
第２サイクルは、Ｉｊ！３０Ａにより送られた値に従い
以下のような動作をする。デコーダ５ｏは線３０Ａの値
により第４図で示した表に従って線５０Ａ、５０Ｂ、５
０Ｃ，５０Ｄの値をセットする。
以下のような動作をする。デコーダ５ｏは線３０Ａの値
により第４図で示した表に従って線５０Ａ、５０Ｂ、５
０Ｃ，５０Ｄの値をセットする。
第４図は、乗数のケタが０．１，２，４．８のときは、
被乗数の０．１，２，４．８倍を中間積に加えることを
、乗数が３．５．６のときは最初に被乗数の−１，１，
２倍を中間積に加えｔのち、２サイクル目で４倍を加え
ることを、乗数が７゜９のときは−１，１倍を加えたの
ち、８倍を加えることを意味している。すなわち、セレ
クタ２５は、線５０Ｄの値が１１１１”のとき線２４Ａ
を、１１００”のとき線２３Ａを、”０１０”のとき線
２２Ａを、”Ｏｏｌ”のとき線２１Ａを、＠ｏｏｏ”の
ときオール０を、それぞｎ線２５Ａ圧出力する。加減算
器７０は、線５０Ｃが′１＃のときは１０進減算をＯ”
のときは１０進加算を実行する。結果はレジスタ８０に
セットされ、セレクタ９０では、常に＋１１８０Ａを選
ぶ。レジスタ３０の内容は、常にレジスタ８１と８２に
セットされる。レジスタ８０と８２の値はシフタ４０へ
送られる。シフタ４０は４１５０Ｂの値が１１”のとき
右に４ビツトシフトし、′０”のときシフトをしない。
被乗数の０．１，２，４．８倍を中間積に加えることを
、乗数が３．５．６のときは最初に被乗数の−１，１，
２倍を中間積に加えｔのち、２サイクル目で４倍を加え
ることを、乗数が７゜９のときは−１，１倍を加えたの
ち、８倍を加えることを意味している。すなわち、セレ
クタ２５は、線５０Ｄの値が１１１１”のとき線２４Ａ
を、１１００”のとき線２３Ａを、”０１０”のとき線
２２Ａを、”Ｏｏｌ”のとき線２１Ａを、＠ｏｏｏ”の
ときオール０を、それぞｎ線２５Ａ圧出力する。加減算
器７０は、線５０Ｃが′１＃のときは１０進減算をＯ”
のときは１０進加算を実行する。結果はレジスタ８０に
セットされ、セレクタ９０では、常に＋１１８０Ａを選
ぶ。レジスタ３０の内容は、常にレジスタ８１と８２に
セットされる。レジスタ８０と８２の値はシフタ４０へ
送られる。シフタ４０は４１５０Ｂの値が１１”のとき
右に４ビツトシフトし、′０”のときシフトをしない。
シック４０の出力は再び、レジスタ３０にセットされる
。ただし、線５０Ｂの値が０の場合には、レジスタ３０
の右端４ビツトには、第４図に示した線５０Ａの値がセ
ットされる。このようにして、レジスタ３０の前半８バ
イトには第１回目の中間積が得られる。第４図で示すよ
うに、乗数の１桁３０Ａが（１０進表現で）０，１゜２
．４．８すなわち５０Ｂが＠１”のときは、１回の加算
で１桁の掛は算が終了し、右に４ビツトシフトすること
により次のサイクルで乗数の次の桁をレジスタ３０の右
端４ビツトにセットするとともに、中間積も１桁分シフ
トする。３０Ａが３゜５．６，７．９すなわち５０Ｂが
＠０”のときは、２回の加減算（２サイクル）例えば５
のときは、まず被乗数の１倍を加えて、次のサイクルで
４倍を加えることで１桁の掛は算が終了する。すなわち
、初めのサイクルでは、結果をシフトすることなく、次
の乗数１桁をｌ！１５０Ａにより強制的に４又は８にセ
ットし、次のサイクルでは、線３０Ａが４又は８となる
念め、必ずこのサイクルで右４ビツトシフトが行われる
。このように、第２サイクルの終わりの時点で、レジス
タ３０の右端にあつた乗数の１のケタが失われ乗数の１
０のケタの値が各端に現われる。また、レジスタ３０の
後半の左端の桁には、積の１のケタの値が求まり、前半
にはそれ以上のケタの中間積が入っている。
。ただし、線５０Ｂの値が０の場合には、レジスタ３０
の右端４ビツトには、第４図に示した線５０Ａの値がセ
ットされる。このようにして、レジスタ３０の前半８バ
イトには第１回目の中間積が得られる。第４図で示すよ
うに、乗数の１桁３０Ａが（１０進表現で）０，１゜２
．４．８すなわち５０Ｂが＠１”のときは、１回の加算
で１桁の掛は算が終了し、右に４ビツトシフトすること
により次のサイクルで乗数の次の桁をレジスタ３０の右
端４ビツトにセットするとともに、中間積も１桁分シフ
トする。３０Ａが３゜５．６，７．９すなわち５０Ｂが
＠０”のときは、２回の加減算（２サイクル）例えば５
のときは、まず被乗数の１倍を加えて、次のサイクルで
４倍を加えることで１桁の掛は算が終了する。すなわち
、初めのサイクルでは、結果をシフトすることなく、次
の乗数１桁をｌ！１５０Ａにより強制的に４又は８にセ
ットし、次のサイクルでは、線３０Ａが４又は８となる
念め、必ずこのサイクルで右４ビツトシフトが行われる
。このように、第２サイクルの終わりの時点で、レジス
タ３０の右端にあつた乗数の１のケタが失われ乗数の１
０のケタの値が各端に現われる。また、レジスタ３０の
後半の左端の桁には、積の１のケタの値が求まり、前半
にはそれ以上のケタの中間積が入っている。
以上の第２サイクルの処理を、乗数の桁数回くり返すこ
とにより順次、積が下のケタから求まり、それがレジス
タ３０で右につぎつぎシフトでｎてゆく。最後のサイク
ルではデコーダ５０の内部フラグＦのＯ／１により正／
負符号を線５０Ａに発生してレジスタ３０の右端にセッ
トすることにより所望の乗算峙果が、レジスタ３０に得
られる。
とにより順次、積が下のケタから求まり、それがレジス
タ３０で右につぎつぎシフトでｎてゆく。最後のサイク
ルではデコーダ５０の内部フラグＦのＯ／１により正／
負符号を線５０Ａに発生してレジスタ３０の右端にセッ
トすることにより所望の乗算峙果が、レジスタ３０に得
られる。
本方式によれば、乗数１桁当り１又は２回の加算、平均
１．５回／桁ですむ。
１．５回／桁ですむ。
次に、除算の場合の動作について説明する。
最初レジスタ３０の上位８バイトにはオール０が下位８
バイトには被除数がセットされている。
バイトには被除数がセットされている。
第１サイクルでは右端４ビツトが線３０を介してデコー
ダ５０へ送られ、被除数の符号がチェックされる。もし
、正符号であれば、内部フラグＦには線２０Ｈの値をそ
のままセットし、負符号でおれば、９２０Ｅを反転した
値をＦにセットする。
ダ５０へ送られ、被除数の符号がチェックされる。もし
、正符号であれば、内部フラグＦには線２０Ｈの値をそ
のままセットし、負符号でおれば、９２０Ｅを反転した
値をＦにセットする。
一方、レジスタ３０の値は、レジスタ８１と８２を介し
たのち、シフタ４０で左に４ビツト論理シフトさｎ、レ
ジスタ３０に戻される。
たのち、シフタ４０で左に４ビツト論理シフトさｎ、レ
ジスタ３０に戻される。
第２サイクルでは、セレクタ２５は線２４Ａを選択して
線２５Ａに出力し、加算器７０は１０進減算を行い結果
をレジスタ８０にセットする。レジスタ３０の値はその
ままレジスタ８１と８２にセットする。セレクタ９０は
もし、加算器７０の最上位からキャリーが生じた場合に
は、線８０Ａを、キャリーが生じない場合には、線８１
Ａをセレクトする。シフタ４０は、シフトを行わずその
ままの値を出力し、再びレジスタ３０にセットする。デ
コーダ５０は、加算器７０からキャリーが生じたか、否
かにより内部の１ビツトラツチ（ｄ４ とする）をそれ
ぞれ、１１” ＠０”にセットする。
線２５Ａに出力し、加算器７０は１０進減算を行い結果
をレジスタ８０にセットする。レジスタ３０の値はその
ままレジスタ８１と８２にセットする。セレクタ９０は
もし、加算器７０の最上位からキャリーが生じた場合に
は、線８０Ａを、キャリーが生じない場合には、線８１
Ａをセレクトする。シフタ４０は、シフトを行わずその
ままの値を出力し、再びレジスタ３０にセットする。デ
コーダ５０は、加算器７０からキャリーが生じたか、否
かにより内部の１ビツトラツチ（ｄ４ とする）をそれ
ぞれ、１１” ＠０”にセットする。
第３サイクルでは、セレクタ２５は線２３Ａを選び、加
算器７０は１０進減算を行い、レジスタ８０にセットす
る。レジスタ３０の値は常にレジスタ８１と８２にセッ
トされる。
算器７０は１０進減算を行い、レジスタ８０にセットす
る。レジスタ３０の値は常にレジスタ８１と８２にセッ
トされる。
加算器７０の最上位からのキャリーの有、無により、セ
レクタ９０はそれぞれ線８０Ａ、８１Ａをセレクトし、
デコーダ５０は、１ビツトランチ（ｄｓとする）をそれ
ぞれ１１”、＠０”にセットする。シフタ４０は、シフ
トをせず、値はそのまま、レジスタ３０にセットされる
。
レクタ９０はそれぞれ線８０Ａ、８１Ａをセレクトし、
デコーダ５０は、１ビツトランチ（ｄｓとする）をそれ
ぞれ１１”、＠０”にセットする。シフタ４０は、シフ
トをせず、値はそのまま、レジスタ３０にセットされる
。
第４サイクルでは、セレクタ２５は線２２Ａを選び、加
算器７０は１０進減算を行い、結果をレジスタ８０にセ
ットする。レジスタ３０の値はレジスタ８１と８２にセ
ットされる。加算器７０の最上位からのキャリーの有、
無により、セレクタ９０は、８Ｂ ＯＡ、 ８１ Ａｔ
−Ｊヒ、ｆコ−１’５０は内部１ビツトラツチ（ｄｔと
するンを１１＃。
算器７０は１０進減算を行い、結果をレジスタ８０にセ
ットする。レジスタ３０の値はレジスタ８１と８２にセ
ットされる。加算器７０の最上位からのキャリーの有、
無により、セレクタ９０は、８Ｂ ＯＡ、 ８１ Ａｔ
−Ｊヒ、ｆコ−１’５０は内部１ビツトラツチ（ｄｔと
するンを１１＃。
＠ＩＯ”にセットする。シフタ４０は、シフトを行わず
、そのｔｔレジスタ３０に！をセットする。
、そのｔｔレジスタ３０に！をセットする。
第５サイクルでは、セレクタ２５は１２１Ａを選び加算
器７０は１０進減算を行い、結果をレジスタ８０にセッ
トする。レジスタ３０の値はレジスタ８１と８２にセッ
トされる。加算器７０の最上位からのキャリーの有、無
により、セレクタ９０は線８０Ａ、８１Ａを選び、デコ
ーダ５０．１ビツトラツチ（’ｔ とする］を＠１＃、
＠Ｑ”にセットする。今度はシフタ４０で左に４ビツト
シフトを行い、結果をレジスタ３０にセットする。
器７０は１０進減算を行い、結果をレジスタ８０にセッ
トする。レジスタ３０の値はレジスタ８１と８２にセッ
トされる。加算器７０の最上位からのキャリーの有、無
により、セレクタ９０は線８０Ａ、８１Ａを選び、デコ
ーダ５０．１ビツトラツチ（’ｔ とする］を＠１＃、
＠Ｑ”にセットする。今度はシフタ４０で左に４ビツト
シフトを行い、結果をレジスタ３０にセットする。
このとき、レジスタ３０の右端４ビツトには、デコーダ
５０から線５０Ａを介して、４ビツトのラッチｄ、ｄ、
ｄ、ｄ、の値がそのままセットされる。
５０から線５０Ａを介して、４ビツトのラッチｄ、ｄ、
ｄ、ｄ、の値がそのままセットされる。
このように、第２〜５サイクルの処理で商の最初の１桁
ｄ、ｄ、ｄ、ｄ、が求められる。すなわち、第２サイク
ルの処理は、被除数から除数の８倍をひいてもし、除数
の方が小さいときは、減算結果を次のために残し、除数
の方が大きいときは、減算前の値を次のために残す、と
同時に、商１桁４ビットの内の最上位１ビツトｄ４の値
を求めている。以下、除数の４倍、２倍、１倍と減算を
行うことにより、商の１ビットｄ、、ｄ、、ｄ、を求め
ている。また、第５サイクルでは、商の次の桁を求める
ために、被除数の中間値とそれまでに求めた商を左に４
ビツトシフトし、右端４ビツトには今求めた１桁の商を
入れている。
ｄ、ｄ、ｄ、ｄ、が求められる。すなわち、第２サイク
ルの処理は、被除数から除数の８倍をひいてもし、除数
の方が小さいときは、減算結果を次のために残し、除数
の方が大きいときは、減算前の値を次のために残す、と
同時に、商１桁４ビットの内の最上位１ビツトｄ４の値
を求めている。以下、除数の４倍、２倍、１倍と減算を
行うことにより、商の１ビットｄ、、ｄ、、ｄ、を求め
ている。また、第５サイクルでは、商の次の桁を求める
ために、被除数の中間値とそれまでに求めた商を左に４
ビツトシフトし、右端４ビツトには今求めた１桁の商を
入れている。
以上の第２〜５サイクルの処理を、くり返すことにより
、レジスタ３０の後半には、右端へ順次求められた商が
入れられてゆく。また、前半へは、後半から順次１ケタ
ずつ被除数がシフトされてゆく。
、レジスタ３０の後半には、右端へ順次求められた商が
入れられてゆく。また、前半へは、後半から順次１ケタ
ずつ被除数がシフトされてゆく。
このようにして最後の商が求まったら、最後のサイクル
では、デコーダ５０の内部フラグＦの０７１に従い正／
負符号を線５０Ａに発生させるレジスタ３０にセットす
ることにより、所望の余抄と商が、レジスタ３０の上位
と下位にそれぞれ得られる。本実施例によれば、商１桁
を求めるのに、４回の減算ですむ。
では、デコーダ５０の内部フラグＦの０７１に従い正／
負符号を線５０Ａに発生させるレジスタ３０にセットす
ることにより、所望の余抄と商が、レジスタ３０の上位
と下位にそれぞれ得られる。本実施例によれば、商１桁
を求めるのに、４回の減算ですむ。
以上のごとく、本発明によれば、被乗数又は除数の１倍
、２倍、４倍、８倍を発生する回路を設けることにより
、より少ない加算回数で乗除算処理を実行することが可
能である。本発明は以上の実施例に限定されるものでは
なく、特許請求の範囲の記載内において、当業者が容易
になしつる変形をも含むものである。
、２倍、４倍、８倍を発生する回路を設けることにより
、より少ない加算回数で乗除算処理を実行することが可
能である。本発明は以上の実施例に限定されるものでは
なく、特許請求の範囲の記載内において、当業者が容易
になしつる変形をも含むものである。
以上に示したごとく、本発明によれば、被乗数又は除数
の１倍、２倍、４倍、８倍を用い、これらを適当な組合
せで加減算することにより、少ない演算回数で乗除算処
理を行うことができる。
の１倍、２倍、４倍、８倍を用い、これらを適当な組合
せで加減算することにより、少ない演算回数で乗除算処
理を行うことができる。
第１図は、本発明における１０進乗除算装置のブロック
図、第２図は、第１図の１．２，４．８倍数発生回路の
ブロック図、第３図は、第２図の２倍回路の真理値表、
第４図は、第１図のデコー第 １ 図 第 ２ 図 レスダ／ｌ）（ソ
図、第２図は、第１図の１．２，４．８倍数発生回路の
ブロック図、第３図は、第２図の２倍回路の真理値表、
第４図は、第１図のデコー第 １ 図 第 ２ 図 レスダ／ｌ）（ソ
Claims (1)
- 【特許請求の範囲】 １、乗算又は被除数に対し、被乗数又は除数に相当する
加減算をくシ返すことにより、所望の結果を求めるよう
な１０進乗除算装置において、被乗数又は除数の１倍、
２倍、４倍、８倍を発生する回路と、 これらの内の１つ又はオールＯをセレクトするセレクタ
と、 一方の入力には中間積（又は被除数）を、他方には上記
セレクタからの出力を入力し、これら２数の間でｌＯ進
加算又は減算を行う加算器と、 演算結果か演算前の中間積（又は被除数）を選ぶセレク
タと、 そのセレクタの出力および中間積−乗数（又は被除数・
商］を右（又は左ンに４ビツトシフトするか、ノーシフ
トで出力するシックと、シフタからの出力を納めるレジ
スタと、乗算においては、乗数１桁をデコードすること
により、核セレクタと加算器とシフタを制御し、除算に
おいては、該セレクタと加算器とシックを制御するとと
もに、該加算器の結果から商１桁のコードを生成するデ
コーダ、を設けたことを特徴とする１０進乗算又は除算
装蓋。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP184482A JPS58119047A (ja) | 1982-01-11 | 1982-01-11 | １０進乗算又は除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP184482A JPS58119047A (ja) | 1982-01-11 | 1982-01-11 | １０進乗算又は除算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58119047A true JPS58119047A (ja) | 1983-07-15 |
Family
ID=11512852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP184482A Pending JPS58119047A (ja) | 1982-01-11 | 1982-01-11 | １０進乗算又は除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58119047A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160438A (ja) * | 1984-01-31 | 1985-08-22 | Fujitsu Ltd | 除算装置 |
| US4745569A (en) * | 1983-12-28 | 1988-05-17 | Hitachi, Ltd. | Decimal multiplier device and method therefor |
-
1982
- 1982-01-11 JP JP184482A patent/JPS58119047A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4745569A (en) * | 1983-12-28 | 1988-05-17 | Hitachi, Ltd. | Decimal multiplier device and method therefor |
| JPS60160438A (ja) * | 1984-01-31 | 1985-08-22 | Fujitsu Ltd | 除算装置 |
| JPH0368415B2 (ja) * | 1984-01-31 | 1991-10-28 | Fujitsu Ltd |
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