JPH01116826A

JPH01116826A - １０進乗算装置

Info

Publication number: JPH01116826A
Application number: JP62276932A
Authority: JP
Inventors: Reiko Akiyama; 秋山　玲子; Takafumi Yamada; 山田　尚文; Eiki Kamata; 釜田　栄樹
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-10-30
Filing date: 1987-10-30
Publication date: 1989-05-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、絶対値と符号とにより表現される１０進数を
乗算する１０進乗算装置に関するものである。

〔従来の技術〕

従来、１０進乗算は１乗数の１桁（デイジット）に対応
する回数だけ被乗数を加算して中間積を求め、これを桁
シフトして順次に行い、積を求める方法で行われるのが
一般的である。この乗算方法では、乗数の桁の数値がｎ
　（＝０，１．　　・・・。

９）とすれば、１桁当りｎ回の加算が必要であり、平均
４．５回／桁の加算が必要である。

この平均の加算回数を減少させて、高速に乗算を行うよ
うにした乗算装置として、例えば、特開昭５８−１１９
０４７号公報に示されたものがある。この乗算装置は、
被乗数の１倍数、２倍数。

４倍数、８倍数を発生させる回路を設け、これにより、
乗数１桁に対して、１回または２回の加減算で乗算処理
を完了させるようにしたものである。

〔発明が解決しようとする問題点〕

しかしながら、上記の改良を加えた乗算装置においては
、乗算を実行するための平均の加算回数は、１．５回／
桁となっており、また、この平均の加算回数を減少させ
るために、被乗数の１倍数。

２倍数、４倍数、８倍数の４つの倍数を発生させる回路
が必要とされ１回路構成が複雑となるという問題があっ
た。

本発明の目的は、回路構成が簡易であり、しかも乗数の
１指当りに要する加算回数が１回ですむ１０進乗算装置
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

上記の目的を達成するため、本発明においては、乗数に
対して、被乗数の加算を繰り返し行うことにより１乗算
結果を求める１０進乗算装置において、被乗数の１倍、
４倍の倍数を発生し、該倍数を加減算して被乗数の倍数
を発生する倍数発生回路と、該倍数発生回路の出力を格
納するレジスタと、一方の入力には中間積を他方の入力
には前記レジスタからの出力を入力し、これらの２散間
で１０進加減算を行う加減算器と、該加減算器の結果を
４ビットシフトするシフタと、乗数の１桁をデコードし
演算制御を行うデコーダを備えたことを特徴とする。

〔作用〕

前記手段によれば、１０進乗算装置において、被乗数の
倍数を発生する倍数発生回路の出力を格納するレジスタ
を備えることにより、被乗数の倍数発生動作と、倍数発
生結果と中間積の加減算処理を同時に行うことができ、
乗数の１桁につき、加算回数は１回で乗算処理を実行す
ることができる。これにより、高速に乗算処理が実行で
きる。

また、被乗数の倍数発生回路は、被乗数の１倍数と４倍
数を発生させ、これらを加減算することにより被乗数の
倍数、を発生させる構成としているので、回路構成が簡
易なものとなっている。

〔実施例〕

以下１本発明の一実施例を図面を用いて具体的に説明す
る。なお、被乗数と乗数は共に、８バイトのデータで、
右端の４ビツトに符号コードがあるものとして説明する
。

第１図は、本発明の一実施例にかかる乗算装置のブロッ
ク図である。レジスタ１０には１乗算の被乗数が入れら
れる。倍数発数回路９５は、レジスタ１０から線１０Ａ
を介して入力した被乗数を４倍する４倍回路２０．レジ
スタ１０から線１０Ａを介して被乗数の１倍数を格納す
るレジスタ２１，４倍回路２０から線２ＯＡを介して被
乗数の４倍数を格納するレジスタ２２，２つの倍数を組
合せるためのセレクタ３０およびセレクタ３５．各々の
セレクタ３０およびセレクタ３５からの出力を線３０Ａ
および線３５Ａを介して１０進の加減算を行う１０進加
減算器４０から構成されている。また、レジスタ４５に
は、１０進加減算器４０からの出力が格納される。

レジスタ５０は１６バイトのレジスタであり、初期には
、前半８バイトにオールＯが、後半の８バイトに乗数が
入れられる。シフタ６０は、レジスタ５０の内容を右に
４ビツトの論理シフトを行う。デコーダ７０は、倍数発
生のための制御を行うと共に、乗算処理の演算制御を行
う。また、・レジスタ８０には、６倍以上の倍数を発生
するための制御情報が格納される。１０進加減算器９０
は、レジスタ４５に格納された倍数発生回路９５の出力
とレジスタ５０の前半８バイトとの１０進加減算を行う
。

以下、各部の動作について具体的に説明する。

第２図は、第１図における被乗数を４倍する４倍回路２
０を具体的に示すブロック図である。第２図において、
レジスタ１０からの内容（被乗数）は、線１０Ａを介し
て４倍回路２０に送られる６線１０Ａは６４ビツト分の
６４本の信号線である。この６４ビツトの右端４ビツト
は符号を表わすコードであり、符号チエツク回路２００
に入力されて、符号が調べられ、正符号の場合には出力
線２０Ｂを０″とし、負符号の場合には出力線２０Ｂを
′１″とする。この出力線２０Ｂからの信号はデコーダ
７０に送出される（第１図）。線１０Ａの残りの６０ビ
ツトは、数値を表わす２進化１０進符号の集まりであり
、１５桁の１０進数を表現する。１６個の１段目の２倍
回路２０１〜２１６の内、最上位桁の２倍回路２１６に
は固定的に４ビツトの０が入力され、他の１５個の２倍
回路２１５〜２０１には、６０ビツトの２進化１０進符
号の数値が各桁毎に順に４ビツトずつ上位桁側から割当
てら九で入力される。この２倍回路２１５〜２０１の入
力と出力の関係を説明する。

各２倍回路の入力１３ｙｌｌｔｌ工ｅｉａ　に対する出
力の５ビツトの内の上位側の４ビツト０４９０３１０２
１０工の真理値表を第３図に示す。この２倍回路では、
入力の２進数を２倍しているので最下位ビット０．は常
に０”となるため省略している。今、例えば、入力１ｍ
、１２１１１１１＋１に’０１１０”が入力されると、
２進化１０進数の２倍出力として、”　１００１０　”
が得られ、この出力の５ビツトの内の上位側４ビツトが
出力ｏ＊＋ｏａ＊ｏｚｔｏｔ“１００１　”として寝ら
れるので、これを次段の２倍回路へ送る。１段目の２倍
回路２１６〜２０１の出力は、２段目の出力の２倍回路
２１７〜２３２に入力する。なお、１段目の最下位桁の
２倍回路２０１の４ビツト出力０４　ｐ　Ｏ２ｔ　Ｏ□
、０□では、その下位側３ビットｏ３，０□、０□に最
下位ビットＯ０の“０”を付加したものが、２段目の２
倍回路２１７に入力される。

２倍回路２０１の出力の最上位ビット０４は２倍回路２
１８の最下位ビット入力となる。同様にして、１段目の
２倍回路の出力のうち、下位側３ビツトが対応する２段
目の２倍回路の上位桁に入力され、１段目の２倍回路の
出力の内、最上位ビットは対応する２段目の２倍回路に
よりさらに上位側に隣接する２倍回路の最下位桁に入力
される。各段の２倍回路の最上位桁の２倍回路２１６．
２３２の出力線２１６Ａ　、　２３２Ａは無視する。こ
の結果、２段目の２倍回路の出力は、４倍数となってお
り、出力線２０Ａを介してレジスタ２２へ出力される。

被乗数を格納しているレジスタ１０から線１０Ａを介し
て、被乗数の絶対値の１倍がレジスタ２１に入力される
。この結果、レジスタ２１には被乗数の１倍が、レジス
タ２２には被乗数の４倍が格納される。

レジスタ２１およびレジスタ２２の出力は、それぞれに
、線２１Ａおよび線２２Ａを介してセレクタ３０および
セレクタ３５に送出され、セレクトされる。

レジスタ５０の上位側８バイトには、最初オールＯが、
下位側には乗数がセットされる。最下位側４ビツトは、
線５０Ａを介してデコーダ７０に送られる。したがって
、初期には１乗数の符号が線５０Ａを介してデコーダ７
０に送られ、ここで、符号チエツクが行われる０乗数の
符号が正符号のときは、４倍回路２０からの出力の線２
ＯＢの値をそのまま内部フラグＦＣ図示せず）にセット
し、乗数の符号が負符号のときは線２０Ｂを反転させた
値をフラグＦにセットする。

レジスタ５０の１６バイトは、１サイクルの乗算処理（
１桁の乗算処理）の後、４ビツトシフタ６０により右に
４ビットシフトされ、レジスタ５０に戻される６デコーダ７０は、、ｍ５０Ａの値の入力および線８０Ａ
の値の入力により、第４図に示した真理値表にしたがっ
て出力を出し、出力線？ＯＡ、出力線７０Ｂ。

出力線７０Ｃ９出力線７０Ｄに出力データの値をセット
する。例えば、レジスタ２１およびレジスタ２２から線
２１Ａから線２２Ａを介してデータが入力されるセレク
タ３０において、１倍数をセレクトする場合には出力線
？ＯＡを００”に、４倍数をセレクトする場合には出力
線？ＯＡを０１”に、また、１倍数および４倍数のどち
らの倍数もセレクトせず、オールＯをセレクトする場合
には、出力線？ＯＡをｇｚｌｌｌにする。この“−″は
ｒｄｏｎ’ｔ　ｃａｒｅＪを表わす。同様にして、セレ
クタ３５に対しても各データの選択を制御するために、
出力線７０Ｂに、上記のような２ビツトデータが出力さ
れる。また。

１０進加減算器４０で減算を行う場合には、出力線７０
ＣにＩｔ　１１Ｆを出力し、加算を行う場合には、出力
線７０Ｇに０”を出力する。また、１０進加減算器９０
に対しても加減算を制御するために、出力線７０Ｄに同
様な制御信号出力を出し、加算（制御信号は“Ｏ″）ま
たは減算（制御信号は′１″′）の制御を行う。一方、
出力線７０Ｄからの制御信号の値はレジスタ８０に格納
され、レジスタ８０に格納された制御信号が、出力線８
０Ａを介して、１０進加減算器９０とデコーダ７０に送
られる。

このデコーダ７０により、例えば、レジスタ８０の内容
が“０”であり、乗数の桁の値が３（＝”００１１”）
の場合には、出力線？ＯＡによりセレクタ３０では４倍
数がセレクトされ、また、出力線７０Ｂによりセレクタ
３５では１倍数がセレクトされる。

この場合、出力線７０Ｇの値がｔｔ　１　ｕであるから
、１０進加減算器４０では減算がなされ、結果として、
倍数回路９５の出力線４０Ａには３（、＝４−１）倍数
が得られる。また、１０進加減算器９０においては、出
力線７０Ｄの値がＩＩ　Ｏ／ｌであるから、レジスタ４
５の内容とレジスタ５０の前半８バイトの内容と加算さ
れる。このとき、出力線７０Ｄの値はレジスタ８０にセ
ットされる。

乗数の桁の値が６以上の場合には、１０倍数から４倍数
以下の倍数を減算することによって、該当する倍数を発
生させる。例えば、乗数の桁の値が８の場合、デコーダ
７０の出力線７０Ａによりセレクタ３０では１倍数がセ
レクトされ、また、出力線７０Ｂによりセレクタ３５で
も１倍数がセレクトされる。そして、この場合、出力線
７０Ｇの値が′０″であるから、１０進加減算器４０で
は加算が実行され、結果として、倍数回路９５の出力線
４０Ａからは２　（＝１＋１）倍数が生成される。一方
、出力線７０Ｄ　（８０Ａ）の値ｔｔ　１　ｔｒにより
、１０進加減算器９０では、線４０Ａからのレジスタ４
５の内容とレジスタ５０の前半゛８バイトの内容が減算
される。この出力線？ＯＤの値Ｉｔ　Ｉ　ＩＩはレジス
タ８０の内容としてセットされる。レジスタ８０にセッ
トした出力線７０Ｄの値は、出力線８０Ａを減算の制御
信号とすると共に、デコーダ７０に入力され１次の乗数
の１桁上位の演算を制御する際に１乗数の桁の値に予め
１が加算された倍数を発生する。すなわち１次の上位桁
の演算サイクルでは、デコーダ７０は予め１を加えた倍
数を発生させる制御信号を発生する。

４ビツトシフタ６０は、１０進加減算器９０の出力とレ
ジスタ５０の後半８バイトとを、右４ビットシフトし、
レジスタ５０に戻してセットする。したがって、レジス
タ５０の前半８バイトには、中間積がセットされ、後半
８バイトの左端の桁には、順次に最終的な乗算結果の積
の１つの桁の値が求まり、後半８バイトの右端には乗数
の１つの桁が失なわれた値がセットされる。

以上のようにして、乗数１桁につき、１回の乗算サイク
ルの処理を乗数の桁の数だけの回数を繰り返し行うこと
により、順次に積の下の桁から求められ、それがレジス
タ５０で右に次々にシフトされて、最終的な乗算結果の
積が求められる。最後の乗算サイクルでは、デコーダ７
０の内部フラグＦにセットされた′０″または“１”に
より、正符号または負符号を出力線７０Ｅに発生して、
レジスタ５０の右端にセットすることにより、所望の乗
数の結果がレジスタ５０に得られる。

次に、このように構成されている装置の具体的な演算動
作を説明する。上述の説明では、被乗数および乗数が共
に８バイトであるとして説明したが、ここでは、理解を
容易とするために、被乗数および乗数が２バイト、した
がって、桁数としては４桁の場合について、第５図を参
照して説明する。例えば、ここでは、−２４６Ｘ３７の
乗算を行うものとする。

まず、第１サイクルの動作において、レジスタ１０には
被乗数のｒ−２４６（２４６Ｄ）Ｊが、レジスタ５０に
は前半の２バイトにオール０、後半の２バイトに乗数の
ｒ＋０３７　（０３７Ｃ）Ｊがセ。

ツトされる。この結果、第５図に示すように、レジスタ
５０の内容は、ｒｏｏｏｏ０３７ｃＪ　　（第１サイク
ル）となる。被乗数のｒ−２４６Ｊに対しては、４倍回
路２０における符号チエツク回路２００（第２図）で符
号の「ＤＪが調べられると、同時に４倍回路２０により
その４倍数のｒ０９８４Ｊが発生され、この４倍数が線
２ＯＡを介してレジスタ２２にセットされる。また、線
１０Ａを介して、被乗数の１倍数のｒＱ２４６Ｊがレジ
スタ２１にセットされる。一方、レジスタ５０にセット
された乗数の符号の「Ｃ」が線５０Ａを介してデコーダ
７０に送出され、符号のチエツクが行われる。この例で
は、乗数の符号ｒＣＪが正符号であるから、出力線２０
Ｂの値がそのまま内部フラグＦ（図示せず）にセットさ
れる。なお、乗数の符号が負符号の場合には、線２０Ｂ
の値を反転させた値が内部フラグＦにセットされる。そ
して、レジスタ５０における４バイト、のデータが４ビ
ツトシフタ６０により、右に４ビットシフトされ、レジ
スタ５０に戻される。この結果、レジスタ、５０の内容
は、　　ｒｏ　ＯＯＱ　ＯＯ３７Ｊ　　（第５図の第２
サイクル）となる。

次の第２サイクルでは、線５０Ａにより送られた値が７
　（＝　”０１１１”）　、線８０Ａによりデコーダ７
０に入力される値が′０″であるから、第４図に示すよ
うに、デコーダ７０の出力線７０Ａ、出力線７０Ｂ、出
力線７０Ｃ１出力線７０Ｄに、それぞれ、値“０１”　
、”ＯＯ”　、”１”　、”１”　が出力される。この
ため出力線？ＯＡの信号１１０１７１によりセレクタ３
０で、レジスタ２２の被乗数の４倍数の「０９８４」が
セレクトされ、また、出力線７０Ｂの信号“００″によ
りセレクタ３５で、レジスタ２１の被乗数の１倍数のｒ
０２４６Ｊがセレクトされる。

線３０Ａ、線３５Ａを介してセレクタ３０．セレクタ３
５からの信号が加えらている１０進加減算器４０におい
ては、出力線７０Ｇの信号“１”であるから減算が実行
される。この結果ｒ０７３８Ｊ　　（＝９８４−２４６
）の値が線４０Ａを介して、レジスタ４５にセットされ
る。また、このとき、出力線７０Ｄの信号“１”はレジ
スタ８０にセットされる。この間に、レジスタ５０にお
ける４バイトのデータが４ビツトシフタ６０により、右
に４ビットシフトされ、レジスタ５０に戻される。この
結果、レジスタ５０の内容は、ｒｏｏｏｏｏｏ０３Ｊ　
　（第５図の第３サイクル）となる。

次の第３サイクルの動作においては、まず、レジスタ８
０の内容が′１”であるから、１０進加減算器９０でレ
ジスタ５０の前半２バイトの内容「ＯＯ゛　００」から
レジスタ４５の内容「０７３８」の減算が行われ、この
演算結果の値が４ビツトシフタ６０の前半２バイトに入
力される。この結果、４ビツトシフタ６０の内容は、ｒ
９２６２００００Ｊ　となる。この間、デコーダ７０で
は、出力線８０Ａの１１１　＃と線５０Ａ（７）３　（
＝　”ＯＯ１１”　）　（７）入７１．．ヨリ、出力と
して出力線７０Ａ、出力線７０Ｂ、出力線７０Ｃ２出力
線７０Ｄに、それぞれ、値１１Ｑ　１１＃　、　　１１
１　　Ｉ＋。

０”、“０″が出力される。したがって、出力Ｍ７０Ａ
の信号１１０１７１によりセレクタ３０で、レジスタ２
２の被乗数の４倍数のｒ０９８１′がセレクトされ、出
力Ｍ７ＯＢの信号１１１　Ｈによりセレクタ３５では、
レジスタ２１およびレジスタ２２のいずれの値もセレク
トされず、オール０のｒｏ　ＯＯＯＪが線３５Ａを介し
て１０進加減算器４０に入力される。

出力線７０Ｃは信号ＫＩ　ＯＩ＋であるから、１０進加
減算器４０では加算が実行され、４倍数のｒｏ　９８４
ＪとオールＯのｒｏ　ＯＯＯＪの加算により、出力線４
０Ａを介して、レジスタ４５には４倍数の値「０９８４
」　（乗数の当該術の３に前桁の演算による１を加算し
た値の倍数値）がセットされる。また、このとき、出力
線７０Ｄの信号１（０”はレジスタ８０にセットされ、
４ビツトシフタ６０の内容は、レジスタ５０の後半２バ
イトと共に右に４ビットシフトされて、レジスタ５０に
戻される。この結果、レジスタ５０の内容は、ｒ９９２
６２０００Ｊ　　（第５図の第４サイクル）となる。

第４サイクルの動作において、レジスタ８０の内容が′
０″′であるから、１０進加減算器９０でレジスタ５０
の前半２バイトの内容ｒ９９２６Ｊとレジスタ４５の内
容のｒ０９８４Ｊとの加算を行う。この結果の値ｒｏ　
９１０Ｊが４ビツトシフタ６０の前半２バイトに入力さ
れ、右に４ビットシフトされ、レジスタ５０に戻される
ことになる。この結果、レジスタ５０の内容は、ｒｏ０
９１０２００Ｊ　　（第５図の第５サイクル）となる。

この間の倍数発生回路９５．１０進加減算器９０の動作
は、乗算処理すべき桁の値がｒＯＪであるので、処理が
行われないのと同様な動作となる。

次の第５サイクルでも、同様に乗算処理が行われるが１
乗算処理すべき桁の値が「０」であるので、結果として
、４ビツトシフタ６０により桁シフトの処理を行うのみ
であり、レジスタ５０における４バイトのデータが４ビ
ツトシフタ６０により、右に４ビットシフトされ、レジ
スタ５０に戻される。

この結果、レジスタ５０の内容は、ｒ０００９１０２０
」　（第５図の第６サイクル）となる。

最後の第６サイクルでは、デコーダ７０の内の内部フラ
グＦの“１′″により、負符号を出力線７０Ｅに発生し
て、レジスタ５０の右端にセットする。この結果、レジ
スタ５０ノ内容は、ｒｏｏ０９１０２ＤＪ　　（第５図
の第７サイクル）となる。

このように、本実施例によれば、１０進乗算装置におい
て、倍数発生回路の出力を格納するレジスタを備えるこ
とにより、被乗数の倍数発生動作と、倍数発生結果と中
間積の加減算処理を同時に行うようにしており１乗数の
１桁につき、加算回数は１回で乗算処理を実行すること
ができる。これにより、高速に乗算処理が実行できる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕以上、説明したように１本発明によれば１乗数に対し、
被乗数に相当する加算を繰り返すことにより、乗算の結
果を求める１０進乗算装置において、被乗数の１倍、４
倍の倍数を発生し、該倍数を加減算して被乗数の倍数を
発生する倍数発生回路と、該倍数発生回路の出力を格納
するレジスタとを設けることにより、倍数発生結果と中
間積の加減算処理を同時に行うことができ１、乗数の１
桁につき、加算回数は１回で乗算処理を実行することが
できる。これにより、高速に乗算処理が実行できる。ま
た、被乗数の倍数発生回路は、被乗数の１倍数と４倍数
を発生させ、これらを加減算することにより被乗数の倍
数を発生させているので、回路構成が簡易なものとなっ
ている。

【図面の簡単な説明】

第１図は１本発明の一実施例にかかる乗算装置のブロッ
ク図、第２図は、第１図の被乗数を４倍する４倍回路を具体的
に示すブロック図、第３図は、第２図における要素の２倍回路の真理値表を
説明する図、第４図は、第１図のデコーダの真理値表を説明する図、第５図は、被乗数と乗数を２バイトとしたときの乗算処
理の動作を各サイクルごとに説明する図である。図中、１０．２１．２２．４５．５０．８０・・・レジ
スタ、２０・・・４倍回路、３０．３５・・・セレクタ
、４０．９０・・・１０進加減算器、６０・・・４ビツ
トシフタ、７０・・・デコーダ、２００・・・符号チエ
ツク回路、２０１〜２３２・・・２倍回路である６

Claims

【特許請求の範囲】

１、乗数に対して、被乗数の加算を繰り返し行うことに
より、乗算結果を求める１０進乗算装置において、被乗
数の１倍、４倍の倍数を発生し、該倍数を加減算して被
乗数の倍数を発生する倍数発生回路と、該倍数発生回路
の出力を格納するレジスタと、一方の入力には中間積を
他方の入力には前記レジスタからの出力を入力し、これ
らの２散間で１０進加減算を行う加減算器と、該加減算
器の結果を４ビットシフトするシフタと、乗数の１桁を
デコードし演算制御を行うデコーダを備えたことを特徴
とする１０進乗算装置。