JPH1049347A - 乗算器 - Google Patents
乗算器Info
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- JPH1049347A JPH1049347A JP8214984A JP21498496A JPH1049347A JP H1049347 A JPH1049347 A JP H1049347A JP 8214984 A JP8214984 A JP 8214984A JP 21498496 A JP21498496 A JP 21498496A JP H1049347 A JPH1049347 A JP H1049347A
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- JP
- Japan
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- multiplier
- multiplicand
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- divided
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Abstract
(57)【要約】
【課題】 乗算の高速化を図る。
【解決手段】 乗数をＮビット単位でＬＳＢ側から順に
第１〜第Ｎの分割乗数に分けて各分割乗数と被乗数との
部分積を生成し、該各部分積をシフト累加算して乗算結
果を得る。このとき、前記分割乗数がすべて０の場合
に、その分割乗数と被乗数との部分積生成を行わず、当
該すべて０の分割乗数よりもＬＳＢ側の分割乗数と被乗
数との部分積をＮビットだけ右シフトする。
第１〜第Ｎの分割乗数に分けて各分割乗数と被乗数との
部分積を生成し、該各部分積をシフト累加算して乗算結
果を得る。このとき、前記分割乗数がすべて０の場合
に、その分割乗数と被乗数との部分積生成を行わず、当
該すべて０の分割乗数よりもＬＳＢ側の分割乗数と被乗
数との部分積をＮビットだけ右シフトする。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル乗算器に
係り、特に高速乗算が実行できるようにした乗算器に関
するものである。
係り、特に高速乗算が実行できるようにした乗算器に関
するものである。
【０００２】
［第１の従来の技術］例えば、デジタルフィルタでは、
入力デジタルデータに対してフィルタ係数を乗算する演
算処理が行われる。このような演算では、通常では並列
乗算器を使用していたが、その処理サイクルを削減し高
速処理するために、例えば、ＣＳＤ（Canonic Signed D
igit）方式の乗算手法が採られる場合がある。この演算
手順について説明する。
入力デジタルデータに対してフィルタ係数を乗算する演
算処理が行われる。このような演算では、通常では並列
乗算器を使用していたが、その処理サイクルを削減し高
速処理するために、例えば、ＣＳＤ（Canonic Signed D
igit）方式の乗算手法が採られる場合がある。この演算
手順について説明する。
【０００３】固定小数点乗算の実行においては、ｎ桁の
乗数Ｘ（＝Ｘn- 1 、Ｘn- 2 、・・・・・、Ｘ0 ）とｎ桁
の被乗数Ｙ（＝Ｙn- 1 、Ｙn- 2 、・・・・・、Ｙ0 ）を
乗じて２ｎ桁の積Ｐ（＝Ｐ2n-1、Ｐ2n-2、・・・・・、
Ｐ0 ）を得るとき、基本的には、以下に示すように桁移
動を繰り返しながら、乗数Ｘの桁が１のときに被乗数Ｙ
を部分積に次々と加算することより実現する。 Ｐ(0) ＝Ｘ・Ｙ0 Ｐ(1) ＝Ｘ・Ｙ1 ＋２-1・Ｐ(0) Ｐ(2) ＝Ｘ・Ｙ2 ＋２-1・Ｐ(1) ・ ・ ・ Ｐ(n-1) ＝Ｘ・Ｙn- 1 ＋２-1・Ｐ(n-2) ・・・・（１）
乗数Ｘ（＝Ｘn- 1 、Ｘn- 2 、・・・・・、Ｘ0 ）とｎ桁
の被乗数Ｙ（＝Ｙn- 1 、Ｙn- 2 、・・・・・、Ｙ0 ）を
乗じて２ｎ桁の積Ｐ（＝Ｐ2n-1、Ｐ2n-2、・・・・・、
Ｐ0 ）を得るとき、基本的には、以下に示すように桁移
動を繰り返しながら、乗数Ｘの桁が１のときに被乗数Ｙ
を部分積に次々と加算することより実現する。 Ｐ(0) ＝Ｘ・Ｙ0 Ｐ(1) ＝Ｘ・Ｙ1 ＋２-1・Ｐ(0) Ｐ(2) ＝Ｘ・Ｙ2 ＋２-1・Ｐ(1) ・ ・ ・ Ｐ(n-1) ＝Ｘ・Ｙn- 1 ＋２-1・Ｐ(n-2) ・・・・（１）
【０００４】ここで、Ｐ(i) は部分積、２-1・Ｐ(i) は
部分積Ｐ(i) の１桁分の右シフトを表す。このとき、乗
数Ｘに０が連続する場合には、加算の必要がなく、桁移
動だけでよい。また、乗数Ｘに１が連続する場合は、 ２i+k −２i ＝２i+k- 1 ＋２i+k- 2 ＋・・・・＋２i+ 1 ＋２i ・・・・（２） であるので、ｋ回の加算と桁移動の代わりに、１回の減
算、ｋ回の桁移動、および１回の加算によって、同一の
結果が得られる。このように、乗数を走査して連続する
１又は０を検出することにより加算の回数を削減し、乗
算速度を高くすることができる。
部分積Ｐ(i) の１桁分の右シフトを表す。このとき、乗
数Ｘに０が連続する場合には、加算の必要がなく、桁移
動だけでよい。また、乗数Ｘに１が連続する場合は、 ２i+k −２i ＝２i+k- 1 ＋２i+k- 2 ＋・・・・＋２i+ 1 ＋２i ・・・・（２） であるので、ｋ回の加算と桁移動の代わりに、１回の減
算、ｋ回の桁移動、および１回の加算によって、同一の
結果が得られる。このように、乗数を走査して連続する
１又は０を検出することにより加算の回数を削減し、乗
算速度を高くすることができる。
【０００５】デジタルフィルタの場合は、乗数Ｘは係数
であり一定であるので、これを予め乗数Ｘの「符号と桁
移動数（右シフト数）」で表現する。以下にその例を示
す。式（２）において、ｉ＝−３、ｋ＝３としたとき、 ２-1＋２-2＋２-3＝０．８７５ （０．１１１）(BIN) ・・・・（３） ２0 −２-3＝０．８７５ （１．００１）(CSD) ・・・・（４） 式（４）をＣＳＤで表現すると、 （＋０、−３） となる。「＋０」の意味は、「加算でシフトなし」、
「−３」の意味は「減算で右シフト数３」である。
であり一定であるので、これを予め乗数Ｘの「符号と桁
移動数（右シフト数）」で表現する。以下にその例を示
す。式（２）において、ｉ＝−３、ｋ＝３としたとき、 ２-1＋２-2＋２-3＝０．８７５ （０．１１１）(BIN) ・・・・（３） ２0 −２-3＝０．８７５ （１．００１）(CSD) ・・・・（４） 式（４）をＣＳＤで表現すると、 （＋０、−３） となる。「＋０」の意味は、「加算でシフトなし」、
「−３」の意味は「減算で右シフト数３」である。
【０００６】次に、少し複雑な例の変換手順を説明す
る。 ０．００１１１１００００１００１１(BIN) ＝２-3＋２-4＋２-5＋２-6＋２-1 1 ＋２-1 4 ＋２-1 5 ＝0.23495483 ・・・・（５） ↓ ↓ ↓↓ ↓ ↓ ０．０１０００１０００１１０１０１ ＝２-2−２-6＋２-1 0 −２-1 1 ＋ （ ＋ − ＋− ＋ −） ＋２-1 3 −２-1 5 ＝0.234954834 ・・・・（６） 式（５）に対して、０が連続するものは桁移動と加算
で、１が連続するものは桁移動と減算で変換したものが
式（６）である。この式（６）は、ＣＳＤで表現する
と、次のようになる。 （＋２、−６、＋１０、−１１、＋１３、−１５） ・・・（６’） このように、並列乗算器による乗算では式（５）にある
ように７回の加算が必要となるのに対して、ＣＳＤ方式
による乗算の場合は式（６）にあるように６回の加算で
済む。このＣＳＤ方式では、０又は１が連続するほど、
加算の回数が少なくなる。
る。 ０．００１１１１００００１００１１(BIN) ＝２-3＋２-4＋２-5＋２-6＋２-1 1 ＋２-1 4 ＋２-1 5 ＝0.23495483 ・・・・（５） ↓ ↓ ↓↓ ↓ ↓ ０．０１０００１０００１１０１０１ ＝２-2−２-6＋２-1 0 −２-1 1 ＋ （ ＋ − ＋− ＋ −） ＋２-1 3 −２-1 5 ＝0.234954834 ・・・・（６） 式（５）に対して、０が連続するものは桁移動と加算
で、１が連続するものは桁移動と減算で変換したものが
式（６）である。この式（６）は、ＣＳＤで表現する
と、次のようになる。 （＋２、−６、＋１０、−１１、＋１３、−１５） ・・・（６’） このように、並列乗算器による乗算では式（５）にある
ように７回の加算が必要となるのに対して、ＣＳＤ方式
による乗算の場合は式（６）にあるように６回の加算で
済む。このＣＳＤ方式では、０又は１が連続するほど、
加算の回数が少なくなる。
【０００７】上記したＣＳＤ方式の技術を用いて乗数を
ＣＳＤ変換し、乗算を行う場合の従来の構成を図４に示
した。５１はＣＳＤ変換した乗数Ｘを記憶させたＲＯ
Ｍ、５２は被乗数Ｙを２の補数に変換する２の補数器、
５３は乗数Ｘの符号が正の場合は入力する被乗数Ｙをそ
のまま選択し、負の場合は被乗数Ｙを２の補数器５２で
２の補数に変換したものを選択するセレクタ、５４は被
乗数Ｙの桁移動の処理を行うバレルシフタ、５５はバレ
ルシフタ５４の出力値の加算又は減算を行い結果を累加
算する加減算器、５６は加減算結果を記憶するためのレ
ジスタである。
ＣＳＤ変換し、乗算を行う場合の従来の構成を図４に示
した。５１はＣＳＤ変換した乗数Ｘを記憶させたＲＯ
Ｍ、５２は被乗数Ｙを２の補数に変換する２の補数器、
５３は乗数Ｘの符号が正の場合は入力する被乗数Ｙをそ
のまま選択し、負の場合は被乗数Ｙを２の補数器５２で
２の補数に変換したものを選択するセレクタ、５４は被
乗数Ｙの桁移動の処理を行うバレルシフタ、５５はバレ
ルシフタ５４の出力値の加算又は減算を行い結果を累加
算する加減算器、５６は加減算結果を記憶するためのレ
ジスタである。
【０００８】この構成では、レジスタ５６の内容を初期
化（零にする）してから、Ｎ個の「符号と桁移動数」に
ＣＳＤ変換された乗数Ｘの１つにより、バレルシフタ５
４の桁移動数を切り替え、被乗数Ｙをバレルシフタ５４
で桁移動処理する。その結果を加減算器５５にて加減算
する。以上のシフトと累加減算の処理をＮ回繰り返し累
加算を行い乗算を行なう。
化（零にする）してから、Ｎ個の「符号と桁移動数」に
ＣＳＤ変換された乗数Ｘの１つにより、バレルシフタ５
４の桁移動数を切り替え、被乗数Ｙをバレルシフタ５４
で桁移動処理する。その結果を加減算器５５にて加減算
する。以上のシフトと累加減算の処理をＮ回繰り返し累
加算を行い乗算を行なう。
【０００９】例えば、乗数ＸをＣＳＤ変換された式
（６）、式（６’）に示す値とする例では、その乗数Ｘ
のＭＳＢが０であるので符号が正であり、セレクタ５３
は被乗数Ｙをそのまま取り込む。被乗数Ｙに対して、ま
ず「＋２-2」（＝＋２）の処理を行うので、バレルシフ
タ５４において被乗数Ｙを２桁だけ右シフトし、加減算
器５５に加算する。次に「−２-6」（＝−６）の処理を
行うので、バレルシフタ５４において被乗数Ｙを６桁だ
け右シフトし、加減算器５５でそれまでの累算値にこれ
を減算する。以下、同様に「＋２-1 0 」（＋１０）、
「−２-1 1 」（＝−１１）、「＋２-1 3 」（＝＋１
３）、「−２-1 5 」（−１５）の処理を行なうと、加減
算器５５にその結果が累積され、レジスタ５６からその
結果が出力される。このときのバレルシフタ５４、加減
算器５５、レジスタ５６の処理回数Ｎ＝６である。
（６）、式（６’）に示す値とする例では、その乗数Ｘ
のＭＳＢが０であるので符号が正であり、セレクタ５３
は被乗数Ｙをそのまま取り込む。被乗数Ｙに対して、ま
ず「＋２-2」（＝＋２）の処理を行うので、バレルシフ
タ５４において被乗数Ｙを２桁だけ右シフトし、加減算
器５５に加算する。次に「−２-6」（＝−６）の処理を
行うので、バレルシフタ５４において被乗数Ｙを６桁だ
け右シフトし、加減算器５５でそれまでの累算値にこれ
を減算する。以下、同様に「＋２-1 0 」（＋１０）、
「−２-1 1 」（＝−１１）、「＋２-1 3 」（＝＋１
３）、「−２-1 5 」（−１５）の処理を行なうと、加減
算器５５にその結果が累積され、レジスタ５６からその
結果が出力される。このときのバレルシフタ５４、加減
算器５５、レジスタ５６の処理回数Ｎ＝６である。
【００１０】［第２の従来の技術］第２の従来技術とし
て、ＵＰＴＶＤ（Upsampling-Periodically-Time-Varyi
ng-Downsampling ）方式がある。これは、次に示す演算
を行なうものである。乗算をＮ×Ｎ回の加算に分割する
方式であって、次の式（７）で表される。 Ｐ＝Σ(j=0ーN-1) Σ(i=0ーN-1) ２-Nj- 1 ・２-j・Ｘ(j,i) ・Ｙ ＝２-1Σ(j=0ーN-1) Σ(i=0ーN-1) ２-Nj ・２-j・Ｘ(j,i) ・Ｙ ・・・・（７） Ｐ＝２-1Σ(j=0ーN-1) Σ(i=0ーN-1) Ｐ(j,i) ・・・・（８） Ｐ(j,i) ＝２-Nj ・２-j・Ｘ(j,i) ・Ｙ ・・・・（９） Σ(j=0ーN-1) は後段の式にｊに０からＮ−１までを適用
して累算すること、Σ(i=0ーN-1) は同様にｉに０からＮ
−１までを適用して累算することを表わす。
て、ＵＰＴＶＤ（Upsampling-Periodically-Time-Varyi
ng-Downsampling ）方式がある。これは、次に示す演算
を行なうものである。乗算をＮ×Ｎ回の加算に分割する
方式であって、次の式（７）で表される。 Ｐ＝Σ(j=0ーN-1) Σ(i=0ーN-1) ２-Nj- 1 ・２-j・Ｘ(j,i) ・Ｙ ＝２-1Σ(j=0ーN-1) Σ(i=0ーN-1) ２-Nj ・２-j・Ｘ(j,i) ・Ｙ ・・・・（７） Ｐ＝２-1Σ(j=0ーN-1) Σ(i=0ーN-1) Ｐ(j,i) ・・・・（８） Ｐ(j,i) ＝２-Nj ・２-j・Ｘ(j,i) ・Ｙ ・・・・（９） Σ(j=0ーN-1) は後段の式にｊに０からＮ−１までを適用
して累算すること、Σ(i=0ーN-1) は同様にｉに０からＮ
−１までを適用して累算することを表わす。
【００１１】この方式では、乗数Ｘは「−１、０、＋
１」の３値で表現できる。以下、詳しく説明する。説明
を簡略化するために、次の条件とする。 乗数 Ｘ＝１１１０１１１０００＝−0.140625 被乗数 Ｙ＝０００１ ＝ 0.125 分割数 Ｎ＝３ この乗算の結果は、 乗算結果 Ｐ＝ -0.017578125 である。
１」の３値で表現できる。以下、詳しく説明する。説明
を簡略化するために、次の条件とする。 乗数 Ｘ＝１１１０１１１０００＝−0.140625 被乗数 Ｙ＝０００１ ＝ 0.125 分割数 Ｎ＝３ この乗算の結果は、 乗算結果 Ｐ＝ -0.017578125 である。
【００１２】まず、乗数Ｘ(j,i) の変換について説明す
る。最初に、乗数Ｘの絶対値を算出すると、この値は、
「０００１００１０００」である。そこで、この絶対値
の先頭（ＭＳＢ）の符号ビットを除いた９ビットのＭＳ
Ｂ側からＬＳＢにかけて、Ｘ(0,0) 、Ｘ(0,1) 、Ｘ(0,
2) 、Ｘ(1,0) 、Ｘ(1,1) 、Ｘ(1,2) 、Ｘ(2,0) 、Ｘ(2,
1) 、Ｘ(2,2) のように、ｊ＝０，１，２、ｉ＝０，
１，２と３分割すると、図５に示すように、Ｘ(0,2) ＝
Ｘ(1,2) ＝１、その他は０となる。そして、乗数Ｘ(j,
i) に符号（元の乗数ＸはＭＳＢが１であり負）を乗ず
ると、図６に示すようになる。この図６はマトリクス表
示したものである。Ｘ(j,i)＝Ｘ(0,2) ＝Ｘ(1,2) ＝−
１、その他のＸ(j,i) ＝０である。
る。最初に、乗数Ｘの絶対値を算出すると、この値は、
「０００１００１０００」である。そこで、この絶対値
の先頭（ＭＳＢ）の符号ビットを除いた９ビットのＭＳ
Ｂ側からＬＳＢにかけて、Ｘ(0,0) 、Ｘ(0,1) 、Ｘ(0,
2) 、Ｘ(1,0) 、Ｘ(1,1) 、Ｘ(1,2) 、Ｘ(2,0) 、Ｘ(2,
1) 、Ｘ(2,2) のように、ｊ＝０，１，２、ｉ＝０，
１，２と３分割すると、図５に示すように、Ｘ(0,2) ＝
Ｘ(1,2) ＝１、その他は０となる。そして、乗数Ｘ(j,
i) に符号（元の乗数ＸはＭＳＢが１であり負）を乗ず
ると、図６に示すようになる。この図６はマトリクス表
示したものである。Ｘ(j,i)＝Ｘ(0,2) ＝Ｘ(1,2) ＝−
１、その他のＸ(j,i) ＝０である。
【００１３】次に、式（９）のＰ(j,i) をそれぞれ計算
すると、以下のようになる。 j=0 、i=2 → Ｐ(0,2) ＝２-0・２-2・-1・0.125 ＝ -0.03125 ・・・・・（１０） j=1 、i=2 → Ｐ(1,2) ＝２-3・２-2・-1・0.125 ＝ -0.00390625 ・・・・・（１１） その他 ＝ 0 そこで、式（８）に式（１０）、（１１）を代入する
と、 Ｐ＝ 2-1(-0.03125-0.00390625)= -0.017578125 となり、前記したものと同じ乗算結果が得られる。
すると、以下のようになる。 j=0 、i=2 → Ｐ(0,2) ＝２-0・２-2・-1・0.125 ＝ -0.03125 ・・・・・（１０） j=1 、i=2 → Ｐ(1,2) ＝２-3・２-2・-1・0.125 ＝ -0.00390625 ・・・・・（１１） その他 ＝ 0 そこで、式（８）に式（１０）、（１１）を代入する
と、 Ｐ＝ 2-1(-0.03125-0.00390625)= -0.017578125 となり、前記したものと同じ乗算結果が得られる。
【００１４】この方式による乗算は、図７に示した構成
の乗算器により実現できる。これはＮ＝３の場合の例で
ある。６１は上記ＵＰＴＶＤ方式による変換を行った乗
数Ｘを格納したＲＯＭ、６２は被乗数Ｙの２の補数の処
理を行う２の補数器、６３は乗数Ｘの符号が正の場合に
被乗数Ｙを選択し、負の場合に２の補数器６２の出力を
選択するセレクタ、６４、６５は被乗数Ｙを１桁右シフ
トする２-1スケーラ、６６〜６８は加算するか否かを選
択するセレクタ、６９〜７１は加算器、７２は加算器７
１の加算結果を一時記憶するレジスタ、７３は３桁右シ
フトする２-3スケーラ、７４は加算器７１の加算結果を
一時記憶するレジスタ、７５は１桁右シフトする２-1ス
ケーラである。
の乗算器により実現できる。これはＮ＝３の場合の例で
ある。６１は上記ＵＰＴＶＤ方式による変換を行った乗
数Ｘを格納したＲＯＭ、６２は被乗数Ｙの２の補数の処
理を行う２の補数器、６３は乗数Ｘの符号が正の場合に
被乗数Ｙを選択し、負の場合に２の補数器６２の出力を
選択するセレクタ、６４、６５は被乗数Ｙを１桁右シフ
トする２-1スケーラ、６６〜６８は加算するか否かを選
択するセレクタ、６９〜７１は加算器、７２は加算器７
１の加算結果を一時記憶するレジスタ、７３は３桁右シ
フトする２-3スケーラ、７４は加算器７１の加算結果を
一時記憶するレジスタ、７５は１桁右シフトする２-1ス
ケーラである。
【００１５】この乗算器では、まずレジスタ７２の内容
を初期化して零とする。次にＲＯＭ６１から出力される
符号によりセレクタ６３を切り換え、乗数Ｘが正のとき
は被乗数をそのまま、負のときは２の補数器６２の出力
を選択する。また、Ｎ分割した乗数の上位Ｎ個の値に応
じてセレクタ６６〜６８を切り替える。被乗数Ｙをセレ
クタ６３、２-1スケーラ６４、６５の入力に与え、それ
らの出力を加算器６９〜７１で加算し、その結果に対し
てレジスタ７２の値を２-3スケーラ７２でスケーリング
した値を加算する。レジスタ７２の初期化を除く以上の
動作を合計Ｎ回だけＲＯＭ７１のアドレスを＋１しなが
ら実行する。Ｎ回行った後にその結果をレジスタ７４に
一時記憶し、その出力を２-1スケーラ７５でスケーリン
グして出力することで、乗算結果が得られる。
を初期化して零とする。次にＲＯＭ６１から出力される
符号によりセレクタ６３を切り換え、乗数Ｘが正のとき
は被乗数をそのまま、負のときは２の補数器６２の出力
を選択する。また、Ｎ分割した乗数の上位Ｎ個の値に応
じてセレクタ６６〜６８を切り替える。被乗数Ｙをセレ
クタ６３、２-1スケーラ６４、６５の入力に与え、それ
らの出力を加算器６９〜７１で加算し、その結果に対し
てレジスタ７２の値を２-3スケーラ７２でスケーリング
した値を加算する。レジスタ７２の初期化を除く以上の
動作を合計Ｎ回だけＲＯＭ７１のアドレスを＋１しなが
ら実行する。Ｎ回行った後にその結果をレジスタ７４に
一時記憶し、その出力を２-1スケーラ７５でスケーリン
グして出力することで、乗算結果が得られる。
【００１６】前記した例では、図６に示したｉの数列和
を同時に処理し、ｊの数列和を時分割処理することによ
り、１回の乗算を３（＝Ｎ）クロックで実現する。ま
ず、ＲＯＭアドレス０（ｊ＝０）のとき、ｉ＝０，０，
−１であるので、乗数Ｘの符号は負でありセレクタ６３
はＢ側に切り替わり被乗数Ｙを２の補数器６２により２
の補数変換した値を選択して出力する。また、セレクタ
６６、６７はＡ側に切り替わり０を選択し加算器６９は
加算処理しない。しかし、セレクタ６８が２-1スケーラ
６５の出力を選択するので、加算器７０には被乗数Ｙの
２の補数を２-1スケーラ６４、６５でスケーリングした
値が得られる。次にＲＯＭ７１のアドレスが＋１する
と、ＲＯＭアドレス１（ｊ＝１）となるが、このとき
も、ｉ＝０，０，−１であるので、同様な処理が行われ
る。さらに、ＲＯＭ７１のアドレスが＋１してＲＯＭア
ドレス２（ｊ＝２）のときは、ｉ＝０，０，０であるの
で、加算処理は行われない。以上のようにＮ＝３回で処
理が行われる。加算器７１ではＲＯＭアドレス０のとき
の処理データを２-3スケーラ７３で３桁右シフトした値
にＲＯＭアドレス１のときの処理データが加算される。
このデータがレジスタ７４に一時的に格納され、２-1ス
ケーラ７５で１桁右シフトされて出力データとなる。
を同時に処理し、ｊの数列和を時分割処理することによ
り、１回の乗算を３（＝Ｎ）クロックで実現する。ま
ず、ＲＯＭアドレス０（ｊ＝０）のとき、ｉ＝０，０，
−１であるので、乗数Ｘの符号は負でありセレクタ６３
はＢ側に切り替わり被乗数Ｙを２の補数器６２により２
の補数変換した値を選択して出力する。また、セレクタ
６６、６７はＡ側に切り替わり０を選択し加算器６９は
加算処理しない。しかし、セレクタ６８が２-1スケーラ
６５の出力を選択するので、加算器７０には被乗数Ｙの
２の補数を２-1スケーラ６４、６５でスケーリングした
値が得られる。次にＲＯＭ７１のアドレスが＋１する
と、ＲＯＭアドレス１（ｊ＝１）となるが、このとき
も、ｉ＝０，０，−１であるので、同様な処理が行われ
る。さらに、ＲＯＭ７１のアドレスが＋１してＲＯＭア
ドレス２（ｊ＝２）のときは、ｉ＝０，０，０であるの
で、加算処理は行われない。以上のようにＮ＝３回で処
理が行われる。加算器７１ではＲＯＭアドレス０のとき
の処理データを２-3スケーラ７３で３桁右シフトした値
にＲＯＭアドレス１のときの処理データが加算される。
このデータがレジスタ７４に一時的に格納され、２-1ス
ケーラ７５で１桁右シフトされて出力データとなる。
【００１７】
【発明が解決しようとする課題】ところが、上記第２の
従来の技術の乗算器では、これを１周期２５６クロック
で動作するデジタルフィルタに適用した場合、例えば、
Ｎ＝４、係数１７ビットの演算が６４回（＝２５６／
４）しかできず、第１の従来技術の乗算器でも同程度の
演算しかできなかった。これ以上の高速乗算を行うため
には、面積の大きい並列乗算器を使用しなければならな
いという問題があった。
従来の技術の乗算器では、これを１周期２５６クロック
で動作するデジタルフィルタに適用した場合、例えば、
Ｎ＝４、係数１７ビットの演算が６４回（＝２５６／
４）しかできず、第１の従来技術の乗算器でも同程度の
演算しかできなかった。これ以上の高速乗算を行うため
には、面積の大きい並列乗算器を使用しなければならな
いという問題があった。
【００１８】本発明の目的は、上記した問題を解消し
て、ハードウエアの面積の増加を少なく抑え、かつ一定
クロック内での乗算回数を増加させる、つまり高速演算
できるようにしたことができるようにした乗算器を提供
することにある。
て、ハードウエアの面積の増加を少なく抑え、かつ一定
クロック内での乗算回数を増加させる、つまり高速演算
できるようにしたことができるようにした乗算器を提供
することにある。
【００１９】
【課題を解決するための手段】第１の発明は、乗数をＮ
ビット単位でＬＳＢ側から順に第１〜第Ｎの分割乗数に
分け、前記第１の分割乗数と被乗数とを乗算して第１の
部分積を生成し、該第１の部分積をＮ桁右シフトした値
に対して前記第２の分割乗数と前記被乗数とを乗算して
生成した第２の部分積を加算して第１の累算値を生成
し、該第１の累算値をＮ桁右シフトした値に対して前記
第３の分割乗数と前記被乗数とを乗算して生成した第３
の部分積を加算して第２の累算値を生成し、以後これを
第Ｎ−１の累算値まで繰り返し、該第Ｎ−１の累算値に
基づき前記乗数と前記被乗数との乗算結果を生成する乗
算器において、前記第１〜第Ｎの分割乗数のうち全ての
ビットが０の１又は２以上の分割乗数と前記被乗数との
部分積生成を省略し、該部分積生成を省略した分割乗数
よりもＬＳＢ側の分割乗数と前記被乗数との部分積によ
り累算値を生成するとき、前記部分積生成を省略した分
割乗数の合計ビット分だけ右シフトさせることを特徴と
する乗算器として構成した。
ビット単位でＬＳＢ側から順に第１〜第Ｎの分割乗数に
分け、前記第１の分割乗数と被乗数とを乗算して第１の
部分積を生成し、該第１の部分積をＮ桁右シフトした値
に対して前記第２の分割乗数と前記被乗数とを乗算して
生成した第２の部分積を加算して第１の累算値を生成
し、該第１の累算値をＮ桁右シフトした値に対して前記
第３の分割乗数と前記被乗数とを乗算して生成した第３
の部分積を加算して第２の累算値を生成し、以後これを
第Ｎ−１の累算値まで繰り返し、該第Ｎ−１の累算値に
基づき前記乗数と前記被乗数との乗算結果を生成する乗
算器において、前記第１〜第Ｎの分割乗数のうち全ての
ビットが０の１又は２以上の分割乗数と前記被乗数との
部分積生成を省略し、該部分積生成を省略した分割乗数
よりもＬＳＢ側の分割乗数と前記被乗数との部分積によ
り累算値を生成するとき、前記部分積生成を省略した分
割乗数の合計ビット分だけ右シフトさせることを特徴と
する乗算器として構成した。
【００２０】第２の発明は、第１の発明において、前記
第１〜第Ｎの分割乗数のうち、前記部分積生成を省略し
た分割乗数よりもＬＳＢ側の分割乗数に右シフトデータ
を付加して、前記部分積生成を省略した分割乗数を除く
他の分割乗数をメモリに格納し、該メモリよりＬＳＢ側
の分割乗数から順に読み出して前記被乗数との乗算によ
る部分積生成、前記部分積生成を省略した分割乗数のビ
ット分の右シフトを行うことを特徴とする乗算器として
構成した。
第１〜第Ｎの分割乗数のうち、前記部分積生成を省略し
た分割乗数よりもＬＳＢ側の分割乗数に右シフトデータ
を付加して、前記部分積生成を省略した分割乗数を除く
他の分割乗数をメモリに格納し、該メモリよりＬＳＢ側
の分割乗数から順に読み出して前記被乗数との乗算によ
る部分積生成、前記部分積生成を省略した分割乗数のビ
ット分の右シフトを行うことを特徴とする乗算器として
構成した。
【００２１】第３の発明は、前記第１又は第２の発明に
おいて、前記部分積生成を省略した分割乗数を除く他の
分割乗数に極性を示すビットを付加し、該極性が負を表
すとき前記被乗数を２の補数に変換し、該変換した２の
補数とで部分積生成を行うことを特徴とする乗算器とし
て構成した。
おいて、前記部分積生成を省略した分割乗数を除く他の
分割乗数に極性を示すビットを付加し、該極性が負を表
すとき前記被乗数を２の補数に変換し、該変換した２の
補数とで部分積生成を行うことを特徴とする乗算器とし
て構成した。
【００２２】
［第１の実施の形態］図１は本発明の第１の実施の形態
の乗算器の構成を示すブロック図である。１は乗数Ｘを
分割した変換データを記憶させたＲＯＭ、２は被乗数Ｙ
を２の補数に変換する２の補数器、３は乗数の符号に応
じて被乗数Ｙ又は２の補数器２の出力を選択するセレク
タ、４〜６は入力データを１桁右シフトする２-1スケー
ラ、７〜１０はＲＯＭ１に格納した乗数Ｘの変換データ
で制御されるセレクタ、１１〜１３はセレクタ７〜１０
の出力を加算する加算器、１４は入力するデータの右シ
フト量をＲＯＭ１に格納した乗数Ｘの変換データに基づ
いて制御するバレルシフタ、１５は加算器、１６はその
加算器１５の出力を一時記憶するレジスタ、１７はデー
タを４桁右シフトする２-4スケーラ、１８は加算器１５
の出力を一時記憶するレジスタ、１９はレジスタ１８の
出力データを１桁右シフトする２-1スケーラである。前
記した２-1スケーラ４〜６、セレクタ７〜１０、加算器
１１〜１３は部分積生成を行い、加算器１５、レジスタ
１６、２-4スケーラ１７はその部分積をシフトして累加
算する。
の乗算器の構成を示すブロック図である。１は乗数Ｘを
分割した変換データを記憶させたＲＯＭ、２は被乗数Ｙ
を２の補数に変換する２の補数器、３は乗数の符号に応
じて被乗数Ｙ又は２の補数器２の出力を選択するセレク
タ、４〜６は入力データを１桁右シフトする２-1スケー
ラ、７〜１０はＲＯＭ１に格納した乗数Ｘの変換データ
で制御されるセレクタ、１１〜１３はセレクタ７〜１０
の出力を加算する加算器、１４は入力するデータの右シ
フト量をＲＯＭ１に格納した乗数Ｘの変換データに基づ
いて制御するバレルシフタ、１５は加算器、１６はその
加算器１５の出力を一時記憶するレジスタ、１７はデー
タを４桁右シフトする２-4スケーラ、１８は加算器１５
の出力を一時記憶するレジスタ、１９はレジスタ１８の
出力データを１桁右シフトする２-1スケーラである。前
記した２-1スケーラ４〜６、セレクタ７〜１０、加算器
１１〜１３は部分積生成を行い、加算器１５、レジスタ
１６、２-4スケーラ１７はその部分積をシフトして累加
算する。
【００２３】さて、これを動作させるには、乗数Ｘを、
複数の「符号、分割乗数データ、桁シフトデータ」に変
換した変換データとして、ＲＯＭ１に記憶させておく。
この場合のＲＯＭ１に格納される変換データのビット数
は７ビットであり、符号は１ビット（正＝０、負＝
１）、分割乗数データは４ビット、桁シフトデータは２
ビットである。以下では、次のように乗数Ｘ、被乗数Ｙ
を１７ビットとして説明する。なお、「／」は符号や４
ビット区切りを示すものである。 乗数Ｘa ＝０／１１０１／１１０１／００００／１１１１（正の乗数） 乗数Ｘb ＝１／１０１０／１１１１／００００／００００（負の乗数） 被乗数Ｙ＝０／００００／１１００／００００／００００（正の被乗数）
複数の「符号、分割乗数データ、桁シフトデータ」に変
換した変換データとして、ＲＯＭ１に記憶させておく。
この場合のＲＯＭ１に格納される変換データのビット数
は７ビットであり、符号は１ビット（正＝０、負＝
１）、分割乗数データは４ビット、桁シフトデータは２
ビットである。以下では、次のように乗数Ｘ、被乗数Ｙ
を１７ビットとして説明する。なお、「／」は符号や４
ビット区切りを示すものである。 乗数Ｘa ＝０／１１０１／１１０１／００００／１１１１（正の乗数） 乗数Ｘb ＝１／１０１０／１１１１／００００／００００（負の乗数） 被乗数Ｙ＝０／００００／１１００／００００／００００（正の被乗数）
【００２４】まず、正の乗数Ｘa は次のように変換して
ＲＯＭ１に記憶させる。先頭ビット（ＭＳＢ）は符号
（０＝正、１＝負）、中の４ビットは乗数データであ
る。最後の２ビットはバレルシフタ１４を制御する桁シ
フトデータで、「００」→シフトなし、「０１」→４桁
右シフト、「１０」→８桁右シフト移動、「１１」→１
２桁右シフトである。 このように、乗数Ｘa についての変換データは、先頭ビ
ット（符号）の次の第２〜第５ビットと、第６〜第９ビ
ットの「１１０１」はシフトなしとし、第１０〜第１３
ビットの「００００」についてはこれを省略し、その後
の第１４〜第１７ビットの「１１１１」は４桁右シフト
のデータ「０１」と組み合せている。すなわち、第１０
〜第１３ビットの「００００」にかかる部分積生成の演
算が省略できる。なお、ＲＯＭ１には、そのアドレス０
〜２に、乗数Ｘa のＬＳＢ側の分割乗数データから順に
格納している。次に負の乗数Ｘb は次のように変換して
ＲＯＭ１に記憶させる。 このように負の乗数Ｘb については、ＭＳＢ側から第１
０〜第１３ビットと、第１４〜第１７ビットの「０００
０」を省略している。すなわち、第１０〜第１３ビッ
ト、第１４〜第１７ビットの「００００」にかかる部分
積生成の演算が省略できる。
ＲＯＭ１に記憶させる。先頭ビット（ＭＳＢ）は符号
（０＝正、１＝負）、中の４ビットは乗数データであ
る。最後の２ビットはバレルシフタ１４を制御する桁シ
フトデータで、「００」→シフトなし、「０１」→４桁
右シフト、「１０」→８桁右シフト移動、「１１」→１
２桁右シフトである。 このように、乗数Ｘa についての変換データは、先頭ビ
ット（符号）の次の第２〜第５ビットと、第６〜第９ビ
ットの「１１０１」はシフトなしとし、第１０〜第１３
ビットの「００００」についてはこれを省略し、その後
の第１４〜第１７ビットの「１１１１」は４桁右シフト
のデータ「０１」と組み合せている。すなわち、第１０
〜第１３ビットの「００００」にかかる部分積生成の演
算が省略できる。なお、ＲＯＭ１には、そのアドレス０
〜２に、乗数Ｘa のＬＳＢ側の分割乗数データから順に
格納している。次に負の乗数Ｘb は次のように変換して
ＲＯＭ１に記憶させる。 このように負の乗数Ｘb については、ＭＳＢ側から第１
０〜第１３ビットと、第１４〜第１７ビットの「０００
０」を省略している。すなわち、第１０〜第１３ビッ
ト、第１４〜第１７ビットの「００００」にかかる部分
積生成の演算が省略できる。
【００２５】乗算処理は次のように行われる。まず、レ
ジスタ１６、１８を初期化し、ＲＯＭ１を「アドレス
０」に設定する。この「アドレス０」の変換データはＭ
ＳＢが「０」であるのでセレクタ３がＡ側に切り替えら
れて被乗数Ｙがそのまま選択され、またその変換データ
の分割乗数が「１１１１」なので、セレクタ７〜１０は
すべてＢ側に切り替えられ、セレタク３、２-1スケーラ
４〜６の出力のすべてが加算器１１〜１３で加算され
て、その分割乗数「１１１１」と乗数Ｙとの部分積が形
成される。すなわち、まず、セレクタ７の出力は、被乗
数Ｙそのままの、 ０／００００／１１００／００００／００００／０００
０／００００ セレクタ８の出力は、被乗数Ｙを１桁右シフトした、 ０／００００／０１１０／００００／００００／０００
０／００００ セレクタ９の出力は、被乗数Ｙを２桁右シフトした、 ０／００００／００１１／００００／００００／０００
０／００００ セレクタ１０の出力は、被乗数Ｙを３桁右シフトした ０／００００／０００１／１０００／００００／０００
０／００００ である（なお、後段に４ビット＋４ビットを追加してい
るが後のシフトを考慮してのものである）ので、加算器
１３の出力（部分積）はこれらの全加算値、 ０／０００１／０１１０／１０００／００００／０００
０／００００ となる。次に、ここでは「アドレス０」の変換データの
ＬＳＢ側の２ビットが「０１」であるので、バレルシフ
タ１４では、前記加算器１３で生成した部分積データを
４桁右方向にシフトさるから、その出力は、 ０／００００／０００１／０１１０／１０００／０００
０／００００ となる。そして加算器１５の出力は、レジスタ１６の内
容が０であるため、バレルシフタ１４の出力値と同じに
なる。このデータをレジスタ１６に取り込む。
ジスタ１６、１８を初期化し、ＲＯＭ１を「アドレス
０」に設定する。この「アドレス０」の変換データはＭ
ＳＢが「０」であるのでセレクタ３がＡ側に切り替えら
れて被乗数Ｙがそのまま選択され、またその変換データ
の分割乗数が「１１１１」なので、セレクタ７〜１０は
すべてＢ側に切り替えられ、セレタク３、２-1スケーラ
４〜６の出力のすべてが加算器１１〜１３で加算され
て、その分割乗数「１１１１」と乗数Ｙとの部分積が形
成される。すなわち、まず、セレクタ７の出力は、被乗
数Ｙそのままの、 ０／００００／１１００／００００／００００／０００
０／００００ セレクタ８の出力は、被乗数Ｙを１桁右シフトした、 ０／００００／０１１０／００００／００００／０００
０／００００ セレクタ９の出力は、被乗数Ｙを２桁右シフトした、 ０／００００／００１１／００００／００００／０００
０／００００ セレクタ１０の出力は、被乗数Ｙを３桁右シフトした ０／００００／０００１／１０００／００００／０００
０／００００ である（なお、後段に４ビット＋４ビットを追加してい
るが後のシフトを考慮してのものである）ので、加算器
１３の出力（部分積）はこれらの全加算値、 ０／０００１／０１１０／１０００／００００／０００
０／００００ となる。次に、ここでは「アドレス０」の変換データの
ＬＳＢ側の２ビットが「０１」であるので、バレルシフ
タ１４では、前記加算器１３で生成した部分積データを
４桁右方向にシフトさるから、その出力は、 ０／００００／０００１／０１１０／１０００／０００
０／００００ となる。そして加算器１５の出力は、レジスタ１６の内
容が０であるため、バレルシフタ１４の出力値と同じに
なる。このデータをレジスタ１６に取り込む。
【００２６】次にＲＯＭ１のアドレスを＋１して「アド
レス１」にする。この「アドレス１」の変換データはＭ
ＳＢが「０」であるのでセレクタ３がＡ側に切り替えら
れて被乗数Ｙがそのまま選択され、またその変換データ
の分割乗数が「１１０１」なので、セレクタ７、８、１
０はＢ側に切り替えられ、セレクタ９はＡ側に切り替え
られる。セレタク３、２-1スケーラ４、６の出力が加算
器１１〜１３で加算される。なお、２-1スケーラ５の出
力は加算されない。上記と同様にして、加算器１３の出
力（部分積）は、 ０／００００／１１００／００００／００００／００００／００００ ＋０／００００／０１１０／００００／００００／００００／００００ ＋０／００００／００００／００００／００００／００００／００００ ＋０／００００／０００１／１０００／００００／００００／００００ ＝０／０００１／００１１／１０００／００００／００００／００００ となる。データの３段目はセレクタ９の出力であるがＡ
側を選択したため、オール０である。次に、バレルシフ
タ１４ではシフト量が０であるので、その出力は加算器
１３の出力と同じとなる。一方、レジスタ１６には前回
（ＲＯＭアドレス０の処理時）のバレルシフタ１４の出
力データ ０／００００／０００１／０１１０／１０００／０００
０／００００ が記憶されており、これを２-4スケーラ１７を通過させ
ると４桁右シフトされるので、その２-4スケーラ１７の
出力は、 ０／００００／００００／０００１／０１１０／１００
０／００００ となり、前記バレルシフタ１４の出力と次のように加算
される。 ０／０００１／００１１／１０００／００００／００００／００００ ＋０／００００／００００／０００１／０１１０／１０００／００００ ＝０／０００１／００１１／１００１／０１１０／１０００／００００ このデータはレジスタ１６に取り込まれる。
レス１」にする。この「アドレス１」の変換データはＭ
ＳＢが「０」であるのでセレクタ３がＡ側に切り替えら
れて被乗数Ｙがそのまま選択され、またその変換データ
の分割乗数が「１１０１」なので、セレクタ７、８、１
０はＢ側に切り替えられ、セレクタ９はＡ側に切り替え
られる。セレタク３、２-1スケーラ４、６の出力が加算
器１１〜１３で加算される。なお、２-1スケーラ５の出
力は加算されない。上記と同様にして、加算器１３の出
力（部分積）は、 ０／００００／１１００／００００／００００／００００／００００ ＋０／００００／０１１０／００００／００００／００００／００００ ＋０／００００／００００／００００／００００／００００／００００ ＋０／００００／０００１／１０００／００００／００００／００００ ＝０／０００１／００１１／１０００／００００／００００／００００ となる。データの３段目はセレクタ９の出力であるがＡ
側を選択したため、オール０である。次に、バレルシフ
タ１４ではシフト量が０であるので、その出力は加算器
１３の出力と同じとなる。一方、レジスタ１６には前回
（ＲＯＭアドレス０の処理時）のバレルシフタ１４の出
力データ ０／００００／０００１／０１１０／１０００／０００
０／００００ が記憶されており、これを２-4スケーラ１７を通過させ
ると４桁右シフトされるので、その２-4スケーラ１７の
出力は、 ０／００００／００００／０００１／０１１０／１００
０／００００ となり、前記バレルシフタ１４の出力と次のように加算
される。 ０／０００１／００１１／１０００／００００／００００／００００ ＋０／００００／００００／０００１／０１１０／１０００／００００ ＝０／０００１／００１１／１００１／０１１０／１０００／００００ このデータはレジスタ１６に取り込まれる。
【００２７】次に、ＲＯＭ１のアドレスを＋１して、
「アドレス２」にする。この「アドレス２」の変換デー
タは前記した「アドレス１」の変換データと全く同じで
あるので、被乗数Ｙに対して同じ処理が行われて同じ部
分積が生成する。次に、バレルシフタ１４の出力は、 ０／０００１／００１１／１０００／００００／０００
０／００００ となり、このときレジスタ１６に記憶されているデータ
は、前述した ０／０００１／００１１／１００１／０１１０／１００
０／００００ であるので、２-4スケーラ１７でこれを４桁右シフトし
たデータと加算器１５で加算すると、 ０／０００１／００１１／１０００／００００／００００／００００ ＋０／００００／０００１／００１１／１００１／０１１０／１０００ ＝０／０００１／０１００／１０１１／１００１／０１１０／１０００ となり、前記ＲＯＭ１のアドレス０〜２の変換データに
基づき生成した部分積をバレルシフタ１４や２-4スケー
ラ１７でシフトし累加算した値がこの加算器１５に得ら
れる。
「アドレス２」にする。この「アドレス２」の変換デー
タは前記した「アドレス１」の変換データと全く同じで
あるので、被乗数Ｙに対して同じ処理が行われて同じ部
分積が生成する。次に、バレルシフタ１４の出力は、 ０／０００１／００１１／１０００／００００／０００
０／００００ となり、このときレジスタ１６に記憶されているデータ
は、前述した ０／０００１／００１１／１００１／０１１０／１００
０／００００ であるので、２-4スケーラ１７でこれを４桁右シフトし
たデータと加算器１５で加算すると、 ０／０００１／００１１／１０００／００００／００００／００００ ＋０／００００／０００１／００１１／１００１／０１１０／１０００ ＝０／０００１／０１００／１０１１／１００１／０１１０／１０００ となり、前記ＲＯＭ１のアドレス０〜２の変換データに
基づき生成した部分積をバレルシフタ１４や２-4スケー
ラ１７でシフトし累加算した値がこの加算器１５に得ら
れる。
【００２８】以上で１つの正の乗数Ｘａについて被乗数
Ｙとの乗算の演算が完了したので、レジスタ１８にこれ
を取り込む。次の２-1スケーラ１９で１桁シフトした
値、 ０／００００／１０１０／０１０１／１１００／１０１
１／０１０００ が、乗数Ｘａと被乗数Ｙの乗算結果Ｐ＝Ｘａ・Ｙとな
る。実数で検算すると、 乗数Ｘａ＝０／１１０１／１１０１／００００／１１１１＝ 0.8635101318 被乗数Ｙ＝０／００００／１１００／００００／００００＝ 0.046875 乗算結果Ｐ＝Ｘａ・Ｙ＝ 0.04047703743 一方、本実施の形態の演算結果は、 ０／００００／１０１０／０１０１／１１００／１０１
１／０１０００＝ 0.04047703743 となり、実数の乗算結果と一致する。
Ｙとの乗算の演算が完了したので、レジスタ１８にこれ
を取り込む。次の２-1スケーラ１９で１桁シフトした
値、 ０／００００／１０１０／０１０１／１１００／１０１
１／０１０００ が、乗数Ｘａと被乗数Ｙの乗算結果Ｐ＝Ｘａ・Ｙとな
る。実数で検算すると、 乗数Ｘａ＝０／１１０１／１１０１／００００／１１１１＝ 0.8635101318 被乗数Ｙ＝０／００００／１１００／００００／００００＝ 0.046875 乗算結果Ｐ＝Ｘａ・Ｙ＝ 0.04047703743 一方、本実施の形態の演算結果は、 ０／００００／１０１０／０１０１／１１００／１０１
１／０１０００＝ 0.04047703743 となり、実数の乗算結果と一致する。
【００２９】続けて、負の乗数Ｘb と被乗数Ｙの乗算に
ついて説明する。レジスタ１６、１８を初期化し、ＲＯ
Ｍ１のアドレスを＋１して「アドレス３」にする。この
「アドレス３」に記憶された変換データは、 １／１１１１／００ であり、ＭＳＢが「１」であるのでセレクタ３がＢ側に
切り替えられて被乗数Ｙの２の補数が選択され、またこ
の変換データは分割乗数が「１１１１」なのでセレクタ
７〜１０はＢ側に切り替えられ、セレタク３、２-1スケ
ーラ４〜６の出力のすべてが加算器１１〜１３で加算さ
れるので、加算器１３に得られる部分積のデータは、 となる。バレルシフタ１４では桁移動が行われないの
で、その出力は加算器１３の出力と同じである。そして
加算器１５の出力は、レジスタ１６の内容が０であるた
め、バレルシフタ１４の出力値と同じになる。このデー
タをレジスタ１６に取り込む。
ついて説明する。レジスタ１６、１８を初期化し、ＲＯ
Ｍ１のアドレスを＋１して「アドレス３」にする。この
「アドレス３」に記憶された変換データは、 １／１１１１／００ であり、ＭＳＢが「１」であるのでセレクタ３がＢ側に
切り替えられて被乗数Ｙの２の補数が選択され、またこ
の変換データは分割乗数が「１１１１」なのでセレクタ
７〜１０はＢ側に切り替えられ、セレタク３、２-1スケ
ーラ４〜６の出力のすべてが加算器１１〜１３で加算さ
れるので、加算器１３に得られる部分積のデータは、 となる。バレルシフタ１４では桁移動が行われないの
で、その出力は加算器１３の出力と同じである。そして
加算器１５の出力は、レジスタ１６の内容が０であるた
め、バレルシフタ１４の出力値と同じになる。このデー
タをレジスタ１６に取り込む。
【００３０】次にＲＯＭ１のアドレスを＋１して「アド
レス４」にする。この「アドレス４」の変換データは、 １／１０１０／００ であり、ＭＳＢが「１」であるのでセレクタ３がＢ側に
切り替えられて被乗数Ｙの２の補数が選択され、またこ
の変換データの分割乗数が「１０１０」であるのでセレ
クタ７、９がＢ側に切り替えられ、セレクタ８、１０が
Ａ側に切り替えられる。よって、セレタク３、２-1スケ
ーラ５の出力のみが加算器１１〜１３で加算される。よ
って、加算器１３に出力する部分積のデータは、 となる。このデータは、バレルシフタ１４ではシフトさ
れない。また、レジスタ１６には前記した、 １／１１１０／１００１／１０００／００００ が記憶され、これが２-4シフタ１７で４桁右シフトする
と、 １／１１１１／１１１０／１００１／１０００ となり、これが加算器１５に加わるので、この加算器１
５の出力データは、 となる。以上で乗数Ｘb と被乗数Ｙとの乗算演算が終了
したので、レジスタ１８にこのデータを取り込む。最終
出力データは、２-1スケーラ１９を通った値、 １／１１１１／０１１１／１１００／１１００ が乗数Ｘb と被乗数Ｙの乗算結果Ｐ＝Ｘb ・Ｙとなる。
実数で検算すると、 乗数Ｘb ＝１／１０１０／１１１１／００００／００００＝ -0.68359375 被乗数Ｙ＝０／００００／１１００／００００／００００＝ 0.046875 乗算結果Ｐ＝Ｘb ・Ｙ＝ -0.032043457 となる。一方、本実施の形態の演算結果は、 １／１１１１／０１１１／１１００／１１００ ＝ -0.032043457 となり、上記実数の乗算結果と一致する。
レス４」にする。この「アドレス４」の変換データは、 １／１０１０／００ であり、ＭＳＢが「１」であるのでセレクタ３がＢ側に
切り替えられて被乗数Ｙの２の補数が選択され、またこ
の変換データの分割乗数が「１０１０」であるのでセレ
クタ７、９がＢ側に切り替えられ、セレクタ８、１０が
Ａ側に切り替えられる。よって、セレタク３、２-1スケ
ーラ５の出力のみが加算器１１〜１３で加算される。よ
って、加算器１３に出力する部分積のデータは、 となる。このデータは、バレルシフタ１４ではシフトさ
れない。また、レジスタ１６には前記した、 １／１１１０／１００１／１０００／００００ が記憶され、これが２-4シフタ１７で４桁右シフトする
と、 １／１１１１／１１１０／１００１／１０００ となり、これが加算器１５に加わるので、この加算器１
５の出力データは、 となる。以上で乗数Ｘb と被乗数Ｙとの乗算演算が終了
したので、レジスタ１８にこのデータを取り込む。最終
出力データは、２-1スケーラ１９を通った値、 １／１１１１／０１１１／１１００／１１００ が乗数Ｘb と被乗数Ｙの乗算結果Ｐ＝Ｘb ・Ｙとなる。
実数で検算すると、 乗数Ｘb ＝１／１０１０／１１１１／００００／００００＝ -0.68359375 被乗数Ｙ＝０／００００／１１００／００００／００００＝ 0.046875 乗算結果Ｐ＝Ｘb ・Ｙ＝ -0.032043457 となる。一方、本実施の形態の演算結果は、 １／１１１１／０１１１／１１００／１１００ ＝ -0.032043457 となり、上記実数の乗算結果と一致する。
【００３１】［その他の実施の形態］図２は別の実施の
形態の乗算器の構成を示すブロック図である。図１に示
したものとは、２-4スケーラ１７がなくなっているが、
ここでは加算器１５のレジスタ１６からの入力側に２-4
スケーラの機能を付加させている。図３はさらに別の実
施の形態を示す図である。ここでは、バレルシフタ１
４”をレジスタ１６と加算器１５との間に設け、加算器
１５で累算した結果に対して桁シフトを行うようにして
いる。このときは、バレルシフタ１４”の制御を１タイ
ミング遅れた時点で行う。
形態の乗算器の構成を示すブロック図である。図１に示
したものとは、２-4スケーラ１７がなくなっているが、
ここでは加算器１５のレジスタ１６からの入力側に２-4
スケーラの機能を付加させている。図３はさらに別の実
施の形態を示す図である。ここでは、バレルシフタ１
４”をレジスタ１６と加算器１５との間に設け、加算器
１５で累算した結果に対して桁シフトを行うようにして
いる。このときは、バレルシフタ１４”の制御を１タイ
ミング遅れた時点で行う。
【００３２】
【発明の効果】以上から本発明によれば、分割乗数がす
べて０の場合に、その分割乗数と被乗数との部分積生成
を行わないので、その分だけ演算回数が削減でき、乗算
の高速化を図ることができる。すなわち、一定のクロッ
ク数で演算できる乗算回数を増大させることができる。
べて０の場合に、その分割乗数と被乗数との部分積生成
を行わないので、その分だけ演算回数が削減でき、乗算
の高速化を図ることができる。すなわち、一定のクロッ
ク数で演算できる乗算回数を増大させることができる。
【図１】 本発明の第１の実施の形態の乗算器の構成を
示す機能ブロック図である。
示す機能ブロック図である。
【図２】 本発明の第２の実施の形態の乗算器の構成を
示す機能ブロック図である。
示す機能ブロック図である。
【図３】 本発明の第３の実施の形態の乗算器の構成を
示す機能ブロック図である。
示す機能ブロック図である。
【図４】 従来のＣＳＤ方式の乗算器の構成を示す機能
ブロック図である。
ブロック図である。
【図５】 従来のＵＰＴＶＤ方式の乗算の説明のための
乗数データの説明図である。
乗数データの説明図である。
【図６】 従来のＵＰＴＶＤ方式の乗算の説明のための
乗数の変換データの説明図ででる。
乗数の変換データの説明図ででる。
【図７】 従来のＵＰＴＶＤ方式の乗算器の構成を示す
機能ブロック図である。
機能ブロック図である。
１：乗数Ｘの変換データを格納するＲＯＭ、２：被乗数
Ｙを２の補数に変換する２の補数器、３：変換データの
符号により制御されるセレクタ、４〜６：被乗数のデー
タを１桁右シフトする２-1スケーラ、７〜１０：変換デ
ータの変換乗数により制御されるセレクタ、１１〜１
３：部分積を生成するための加算器、１４、１４’、１
４”：省略した変換乗数に対応して部分積の桁をシフト
するバレルシフタ、１５：部分積のシフト累算値を生成
する加算器、１６：累算値を一時記憶するレジスタ、１
７：累算値を４桁右シフトする２-4スケーラ、１８：累
算値を一時記憶するレジスタ、１９：２-1スケーラ。
Ｙを２の補数に変換する２の補数器、３：変換データの
符号により制御されるセレクタ、４〜６：被乗数のデー
タを１桁右シフトする２-1スケーラ、７〜１０：変換デ
ータの変換乗数により制御されるセレクタ、１１〜１
３：部分積を生成するための加算器、１４、１４’、１
４”：省略した変換乗数に対応して部分積の桁をシフト
するバレルシフタ、１５：部分積のシフト累算値を生成
する加算器、１６：累算値を一時記憶するレジスタ、１
７：累算値を４桁右シフトする２-4スケーラ、１８：累
算値を一時記憶するレジスタ、１９：２-1スケーラ。
Claims (3)
- 【請求項１】乗数をＮビット単位でＬＳＢ側から順に第
１〜第Ｎの分割乗数に分け、前記第１の分割乗数と被乗
数とを乗算して第１の部分積を生成し、該第１の部分積
をＮ桁右シフトした値に対して前記第２の分割乗数と前
記被乗数とを乗算して生成した第２の部分積を加算して
第１の累算値を生成し、該第１の累算値をＮ桁右シフト
した値に対して前記第３の分割乗数と前記被乗数とを乗
算して生成した第３の部分積を加算して第２の累算値を
生成し、以後これを第Ｎ−１の累算値まで繰り返し、該
第Ｎ−１の累算値に基づき前記乗数と前記被乗数との乗
算結果を生成する乗算器において、 前記第１〜第Ｎの分割乗数のうち全てのビットが０の１
又は２以上の分割乗数と前記被乗数との部分積生成を省
略し、該部分積生成を省略した分割乗数よりもＬＳＢ側
の分割乗数と前記被乗数との部分積により累算値を生成
するとき、前記部分積生成を省略した分割乗数の合計ビ
ット分だけ右シフトさせることを特徴とする乗算器。 - 【請求項２】前記第１〜第Ｎの分割乗数のうち、前記部
分積生成を省略した分割乗数よりもＬＳＢ側の分割乗数
に右シフトデータを付加して、前記部分積生成を省略し
た分割乗数を除く他の分割乗数をメモリに格納し、該メ
モリよりＬＳＢ側の分割乗数から順に読み出して前記被
乗数との乗算による部分積生成、前記部分積生成を省略
した分割乗数のビット分の右シフトを行うことを特徴と
する請求項１に記載の乗算器。 - 【請求項３】前記部分積生成を省略した分割乗数を除く
他の分割乗数に極性を示すビットを付加し、該極性が負
を表すとき前記被乗数を２の補数に変換し、該変換した
２の補数とで部分積生成を行うことを特徴とする請求項
１又は２に記載の乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8214984A JPH1049347A (ja) | 1996-07-29 | 1996-07-29 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8214984A JPH1049347A (ja) | 1996-07-29 | 1996-07-29 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1049347A true JPH1049347A (ja) | 1998-02-20 |
Family
ID=16664786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8214984A Pending JPH1049347A (ja) | 1996-07-29 | 1996-07-29 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1049347A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999067704A1 (fr) * | 1998-06-23 | 1999-12-29 | Wataru Ogata | Systeme de division utilisant une memoire de faible capacite |
| JP2008535077A (ja) * | 2005-03-31 | 2008-08-28 | エヌエックスピー ビー ヴィ | カノニカル形式で署名された数字の乗算器 |
| CN110647307A (zh) * | 2019-09-24 | 2020-01-03 | 上海寒武纪信息科技有限公司 | 数据处理器、方法、芯片及电子设备 |
-
1996
- 1996-07-29 JP JP8214984A patent/JPH1049347A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999067704A1 (fr) * | 1998-06-23 | 1999-12-29 | Wataru Ogata | Systeme de division utilisant une memoire de faible capacite |
| JP2008535077A (ja) * | 2005-03-31 | 2008-08-28 | エヌエックスピー ビー ヴィ | カノニカル形式で署名された数字の乗算器 |
| US8046401B2 (en) | 2005-03-31 | 2011-10-25 | Nxp B.V. | Canonical signed digit multiplier |
| CN110647307A (zh) * | 2019-09-24 | 2020-01-03 | 上海寒武纪信息科技有限公司 | 数据处理器、方法、芯片及电子设备 |
| CN110647307B (zh) * | 2019-09-24 | 2024-04-09 | 上海寒武纪信息科技有限公司 | 数据处理器、方法、芯片及电子设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040511 |