JPH0831025B2 - 乗算回路 - Google Patents

乗算回路

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JPH0831025B2
JPH0831025B2 JP61069749A JP6974986A JPH0831025B2 JP H0831025 B2 JPH0831025 B2 JP H0831025B2 JP 61069749 A JP61069749 A JP 61069749A JP 6974986 A JP6974986 A JP 6974986A JP H0831025 B2 JPH0831025 B2 JP H0831025B2
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武治 得丸
秀哉 岸上
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    • G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA

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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、比較的経済的な方法で高速乗算動作を達
成し得る乗算回路に関する。
（従来の技術） 乗算回路は並列乗算回路と直列乗算回路に大きく分類
することができる。直列乗算回路は被乗算に対して乗数
を１桁ずつ乗算処理し、この１桁ずつの乗算処理を順次
シフトしながらすべての桁について順次累積加算して被
乗数と乗数との積を求めるものである。更に詳細に説明
すると、直列乗算回路は乗算の１桁ずつ、すなわち２進
コンピュータの場合には１ビットずつ被乗算と掛けて部
分積を作成している。例えば、乗数および被乗数が32ビ
ットの数の場合（32ビット×32ビット）には32ビットの
被乗数に対して乗数の各１ビットずつを掛けた32ビット
の部分積を32個作成し、それからこの32個の部分積を順
次累積加算して積を求めている。この直列乗算回路は各
部分積を乗数の各桁毎に順次作成し、この作成順に順次
累積加算しているので、部分積を作成する部分積作成回
路およびこの部分積を順次累積加算する加算回路はそれ
ぞれ１回路ずつあればよいことになるが、演算速度はそ
の分遅くなっている。また、並列乗算回路は被乗数に対
する乗数の各桁の部分積を同時に作成し、この同時に作
成されたすべての部分積を同時に加算するものであり、
その演算速度は非常に高速になっているが、部分積を同
時に作成し、これを同時に加算するために例えば32ビッ
トの乗算の場合には、32個分の部分積作成回路とこの32
個の部分積を同時に加算する32個に相当する加算回路が
必要となっている。
また、一方、直並列的に乗算を行なう方法として、ブ
ース（Booth）のアルゴリズムによる方法がある。前記
直列乗算が乗数の１ビットずつについて乗算処理して例
えば32個の部分積を作成しているのに対して、このブー
スの方法は乗数の３ビットずつについて部分積を作成す
るとともに、この３ビットのうち１ビットを隣接するビ
ットと重複させるようにしている。この結果、例えば32
ビットの乗算の場合には16個の部分積のみを作成すれば
よいことになる。そして、このように作成される16個の
部分積を加算して積を求めている。このブースの方法は
回路的には被乗数の３ビットずつについて16個の部分積
を順次作成し、この部分積を順次累積加算することがで
きるので、直列乗数の場合と同様に部分積作成回路と加
算回路がそれぞれ１回路ずつあればよいことになるとと
もに、演算速度は直列乗算に比較して倍になっている。
（発明が解決しようとする問題点） 直列乗算回路は回路的に最も簡単で経済的であるが、
演算速度が非常に遅いという問題がある。並列乗算回路
は演算速度が非常に高速であるが、多くの部分積作成回
路および加算回路を必要として非常に高価となり、回路
を実装するスペースとして大きなスペースを必要とする
という問題がある。また、ブースのアルゴリズムを利用
した乗算回路は直並列回路の中間的回路であって比較的
少ない回路構成でやや高速な演算を行なうことができる
が、速度的には並列乗算回路を比較してかなり遅く、例
えば並列乗算の場合には部分積の作成およびすべての部
分積の加算を同時に１回の処理でおこなっているのに対
して例えば32ビットの乗算の場合にはブースの方法は16
回の処理を必要とするため乗算速度がほぼ16分の１の速
度、すなわちほぼ16倍も遅いという問題がある。
この発明は、上記の鑑みてなされたもので、その目的
とするところは、経済的な回路構成で比較的高速な演算
速度を達成し得る乗算回路を提供することにある。
〔発明の構成〕
（問題点を解決するための手段） 上記目的を達成するために、この発明による乗算回路
は、乗数を保持する第１のレジスタと、前記第１のレジ
スタに接続され、この第１のレジスタの内容を右にシフ
トするシフタと、被乗数を保持する第２のレジスタと、
前記第２のレジスタに接続され、前記第１のレジスタか
ら前記乗数を構成するビットの一部を下位から順番に入
力し、前記一部のビットと前記被乗数との部分積を計算
する部分積発生回路と、この部分積発生回路で計算され
た部分積を累計計算して、前記被乗数と前記乗数との積
を計算する部分積加算回路とからなり、前記シフタによ
るシフタ処理と、この部分積発生回路で計算された部分
積の計算の処理と、前記部分積加算回路による部分積の
加算の処理は並列に行われ、少なくともこれら３つの処
理を構成ステージとするパイプライン方式によって乗算
を行う乗算回路であって、前記部分積加算回路の出力の
一部で、乗算結果として確定した下位のビットは、前記
第１のレジスタの上位ビットに順次入力され、そこで保
持されることを特徴とする。
（作用） この発明の乗算回路においては、乗数を所定の複数桁
ずつ分割して作成した複数の部分乗数のうち２つの部分
乗数の各々と被乗数との掛算によって形成される２つの
部分積を加算して作成される部分積和を複数の部分乗数
のすべてについて順次作成し、このすべての部分積和を
順次累積加算して積を求めている。
（実施例） 以下、図面を用いてこの発明の実施例について説明す
る。
第１図はこの発明の一実施例に係わる乗算回路のブロ
ック図である。同図の乗算回路は２つの部分積を作成
し、この２つの部分積を加算した部分積和を求める部分
積乗算部（MUL）１、上記部分積和を累積加算する演算
論理ユニット（ALU）３、乗数を４ビットずつ右シフ
ト、すなわちLSB側かられシフトアウトし、このシフト
アウトした４ビットを部分積乗算部一に転送するバレル
シフタを構成しているシフタ部５を有し、これらの各部
は２つのバス７および９を介して互いに連結され、この
バス7,9を介してパイプライン処理により乗算動作を達
成するようになっている。
第１図の乗算回路は例えば32ビットの乗算を行なうも
のであり、第２図に示すように32ビット用のマイクロプ
ロセッサ（CPU）に使用され、このCPU内のバス7,9を介
してパイプライン処理し得るように接続されている。こ
のCPUはアドレスバスインターフェース11およびデータ
バスインターフェース13を介して図示しない記憶装置と
接続され、メモリ管理ユニット15の制御のもとに該記憶
装置から命令、例えば乗算命令等を読み出し、この命令
をデータバスインタフェース13を介してプリフェニッチ
ユニット17にセットし、命令デコーダ19によって解読し
ている。そして、この解読された命令はパイプラインコ
ントロール21を介して各部、すなわち乗算命令の場合に
は上記部分乗算部１、ALU3、シフタ部５等が適宜制御さ
れるようになっている。また、このCPUフラグコンロー
ラ25およびレジスタファイル27等も有している。
第１図に戻って、部分積乗算部１には32ビットの被乗
数Ｘを格納しているMROレジスタ31が接続され、被乗数
Ｘが供給されている。この被乗数Ｘはバス７を介して前
記パイプラインコントローラ21の制御によりMROレジス
タ31にセットされる。また、シフタ部５には32ビットの
乗数Ｙを格納しているSROレジスタ33が接続され、乗数
Ｙが供給されている。この乗数Ｙはバス７を介してSRO
レジスタ33にセットされる。ALU3の入力にはAROレジス
タ35およびAR1レジスタ37が接続され、AROレジスタ35に
はALU3の出力に接続されたセレクタ39を介したALU3の出
力、すなわち後述するように部分積和の累積加算結果が
セットされ、AR1レジスタ37には部分積乗算部１からの
新たな部分積和がセットされ、両入力の和、すなわち累
積部分積和と新部分積和の和がALU3で演算されるように
なっている。そして、更に、このALU3の出力である累積
部分和は後述するようにその一部、すなわち下位４ビッ
トが前記SROレジスタ33に供給され、残りのビットがセ
レクタ39を介してAROレジスタ35に供給されている。SRO
レジスタ33にセットされた乗数Ｙは下位４ビットずつ部
分積乗算部１に供給され、この下位４ビットについての
２つの部分積の和が部分積乗算部１で演算されるととも
に、SROレジスタ33にセットされた残りの28ビットはシ
フタ部５およびバス９を介して４ビットずつそのLSD側
へ右シフトされて再度SROレジスタ33にセットされ、次
の下位４ビットが部分積乗算部１に供給される準備が行
なわれている。また、部分積乗算部１には４ビットずつ
の右シフトでシフトアウトした結果の最初のビットがシ
フタ部５からCYビットとして供給されているが、CYビッ
トは第１回目の部分積の計算においては後述するように
「０」となっている。
第３図は部分積乗算部１の回路図である。部分積乗算
部１は２つの部分積を発生する部分積発生部41,43と、
この部分積発生部41,43の出力である２つの部分積を加
算する加算器45とを有する。部分積発生部41,43は直列
乗算のように32ビットの乗数Ｙの１ビットずつについて
部分積を発生するのでなく、ブースの方法を適用して乗
数ＹをLSDから３ビットずつに分割した複数の部分乗数
（yi，yi+1，yi+2）を作成し、この各３ビットの部分乗
数（yi，yi+1，yi+2）と32ビットの被乗数Ｘとの部分積
をそれぞれ算出している。このため、部分積乗算部１は
このビット部分乗数（yi，yi+1，yi+2）を前記SROレジ
スタ33から供給され、この部分乗数（yi，yi+1，yi+2）
から部分積モード、すなわち後述するようにブースの方
法において部分積を求めるための３ビット部分乗数に基
づいて決定される部分乗数解読値を発生する部分積モー
ド発生回路47,49を有し、該部分積モード発生回路47,49
の出力が部分積発生部41,43にそれぞれ供給されてい
る。
本実施例の乗算回路は以下に詳細に説明するように部
分積乗算部１においてブースの方法によって３ビット単
位の部分乗数（yi，yi+1，yi+2）と被乗数Ｘとの部分積
を同時に２つ作成し、この２つの部分積の和を順次累積
加算することにより積を求めている。この原理を以下に
第４図乃至第８図を参照して説明する。
通常、乗算を筆算により行なう場合には被乗数Ｘを上
側に書き、その下に乗数Ｙを並列に書いた後、更にその
下の線を書き、この線の下に乗数Ｙの１桁ずつに対して
求めた部分積を順次書き込み、最後にこれらの部分積を
加算している。ブースの方法は、このように乗数Ｙの１
桁ずつに対して部分積を求める代りに乗数Ｙを３桁ず
つ、すなわち３ビットずつ複数の部分乗算に分割し、こ
の分割された３ビットずつに対して被乗数Ｘと部分積を
求め、この部分積を加算して積を求めている。この乗数
Ｙを複数に分割した３ビットの部分乗数と被乗数Ｘとの
部分積を求める場合に、３ビットの部分乗数PPi（yi，y
i+1、yi+2）の２進値をそのまま被乗数Ｘと掛けるので
なく、３ビットの部分乗数PPi（yi，yi+1，yi+2）をブ
ースの理論に従って解読した部分乗数解読値Vppを使用
し、この部分乗数開度口Vppを被乗数Ｘと掛けて部分積P
Diを求めている。
第４図はブースの方法による乗算方法を被乗数Ｘ＝13
（２進数で00001101）および乗数Ｙ＝36（２進数で0010
0100）の（13×36）について部分常数PPi、部分乗数解
読値Vpp、部分積PDiとともに示しているものである。乗
数Ｙ＝y7，y6，y5，y4，y3，y2，y0（＝00100100）に対
する部分乗数PPiを３ビット単位で形成するために、最
下位ビットyoの下位に更に「０」の１ビット分y-1を前
記CYビットとして追加し、ビットy-1，y0，y1で第１の
部分乗数PP1を形成し、ビットy1，y2，y3，で第２の部
分乗数PP2を形成し、以下同様に第３の乗数PP3、第４の
部分定数PP4を形成している。それから、これらの各部
分乗数PPiと被乗数Ｘとを掛けた部分積PDi、すなわちPD
1，PD2，PD3，PD4を作成し、これらの部分乗数PPiを加
算して積468（２進数で0000000111010100）を求めてい
る。部分乗数PPiは３ビットずつ取って形成するも、そ
のうちの１ビットはオーバーラップしているので、実際
的には２ビットとなり、上述した乗算例の場合のように
８ビットの場合には４つの部分乗数PPiが作成され、こ
の４つの部分乗数PPiに対しそれぞれ部分積PDiが作成さ
れ、合計で４つの部分積PDiが作成される。また、32ビ
ットの乗算の場合、すなわち被乗数Ｘおよび乗数Ｙが32
ビットの場合には16個の部分積PDiが形成されることに
なる。第５図は32ビットの乗算の場合の乗数YIiの部分
乗数PP1，PP2，PP3，……PP16を示しているものであ
る。ブースの方法ではこのように32ビットの被乗数Ｘに
対して16の部分乗数PPiが作成され、この16部分乗数PPi
に対応して16の部分積PDiを作成し、この16の部分積PDi
を作成し、この16部分PDiを順次加算している。なお、
ここで部分乗数PP1を作成するにY0の下位に「０」のY-1
を追加し、最下位の部分乗数PPiとしてY-1，Y0，Y1によ
り構成している。しかしながら、本実施例においては、
16のい部分積PDiを別々に作成するのでなく、同時に２
つずつの部分積PDiを作成している。すなわち、第５図
に示すように部分乗数PP1とPP2，PP3とPP4，PP5とPP6，
PP7とPP8，PP9とPP10,PP11とPP12，PP13とPP14，PP15と
PP16の２つずつの部分積PDiを同時に作成し、この同時
に作成された２つの部分積PDiを同時に加算する演算を
８回行なって、８つの部分積和PSiを作成し、８つの部
分積和PSiを順次加算して積を求めているのである。こ
のブースの方法において、部分乗数PPiと被乗数Ｘとを
掛けて部分積PDiを形成するのに、部分乗数PPiをそのま
ま数値として掛けるのでなく、次に示すようにこの部分
乗数PPiを前記部分積モード発生回路47,49により解読し
て求めた部分乗数解読値Vppを使用している。部分乗数P
Piは３ビットで構成されるものであるため、000,001,01
0,…,111の８つの状態が存在するが、この８つの状態の
部分乗数PPiに対して第５図の表で示される部分乗数解
読値Vppが使用され、この部分乗数解読値Vppと被乗数Ｘ
とを掛けて部分積PDiを作成している。すなわち、この
表からわかるように、部分乗数PPi＝000,111に対しては
部分乗数解読値Vpp＝０、部分乗数PPi＝001,010に対し
ては部分乗数解読値Vpp＝＋１、部分乗数PPi＝011に対
しては部分乗数解読値Vpp＝＋２、部分乗数PPi＝100に
対しては部分乗数解読値Vpp＝−２、部分乗数PPi＝101,
110に対しては部分乗数解読値Vpp＝−１となっている。
第４図に示す表はこの部分乗数解読値Vppを乗数Ｙの各
部分乗数PPiに対して示している表である。
次に、ブースのアルゴリズムおよびその中における部
分乗数解読値Vppについて説明する。
今、被乗数Ｘおよび乗数Ｙをｎビットの有符号数とし
てＸ＝Xn-1，Xn-2…X0とし、Ｙ＝Yn-1，Yn-2，…Y0とす
ると と表わすことができる。乗数Ｙの桁数を偶数とし、Y0＝
０とすると、乗数Ｙは次のようになる。
この結果、被乗数Ｘと乗数Ｙの積Ｐは次のようにな
る。
この（５）式からわかるように、被乗数Ｘと乗数Ｙと
の積Ｐはn/2個の部分積でよく、括弧内で示す（Y2iY
2i+1−２Y2i+2）の計算値が第４図の表で示す部分乗数
解読値Vpp、すなわち0,±1,±２を表している。（５）
式で表される乗算動作を実現したものがブースのアルゴ
リズムであり、上述したように（Y2iY2i+1−２Y2i+2）
で表される部分乗数解読値Vppと被乗数Ｘとの部分積PDi
がn/2個必要としているものである。前記第５図は32ビ
ットの乗数Ｙに対する部分乗数PP1−PP16および部分乗
数解読値Vppを示しているものである。なお、この部分
乗数解読値Vppが「０」とは被乗数Ｘに「０」を掛ける
ことであり、「＋１」とは被乗数Ｘをそのまま、「−
１」は被乗数Ｘを負数とすること、「＋２」は被乗数Ｘ
を倍、すなわち１ビット左にシフトすることであり、
「−２」とは被乗数Ｘを倍にし、かつ負にすることであ
る。
部分積乗算部１は各部分乗数PPiに対応する部分乗数
解読値Vppを部分積モード発生回路47,49によって作成
し、この部分乗数解読値Vppと被乗数Ｘとの部分積PDiを
部分積発生部41,43において同時に２個ずつ作成し、こ
の２個の部分積PDiを加算器45で加算し、この加算した
部分積和PSiを出力している。そして、この部分積和PSi
を求めるに当って、加算器45において部分積発生部41か
らの第１の部分積PDiと部分積発生部43からの第２の部
分積PDiとを加算するのに、第４図および第５図からも
わかるように、２つの部分積和PSiを２ビットずらして
加算器45で加算して部分積和PSiを算出している。とこ
ろで、加算器45に供給される入力信号の被乗数Ｘは32ビ
ットであり、部分乗数解読値Vppは「２」が最大数であ
り、これは、被乗数Ｘを左へ１ビットずらすことであ
り、また部分積PDiの加算に２ビットずらし、更に符号
ビットとして１ビット必要となるので、加算器45の出力
データは第３図（ｂ）に示されているように36ビットに
なる。
以上のように部分積乗算部１において算出される32ビ
ットの部分積和PSiは前記AR1レジスタ37にセットされる
とともに、AROレジスタ35に格納される36ビットの部分
積和PSiの累積結果とALU3において累積加算される。な
お、乗算の開始時においてはAROレジスタ35には「０」
がセットされている。第６図は部分積乗算部１における
部分積和PSiの演算ALU3における累積加算処理を説明し
ている図である。この図からわかるように、まず１サイ
クル目において部分積乗算部１の加算器45は第１の部分
積PD1と第２の部分積PD2とを加算１、この加算した第１
の部分積和PS1をAR1レジスタ37を介してALU3に供給す
る。そして、この第１の部分積和PS1はAROレジスタ35か
らの最初「０」である累積結果と加算され、36ビットの
累積結果がALU3から出力される。この36ビットの累積結
果のうち下位４ビットは１サイクル目の乗算として確定
しているビットであるので上記SROレジスタ33に上位ビ
ットとして供給される。ALU3の出力の残りの上位32ビッ
トの累積結果はセレクタ39を介してAROレジスタ35に下
位32ビットとしてセットされ、レジスタ35に下位32ビッ
トとしてセットされ、AROレジスタ35の上位４ビットに
は符号拡張ビットがセットされ、AROレジスタ35は36ビ
ットとなる。この36ビットの累積結果はAROレジスタ35
からALU3に再度供給され、部分積乗算部１における２サ
イクル目の演算結果である第２の部分積和PS2と累積加
算される。また、ALU3からの36ビットの累積結果のうち
の４ビットは同様に２サイクル目の確定した４ビットと
してSROレジスタ33に供給され、残りの32ビットが拡張
された４ビットの符号とともにセレクタ39を介してALU3
に供給されるというように以下第15の部分積PD15と第16
の部分積和PS16とを加算した第８部分積和PS8とそれま
での累積結果とがALU3で累積加算されるまで行なわれ
る。
部分積乗算部１にはSROレジスタ33からの２つの部分
乗数PPiを構成する４ビットが順次供給されるともに、
上述したように部分積乗算部１における１サイクルの動
作に同期してALU3から確定した累積結果の上位４ビット
が順次上位ビットに供給されるが、これに同期して下位
４ビットから順次部分積乗算部１に供給している。第７
図および第８図はこのSROレジスタ33に対するシフタ部
５によるシフト動作と部分除数PPiとの関係を示してい
るものである。同図に示すように、SROレジスタ33に最
初セットされた乗数Ｙ（＝y0，y1，y2…，y29、y30，y
31）はCYビットとしてセットされた「０」を最下位ビッ
トとして含んだ下位４ビット（cy,y0，y1，y2）が第１
の部分乗数PP1（cy,y0，y1）および第２の部分乗数PP2
（y1，y2，y3）として部分積乗算部１の部分席モード発
生回路47,49にそれぞれ供給される。これにより第１回
目の乗算が行なわれる。第１回目の乗算が終了すると、
SROレジスタ33の内容はシフタ部５、バス９を介して４
ビットシフトされ、CYビットを含んだ下位４ビットy3，
y4，y5，y6がセットされるとともに、上述したようにAL
U3から累積加算結果で確定して下位４ビットがSROレジ
スタ33の上位４ビットに供給され、第２回目の乗算が行
なわれる。同様に繰返されて、最終の第８回目の乗算の
場合には下位４ビットに乗数Ｙの最上位の４ビットがシ
フトされ、残りの上位28ビットには確定した累積結果が
セットされる。そして、第８回目の乗算が終了する時に
はSROレジスタ33のすべてに積Ｐの下位の32ビットがセ
ットされていることになり、またAROレジスタ35には積
Ｐの上位32ビットがセットされていることになる。
以上説明したように、本実施例は部分積乗算部１にお
いて２つの部分積PDiを同時に加算して部分積和PSiを求
め、この部分積和PSiをALU3において順次累積加算する
とともに、この部分積和PSiおよび累積加算を求めるた
めにSROレジスタ33およびシフタ部５において乗数Ｙの
部分乗数PPiを順次シフト動作させて乗算動作を逐次的
に行ない、この逐次的動作を部分積乗算部１、ALR3、シ
フタ部５間において順次行なうためにバス7,9を使用し
たパイプライン方式で達成しているものである。
なお、上述したように、部分積乗算部１、ALU3、シフ
タ部５のブロックのパイプライン処理により乗算が実施
されるのであるが、通常ブースのアルゴリズムは有符号
で乗算するものであるため、無符号に対して補正が必要
である。この補正方法について説明する。無符号の被乗
数、乗数をそれぞれX*，Y*とし、有符号の被乗数、乗数
をそれぞれX,Yとすると、両者は次式の関係となる。
X*・Y*＝Ｘ・Ｙ＋2nYn-1・Ｘ＋2nXn-1・Ｙ …（６） 従って、被乗数Ｘ、乗数Ｙの有符号結果を無符号に補
正するには、2nYn-1・Ｘと2nXn-1・Ｙを加算すればよ
い。この補正はALUを使用して行なうことができ、2nY
n-1・Ｘの補正は乗数Ｙの最上位が「１」の場合には結
果にＸを加算し、最上位が「０」場合には何もせず、す
なわち「０」を加算すればよいことになる。また、2nX
n-1・Ｙの補正は被乗数Ｘの最上位が「１」の場合には
結果にＹを加算し、最上位が「０」の場合には何もせ
ず、すなわち「０」を加算すればよいことになる。
次に、この作用を更に明確にするための第９図に示す
被乗数Ｘおよび乗数Ｙともに８ビットの乗算についての
パイプライン処理のタイミング図を参照して説明する。
第９図における処理は図において一番上に数字で示す
角サイクル毎に各部分積和PSi、累積加算動作等が行な
われている。被乗数Ｘおよび乗数ＹはそれぞれX7，X6，
…X1，X0およびY7，Y6，…Y1，Y0で表されている。SRO
レジスタ33の出力はSROで表され、シフタ部５の出力はS
HFで表され、部分積乗算部１の出力はMULで表され、ALU
3の出力はALUで表されている。SROにおいて「0000Y7−Y
4はY7−Y0が４ビットシフトした結果を示している。MUL
において「Ｘ・Ｙ＜3:0＞」は乗数ＹのY3−Y0の４ビッ
トとCYビットの値を解読して部分積PD1,2を作成し、そ
の部分積和PSを示している。また、SROにおいては上位
４ビットに例えば第４サイクルで示すようにALU3で確定
した累積結果の下位４ビットP3−P0が供給され、更に第
５サイクルで４ビットシフトされて次の確定した結果が
供給さ、P7−P0となっている。ALUにおいては第３サイ
クルで第１回目の累積加算「０＋Ｘ・Ｙ＜3:0＞」が行
なわれ、第４サイクルで第２回目の累積加算Ｘ・Ｙ＜3:
0＋Ｘ・Ｙ＜7:0＞が行なわれている。
まず、第１サイクルにおいて、バス7,9を介して被乗
数Ｘ、乗数Ｙがそれぞれ供給され、第２サイクルにおい
てMROレジスタ31、SROレジスタ33にそれぞれセットされ
る。SROレジスタ33に乗数Ｙがセットされると、この乗
数Ｙの下位４ビットが部分積乗算部１に供給され、部分
積助運部１の部分積モード発生回路47,49において解読
された２つの部分乗数解読値Vppが部分積発生部41,43に
それぞれ供給され、ここで２つの部分積PDiが作成さ
れ、更に加算器45においてこの２つの部分積PDiが加算
されて部分積和PS、すなわちＸ・Ｙ＜3:0＞が演算され
る。また、これと同時にSROレジスタ33にセットされた
乗数Ｙはシフタ部５によって４ビットシフトされ、「00
00Y7−Y4」になる。このように第２サイクルにおいては
部分積和PSiの演算とシフト動作とが同時に行なわれ、
乗算速度を高速化している。
第３サイクルになると、シフタ部５でシフトされた結
果の乗数ＹがSROレジスタ33にセットされ、このシフト
された乗数Ｙの下位４ビットが部分積乗算部１に供給さ
れて、上述したようにこの４ビットと被乗数Ｘとの部分
積和PSであるＸ・Ｙ＜7:4＞が演算される。また、SROレ
ジスタ33にセットされた乗数Ｙは更にシフタ部５におい
て４ビットシフトされ、シフタ部５の出力は「0000000
0」となるとともに、ALU3には前記部分積和PSのＸ・Ｙ
＜3:0＞が最初の累積加算として行なわれ、「０＋Ｘ・
Ｙ＜3:0＞」として示されている。この最初の累積加算
においては前の累積加算は存在しないので「０」となっ
ている。
第４サイクルにおいては、第３サイクルのシフタ部５
の出力がSROレジスタ33に供給される時前述したようALU
3における第３サイクルの累積加算で確定した下位の４
ビットがSROレジスタ33の上位４ビットに供給されてSRO
レジスタ33は「P3−P00000」となっている。また、この
SROレジスタ33の内容はシフタ部５でシフトされ、シフ
タ部５の出力は「0000P3−P0」になっている。この第４
サイクルにおいては既に部分積乗算部１における部分積
和PSの演算が終了しているのでMULには情報は存在しな
い。ALU3においては前の累積加算結果Ｘ・Ｙ＜3:0＞に
部分積乗算部１から出力されている部分積和PSであるＸ
・Ｙ＜7:4＞を累積加算している。
第５サイクルになると、ALU3における第４サイクルの
累積加算で確定した下位４ビットがSROレジスタ33の上
位４ビットに供給されてSROレジスタ33は「P7−P0」と
なり、乗算の下位８ビットがセットされている。シフタ
部５および部分積乗算部１は既に動作が終了している。
また、ALU3にはこの乗算の上位８ビットがセットされて
いる。なお、この演算結果に対して補正が必要な時に
は、乗数Ｙの最上位ビットからY7・Ｘ＋Ｘ・Ｙ＝Ｓの補
正を行なう。上述したように、ブースのアルゴリズムは
有符号で乗算を行なうので、無符号の場合には有符号か
ら無符号への変換補正が必要である。また、第６サイク
ルでは補正が必要な時のためにＸの最上位ビットからX7
・Ｙ＋Ｓ′の演算を行ない、その結果を同じサイクルで
所望の行先に転送し、更に第７サイクルではSROレジス
タ33にセットされている下位の乗算結果をまた所望の行
先に転送している。
本実施例の乗算回路は部分積乗算部1,ALU3、シフタ部
５の３ブロックで構成され、これらのうちALU3とシフタ
部５は通常のマイクロプロセッサに既に設けられている
ものを使用可能であり、新たに必要とするものは部分積
乗算部１のみであるので、マイクロプロセッサ用のLSI
の中に同時に集積化するのに非常に適しているととも
に、比較的ハードフェアの量が少なくてよいため、コス
トパーフォーマンスが良いLSIを実現可能である。並列
方式およびパイプライン方式の素子数とクロック数を一
例として比較すると、並列方式では11,800個のトランジ
スタ素子が必要であるのに対して、パイプライン方式は
1,900個のトランジスタ素子でよく、並列方式に比較し
てかなり少ない。また、クロック数は並列方式は４クロ
ックであるのに対して、パイプライン方式では13クロッ
クとなっている。
〔発明の効果〕
以上説明したように、この発明によれば、乗数を所定
の複数桁ずつ分割して作成した複数の部分乗数のうち２
つの部分乗数の各々と被乗数との掛算によって形成され
る２つの部分積を加算して作成される部分積和を複数の
部分乗数のすべてについて順次作成し、このすべての部
分積和を順次累積加算して積を求めているので、直列乗
算方式に比較してかなり高速が可能であるとともに、並
列乗算方式に比較してはハードウェア数が非常に少な
く、またブースの方式に比較しては部分積を同時に２つ
加算しているためにほぼ２倍の高速化が可能となり、経
済的な回路構成で比較的高速な乗算動作が達成されてい
る。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる乗算回路のブロッ
ク図、第２図は第１図の乗算回路が適用されるCPUのブ
ロック図、第３図は第１図の乗算回路に使用される部分
積乗算部１の回路ブロック図、第４図乃至第８図は第１
図の乗算回路の原理および作用を説明するための図、第
９図は第１図の乗算回路の作用を示すタイミング図であ
る。 １…部分積乗算部 ３…ALU ５…シフタ 31…MROレジスタ 33…SROレジスタ 41,43…部分積発生部
フロントページの続き (56)参考文献 特開 昭59−184945（ＪＰ，Ａ) 特開 昭60−235240（ＪＰ，Ａ) 特開 昭56−72739（ＪＰ，Ａ) 堀越 彌監訳「コンピュータの高速演算 方式」（株）近代科学社（昭55−９−１) Ｐ．129−156

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】乗数を保持する第１のレジスタと、前記第
    １のレジスタに接続され、この第１のレジスタの内容を
    右にシフトするシフタと、被乗数を保持する第２のレジ
    スタと、前記第２のレジスタに接続され、前記第１のレ
    ジスタから前記乗数を構成するビットの一部を下位から
    順番に入力し、前記一部のビットと前記被乗数との部分
    積を計算する部分積発生回路と、この部分積発生回路で
    計算された部分積を累積加算して、前記被乗数と前記乗
    数との積を計算する部分積加算回路とからなり、前記シ
    フタによるシフタ処理と、この部分積発生回路で計算さ
    れた部分積の計算の処理と、前記部分積加算回路による
    部分積の加算の処理は並列に行われ、少なくともこれら
    ３つの処理を構成ステージとするパイプライン方式によ
    って乗算を行う乗算回路であって、前記部分積加算回路
    の出力の一部で、乗算結果として確定した下位のビット
    は、前記第１のレジスタの上位のビットに順次入力さ
    れ、そこで保持されることを特徴とする乗算回路。
  2. 【請求項２】前記部分積発生回路は、２次のブースのア
    ルゴリズムに従って部分積を計算することを特徴とする
    請求項１に記載の乗算回路。
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