KR100262438B1 - 연산장치 및 이것을 사용한 비트필드조작 연산방법 - Google Patents

Abstract

비트 필드 조작 연산을 위한 연산 장치 및 그 연산 방법으로서 데이타의 임의 영역의 추출이나 데이타의 임의 영역의 치환을 실행하기 위한 연산 장치때문에 칩의 점유 면적이 저감되는 것을 해소하기 위해, 그 시프트량이 입력 데이타를 임의 비트 시프트하는 제1배럴 시프터와 그것과 동일하게 제어되는 제2배럴 시프터가 비트 필드 조작 연산 장치에 있어서의 마스크 데이타 생성 회로로서 사용된다. 제1및 제2배럴 시프터의 각각의 1열분의 트랜지스터 형성 영역을 레지스터 파일의 1비트분의 기억셀의 폭과 동일폭의 영역에 병존시키고, 또한, 쌍방의 배럴 시프터에 있어서의 시프트량 제어선을 공통화해서 칩 점유 면적을 저감한다. 데이타의 임의 영역 추출 처리의 속도 향상을 위해 제1배럴 시프터에 의한 입력 데이타의 시프트에 병행해서 그 입력 데이타의 제0비트에서 전비트를 부호 확장하는 회로가 비트 필드 조작 연산 장치에 마련된다. 또, n을 정의 정수로 할때, 각각 2ⁱ(i=0, 1, 2,..., n-1)비트의 데이타 시프트를 가능하게 하는 n개의 시프트 회로서의 왼쪽 시프트 회로 및 왼쪽 시프트 회로를 배럴 시프트 회로가 포함하고 있으며, n비트의 시프트 제어 데이타를 직접 페치해서 입력 데이타의 2ⁿ비트까지의 임의 비트수의 시프트 동작이 가능하게 된다.

입력 데이타의 배럴 시프트 및 마스크 데이타 생성용의 각각에 배럴 시프터를 채용하고, 또한 쌍방의 배럴 시프터의 시프트량을 서로 동일하게 해서 비트 필드 조작 가능한 연산 장치를 구성하는 것에 의해, 데이타의 임의 영역 추출이나 데이타의 임의 영역 치환등의 비트 필드 조작을 위한 연산 장치의 고기능화 및 연산 속도의 고속화에 기여할 수 있다.

Description

연산 장치 및 이것을 사용한 비트 필드 조작 연산 방법

제1도는 본 발명이 적용된 프로세서의 1실시예의 칩 평면도.

제2도는 정수 연산 유니트의 1예를 도시한 블럭도.

제3도는 데이타 임의 영역을 다른 데이타의 임의 영역에 치환하는 오퍼레이션을 본 실시예의 비트 필드 조건 연산 장치를 사용해서 실행하는 경우와 그렇지 않는 경우를 비교한 명령 스텝의 설명도.

제4도는 프로세서를 사용한 그래픽 처리 시스템의 1예를 도시한 블럭도.

제5도는 비트 필드 조작 연산 장치의 1실시예의 블럭도.

제6도는 마스크 데이타 생성 회로의 1예를 도시한 설명도.

제7도는 추출 명령으로 실행되는 2종류의 경우 부호 확장 처리의 설명도.

제8도는 추출 명령에 있어서의 입력 데이타의 배럴 시프트와 입력 데이타의 제0비트 부호 확장과의 병행 처리의 설명도.

제9도는 추출 명령 실행할때 제8도의 연속의 처리를 도시한 설명도.

제10도는 제8도에 도시된 입력 데이타에 대한 제0비트 부호확장 처리와 배럴 시프트 처리를 종속적 또는 직렬적으로 처리하는 경우의 설명도.

제11도는 제1도 및 제2배럴 시프터의 1예를 도시한 회로도.

제12도는 제11도에 도시된 쌍방의 배럴 시프터에서 제1배럴 시프터의 회로 구성을 발췌한 설명도.

제13도는 제11도에 도시된 쌍방의 배럴 시프터에서 제2배럴 시프터의 회로 구성을 발췌한 설명도.

제14도는 제12도 및 제13도에 도시된 회로를 각각 별도로 레이 아우트할때에 그 영역의 높이 치수를 작게 했다고 가정했을때의 가로 방향 치수의 확대를 설명한 도면.

제15도는 마스크 실행 회로에서 출력되는 데이타에 대한 부호 확장을 위한 부호 비트의 위치를 추출하기 위해 디코더의 1실시예를 도시한 블럭도.

제16도는 추출 명령의 기본적인 오퍼레이션을 설명한 도면.

제17도는 저장 명령의 기본적인 오퍼레이션을 설명한 도면.

제18도는 감산기를 이용하는 마스크 데이타 생성 회로의 설명도

제19도는 추출 명령 및 지정 명령의 포맷을 도시한 도면.

제20도는 제5도의 확장 회로의 1실시예를 도시한 블럭도.

제21도는 배럴 시프트 회로의 다른 실시에를 도시한 블럭도.

제22도는 제21도의 배럴 시프트 회로에 포함되는 왼쪽 시프트 회로의 구성예를 도시한 회로도.

제23도는 제21도의 배럴 시프트 회로에 포함되는 오른쪽 시프트 회로의 구성예를 도시한 회로도.

제24도는 입력 데이타의 왼쪽 시프트를 설명하기 위한 도면.

제25도는 입력 데이타의 오른쪽 시프트를 설명하기 위한 도면.

제26도는 시프트 대상 데이타를 4비트로 한 경우의 제21도의 배렬 시프트 회로의 구성을 도시한 블럭도.

제27도는 왼쪽 시프트 출력과 오른쪽 시프트 출력의 합성에 대해서의 설명도.

제28도는 실시예의 배럴 시프트 회로가 포함되는 코프로세서의 구성을 도시한 블럭도.

제29도는 상기 코프로세서에 포함되는 실행 유니트의 구성을 도시한 블럭도.

제30도는 종래의 배럴 시프터 회로의 회로도.

본 발명은 비트 필드 조작 연산을 위한 연산 장치 및 그 연산 방법에 관한 것으로서, 예를 들면 프로세서의 정수 연산부에 적용해서 유효한 기술에 관한 것이다.

비트 필드 조작 연산으로서는, 예를 들면 데이타의 임의 영역의 추출이나 데이타의 임의 영역의 치환을 위한 처리가 있다. 예를 들면, 데이타의 임의 영역의 추출을 지시하는 명령으로서, 추출 (Extract)명령이 있다. 이 추출 명령에 응답해서 기본적으로는 제16도에 도시되어 있는 것과 같은 처리가 실행된다. 즉, (i) 추출하는 영역을 데이타의 오른쪽끝까지 시프트하는 데이타 시프트처리, (ii)추출해야할 영역의 각 비트에 대응한 비트"1"을 설정한 마스크 데이타를 생성하는 마스크 데이타 생성 처리, (iii) 시프트한 데이타에서 마스크 데이타중의 비트값이 1인 영역만큼 페치하고, 나머지의 영역에 0 또는 부호 비트를 채우는 확장 처리를 실행하는 것이다. 구체적으로 기술하면, 입력 데이타의 제h비트를 오른쪽으로 채워지게 시프트하고, 영역폭 LEN으로 특정되는 영역 이외의 영역에 대해서는 사인 비트S로 부호 확장 또는 비트 0을 채워서 확장하고, 입력 데이타에 대해서 소요 영역 LEN을 추출한 출력데이타를 얻는다. 이때의 부호 확장 또는 0 확장해야할 영역은 마스크 데이타에 의해서 지정한다. 후자의 치환 처리를 지시하는 명령으로서는, 예를 들면 저장 (Deposit)명령이 있다. 이 명령에 의해, 기본적으로는 제17도에 도시되는 바와 같은 처리가 실행된다. 즉, (i) 치환해야할 영역을 치환하고자 하는 위치까지 왼쪽 시프트하는 데이타 시프트 처리, (ii) 치환해야할 영역의 각 비트에 대응한 비트에 "1"을 설정한 마스크 데이타를 생성하는 마스크 데이타 생성 처리 및 (iii) 시프트한 데이타에서 마스크 데이타중의 비트값이 1인 영역만큼 페치하고, 레지스터등에서 리드된 데이타 또는 각 비트가 0으로 채운 데이타상에 라이트하는 마스크 실행 처리를 실행하는 것이다. 예를 들면, 입력 데이타의 오른쪽끝을 제h비트까지 시프트하고, 시프트된 데이타의 제h비트에서 폭LEN의 영역에서 레지스터의 데이타 또는 전비트 "0"의 데이타의 일부를 치환해서 출력 데이타를 얻는 것이다. 이때, 치환해야할 영역은 마스크 데이타에 의해서 특정된다. 본 명세서에서는 데이타로서, 32비트의 폭을 갖는 데이타에 대해서 주로 설명한다. 32비트폭의 데이타는 특히 제한되지 않지만, 그 오른쪽끝이 최하위비트(LSB), 왼쪽끝에 최상위 비트(MSB)로 되고, 최상위 비트를 제0비트, 최하위 비트를 제31비트로 정의한다.

상기 쌍방의 마스크 데이타의 생성에 이용할 수가 있는 마스크 데이타 생성 회로로서는 제18도에 도시되어 있는 바와 같은 것을 고려할 수가 있다. 이 회로는 감산기SUB, 2개의 마스크 비트 생성용 논리 회로MLOG1, MLOG2 및 논리곱 회로AND로 구성된다. 상기 감산기SUB는 추출 또는 치환해야할 영역의 왼쪽 끝의 비트 위치를 영역폭LEN을 표시하는 데이타LEND와 해당영역폭의 하위측 비트 위치h를 나타내는 정보hD에서 생성한다. 마스크 비트 생성 논리 회로MLOG1은 상기 영역의 왼쪽끝에서 최하위 비트까지에 1을 채우는 데이타를 생성하고, 마스크 비트 생성 논리 회로MLOG2는 상기 영역의 오른쪽끝에서 최상위 비트까지 1을 채우는 데이타를 생성한다. 논리곱 회로AND는 그들의 데이타의 논리곱을 채택해서 마스크 실행이나 부호 확장에 이용하는 마스크 데이타를 생성한다. 제18도에는 저장 명령용의 마스크 데이타를 생성하는 순서가 1예로서 도시되어 있다. 추출 명령용의 마스크 데이타는 제h비트를 제31비트로 하는 것에 의해서 생성된다.

데이타의 비트 또는 영역이 화소와 대응되는 바와 같은 그래픽 데이타를 취급하는 처리 예를 들면 움직임 화상의 그래픽 처리등에 있어서는 데이타가 있는 영역의 내용을 다른 데이타의 소요 영역에 복사하거나 하는 것이 있다. 이와 같은 처리에 상기 추출 명령및 저장 명령을 적용하는 것에 의해, 명령 실행 사이클수를 현저하게 저감할 수가 있다. 그들 명령을 실행하기 위한 비트 필드 조작 연산 장치를 전용 하드 웨어로서 채용하는 경우에는 상기 마스크 데이타 생성 회로의 다른 데이타의 임의 비트수의 시프트를 실행하는 배럴 시프터, 배럴 시프트된 데이타를 마스트 데이타에 따라서 부호 확장하거나 또는 마스크하거나 하는 회로가 필요하게 된다. 본 발명자는 그와 같은 비트 필드 조작 연산 장치를 RISC형식의 프로세서에 내장시키는 것을 검토하였다. 이것에 의하면, 상기 제18도에 도시되는 마스크 데이타 생성 회로의 점유 면적은 비트 필드 조작 연산 장치 전체의 약20%을 차지하고, 칩면적을 증대시키는 것이 명확하게 되었다.

또, 상기 추출 명령에 있어서, 영역폭LEN이 입력 데이타의 제0비트를 초월해서 왼쪽으로 확대되는 경우, 출력 데이타에 있어서의 부호 확장에서는 제0비트를 부호 비트로서 취급하는 것으로 되지만, 최초의 배럴 시프트 처리에서 영역LEN을 오른쪽으로 채우도록 시프트하면, 마스크 데이타에 따라서 부호 확장할때에 입력 데이타의 제0의 비트를 특정할 수가 없게 된다. 그때문에 미리 입력 데이타의 제0비트를 전비트에 배분한 부호 확장 데이타를 생성하고, 이 확장 데이타와 입력 데이타를 배럴 시프터에 공급해서 배럴 시프트 처리를 실행하는 것을 검토하였다. 그러나, 제0비트를 전비트에 배분한 부호 확장 데이타를 생성한후 배럴 시프트 처리를 실행하고 있던 것에서는 그 종속적인 처리에 따라서 추출 명령의 실행속도가 지연되는 것을 본 발명자는 발견하였다.

또, 부호 확장 회로에 있어서 확장해야할 부호 비트를 마스크 데이타에 따라서 특정하기 위해서는 마스크 데이타의 논리값이 변화하는 경계 비트의 위치를 찾지 않으면 않된다. 그때문에 입력 데이타를 상보 레벨로 해서 디코드하는 논리를 채용하면, 입력을 상보레벨로 변환하기 위한 인버터와 같은 논리 회로가 다수 필요하게 되며, 이 점에 있어서도 칩 면적 증대를 야기하는 것이 명확하게 되었다.

본 발명의 목적은 데이타의 임의 영역의 추출이나 데이타 임의 영역의 치환을 실행하기 위한 연산 장치가 칩에 차지하는 면적을 저감할 수가 있는 연산 장치를 제공하는 것이다.

본 발명의 다른 목적은 데이타의 임의 영역의 추출이나 데이타의 임의 영역의 치환을 실행하기 위한 비트 필드 조작 연산의 고속화를 도모하는 것이다.

본 발명의 또 다른 목적은 칩 점유 면적의 저감에 기여하는 디코더를 제공하는 것이다.

본 발명의 또 다른 목적은 고속화 또는 소형화가 가능한 배럴시프터 회로를 제공하는 것이다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면으로 명확하게 될 것이다.

본원에 있어서, 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.

즉, 데이타의 임의 영역의 추출 또는 데이타의 임의 영역의 치환등의 비트 필드 조작을 실행하는 연산 장치에 있어서, 입력 데이타를 임의 비트 시프트하는 제1배럴 시프터와 시프트량이 동일하게 제어되는 제2배럴 시프터를 마스크 데이타 생성 회로에 채용한다. 마스크 데이타 생성 회로는 비트열에 있어서의 영역폭을 지정하기 위한 정보에 따라서 제2마스크 데이타를 생성하는 마스크 비트 생성 회로를 갖고, 상기 제2배럴 시프터는 그 마스크 비트 생성 회로의 출력을 받아서 제1마스크 데이타를 생성한다. 제1마스크 데이타는 상기 제1배럴 시프터의 출려과 그밖의 데이타를 받아서 그 어느것인가를 비트마다에 선택해서 출력하는 선택 수단의 선택신호로서 이용되고, 제2마스크 데이타는 상기 제1배럴 시프터에서 출력되는 데이타에 대한 부호 확장 또는 소정 논리값에서의 확장을 실행하는 확장 회로를 위한 확장 영역 지정 정보로서 이용된다.

상기 제1배럴 시프터 및 제2배럴 시프터를 마련하는 것에 의해 발생하는 칩 면적의 증가를 억제하기 위해, 상기 제1및 제2배럴 시프터의 각각에 있어서의 1열분의 트랜지스터 형성 영역을 연산정보를 일시적으로 유지하는 레지스터 파일과 같은 기억 수단의 1비트분의 기억셀이 칩상에서 점유하는 폭과 동일 폭의 영역에 병존시키고, 또한, 쌍방의 배럴 시프터에 있어서의 시프트량 제어선을 공통화한다.

상기 확장 회로에 있어서, 제2마스크 데이타에 따라서 부호 확장 해야할 부호 비트의 위치를 특정하기 위한 특정 회로를 마련하는 것에 의해 발생하는 칩 면적의 증가를 억제하기 위해 특정 회로로서, 제2마스크 데이타의 서로 인접하는 2비트의 논리값을 각각 비교하고, 그 제2마스크 데이타의 비트열중에서 논리값이 변화되는 경계 비트를 다른 비트와는 다른 논리값으로 출력하는 논리 게이트회로를 사용한다. 이 논리 게이트 회로는 여러개의 배타적 논리합 회로에 의해서 구성할 수가 있다. 이러한 논리 게이트 회로는 그밖의 디코드 논리 회로로서 이용할 수가 있고, n비트의 데이타를 2의 n승 비트의 데이타로 전개하는 수단의 출력을 상기 논리 게이트 회로에서 처리하는 것에 의해, n비트의 데이타에 대한 디코드 논리를 구성할 수가 있다.

추출 명령등에 의한 데이타의 임의 영역을 추출하는 처리에 있어서, 추출하고자 하는 영역 이외의 부분에 대한 부호 확장 처리의 속도를 향상시키기 위해서 상기 제1배럴 시프터의 입력 데이타를 받고, 그 데이타의 소정 비트, 예를 들면 제0비트에 따라서 전비트를 부호 확장하고, 이것에 상기 선택 수단의 상기 다른 데이타로서 출력 가능한 부호 확장 회로를 마련한다.

이러한, 부호 확장 회로를 채용한 연산 장치를 사용해서 입력 데이타의 임의 영역을 추출하여 출력하는 비트 필드 조작 연산을 실행하는 경우에는 상기 제1배럴 시프터에 의해서 입력 데이타를 시프트하는 처리와 상기 부호 확장 회로에 의해서 상기 입력 데이타의 전비트를 부호 확장하는 처리를 병렬화해서 쌍방의 처리에 필요한 일련의 처리 시간을 단축하고, 쌍방의 처리 결과를 상기 선택수단에 입력해서 제1마스크 데이타로 선택해서 입력 데이타가 추출하고자 하는 영역과 제0비트를 포함하는 데이타를 생성한다.

상기 연산 장치는 상기 다른 데이타의 임의 영역을 상기 입력 데이타의 소정 영역에 의해서 치환하는 처리를 실행할 수가 있다. 그 처리는 상기 제1배럴 시프터를 사용해서 입력 데이타의 치환하는 영역을 치환하고자 하는 위치까지 소정 비트시프트하는 처리, 상기 시프트된 데이타에 있어서의 치환하는 영역을 특정하기 위한 제1마스크 데이타를 상기 제2배럴 시프터에서 생성하는 처리, 제1배럴 시프터의 출력 데이타와 다른 데이타를 제1마스크 데이타에 따라서 선택하는 처리를 포함한다.

상기한 수단에 의하면, 비트 필드 조작 연산 장치에 있어서, 입력 데이타의 시프트용 및 마스크 데이타 생성용의 각각에 배럴 시프터가 채용되고, 또한 쌍방의 배럴 시프터의 시프트량이 서로 동일하게 된다. 이것에 의해, 데이타의 임의 영역의 추출이나 데이타의 임의 영역의 치환등의 비트 필드 조작이 비교적 간단화되고, 또한 다음에 설명하는 처리의 고속화 및 고기능화가 도모된다.

2조의 배럴 시프터를 레지스터 라일의 1비트분의 기억셀의 폭에 맞추어서 적층되도록 레이 아우트하는 것에 의해, 비트 필드 조작연산을 위한 연산 장치의 칩 점유 면적을 저감한다.

입력 데이타에 대한 확장과 데이타 시프트를 시간적으로 병렬화하는 것에 의해, 데이타의 임의 영역을 추출하기 위한 연산 속도의 고소화를 도모할 수가 있다.

마스크 비트를 사용해서 디코드 결과를 얻도록 하는 것에 의해서 입력 데이타를 상보 레벨의 신호로 변환하는 회로가 필요 없으므로, 회로 규모 또는 칩 점유 면적을 저감한다.

본 발명에 관한 비트 필드 조작 연산 장치 및 그 연산 수법을 실시예에 따라서 순차 설명한다.

(1) 프로세서

제1도에는 본 발명이 적용되는 마이크로 프로세서의 1실시예가 도시되어 있다. 동일 도면에 도시되는 프로세서MCU는 특히, 제한되지 않지만, 명령 캐시 메모리CC, 데이타 캐시 메모리DC, 정수연산 유니트EU, 부동 소수점 연산 유니트FU, 명령 제어용 랜덤로직 유니트IU, 메모리 제어용 랜덤 로직 유니트MU, 2차 캐시제어용 랜덤 로직 유니트SU, 명령요 태그 캐시 메모리CA, 데이타용 태그 캐시 메모리DA, 명령용 어드레스 변환 버퍼CT, 데이타용 어드레스 변환 버퍼DT 및 입출력 유니트 I/O등을 구비한다. 이들은 공지의 반도체 집적 회로 제조 기술에 의해서 실리콘 기판과 같은 1개의 반도체 기판에 형성된다. 특히, 제한되지 않지만, 이 프로세서MCU는 RISC (Reduced Instruction Set Computer)형식의 구조를 갖는다. 이 RISC구조는 공지이며, 명령 셋트를 간소화해서 처리의 고속화를 도모하는 것이며, 예를 들면 제어 기억을 사용하는 일 없이 명령 디코드를 랜덤 로직과 같은 하드 와이어드 논리만으로 실행하는 것도 가능하다.

제2도에는 상기 정수 연산 유니트EU의 1예가 도시된다. 이 정수 연산 유니트EU는 명령 캐리 메모리CC에서 리드되어 명령 제어용 랜덤 로직 유니트IU에서 해독된 해독 결과에 따라서 제어되고, 산술 논리 연산 장치ALU와 비트 필드 조작 연산 장치SMU의 2개의 연산 장치를 갖고, 상기 명령 제어용 래덤 로직 유니트IU에서 출력되는 제어 신호에 따라서 어느것인가를 동작시킨다. 연산은 정수 연산 유니트EU에 포함되는 레지스터 파일 REGF에 유지되어 있는 데이타에 대해서 실행된다. 레지스터 파일RCGF에서 리드된 데이타는 정수 연산 유니트EU내의 소스 버스SB1, SB2를 통해서 산술 논리 연산 장치ALU나 비트 필드 조작 연산 장치SMU로 보내진다. 데이타를 수취한 산술 논리 연산 장치ALU나 비트 필드 조작 연산 장치SMU는 소정의 연산을 실행하고, 연산 결과를 라이트 버스WB를 통해서 다시 레지스터 파일REGF로 라이트한다. 정수 연산 유니트EU와 상술한 그외의 유니트사이에서의 데이타 전송은 로드 버스LB를 거쳐서 실행된다. 상기 산술 논리 연산 장치ALU는 레지스터사이의 산술/논리 연산이나 LOAD/STORE 명령 실행시의 메모리 액세스의 어드레스, 분기 명령에서의 분기선의 어드레스 계산등을 실행한다. 상기 비트 필드 조작 연산 장치SMU는 통상의 시프트 명령 이외에 다른 RISC 프로세서에는 없는 데이타의 임의 영역의 추출이나 데이타의 임의 영역의 치환등을 실행하는 것이며, 본 발명의 1실시예에 관한 연산 장치이다.

상기 비트 필드 조작 연산 장치SMU가 실행하는 명령은

① 시프트 명령,

② 추출 명령 [Extract명령(데이타의 임의 영역의 추출)],

③ 저장 명령[Deposit명령(데이타의 임의 영역의 치환)]로 크게 구별되고, 각각의 명령은 모두 1머신 사이클로 실행된다. 추출 명령으 ㅣ기본적인 오퍼레이션은 제16도에 도시되고, 저장 명령의 기본적인 오퍼레이션은 제17도에 도시된다. 이들의 명령은 다른 RISC 프로세서에는 없는 전용 오퍼레이션을 위한 것이다. 마찬가지의 기능은 CISC 프로세서에는 존재하지만, 그 연산은 마이크로 프로그램 제어(상기 제어 기억을 사용한 제어)에 의해, 수십 사이클을 필요로 한다. 추출 명령은 데이타의 임의 영역을 오른쪽끝으로 시프트하고, 나머지의 영역에는 0 또는 부호 비트를 채우는 것이다. 추출하는 데이타의 임의 영역은 영역폭LEN과 영역의 오른쪽끝의 비트 위치h로 지정된다. 저장 명령은 추출명령과는 반대의 오퍼레이션이며, 데이타의 오른쪽끝의 폭LEN으로 지정되는 영역을 다른 데이타의 임의 영역으로 라이트하는 명령이다. 이때, 라이트되는 베이스로서의 데이타는 특히, 제어되지 않지만, 레지스터 파일REGF에서 공급되는 데이타 또는 전비트가 논리0의 데이타로 된다.

재19a도 및 제19b도에는 상기 추출 명령의 포맷이 도시되어 있다. 나머지의 영역에 "0"을 채우던가 부호 비트를 채우던가는 오퍼레이션 코드에 의해서 정해진다. 그때문에 추출 명령에는 2종류의 명령이 있다. 예를 들면, 제19a도에 도시되어 있는 추출 명령은 나머지의 영역에 "0"을 채우는 것을 지시하는 오퍼레이션 코드OP-EX1을 갖고, 제19b도에 도시되어 있는 추출 명령은 나머지의 영역에 부호 비트를 채우는 것을 지시하는 오퍼레이션 코드OP-EX2을 갖는다. 본 실시예에 있어서는 상기 비트 위치h가 추출 명령에 포함되는 데이타＆ 또는 미리 시프트량용 제어 레지스터(도시하지 않지만, 상기 명령 제어용 랜덤 로직 유니트IU에 포함되어 있다)에 유지된 데이타에 의해서 정해지는 제어 레지스터에 유지되어 있는 데이타(코드화된 데이타)를 사용하던가 또는 명령중의 필드＆에 유지되어 있는 데이타(코드화된 데이타)를 사용하던가는 추출 명령중의 제어 필드S의 값에 의해서 정해진다. 예를 들면, 제어 필드S에 "1"을 설정하는 것에 의해, 해당 명령중의 필드＆의 값이 상기 비트 위치h를 나타내는 데이타로서 사용되고, 제어 필드S에 "0"을 설정하는 것에 의해, 시프트량용 제어 레지스터의 값이 상기 비트 위치h를 나타내는 데이타로서 사용된다 추출 명령중의 필드LEND는 상기 영역폭LEN을 나타내는 데이타(코드화된 데이타)가 유지되는 필드이다.

제19c도 및 제19d도에는 저장 명령의 포맷이 도시되어 있다. 이 저장 명령의 경우에도 2종류의 명령이 마련되어 있다. 예를 들면, 제19c도에 도시되어 있는 저장 명령은 라이트되는 베이스의 데이타로서 레지스터 파일REGF중의 레지스터에 유지되어 있는 데이타를 사용하는 것을 나타내는 오퍼레이션 코드OP-DE1을 갖는다. 이것에 대해서, 제19d도에 도시되어 있는 저장 명령은 베이스의 데이타로서 "0"을 사용하는 것을 나타내는 오퍼레이션 코드OP-DE2를 갖고 있다. 제19c도에 도시되어 있는 저장 명령의 경우에는 베이스 데이타를 유지하고 있는 레지스터를 지시할 필요가 있다. 그 때문에 이 제19c도의 저장명령은 그 레지스터의 번호를 지시하는 데이타REG-No를 유지하는 필드를 갖고 있다. 또, 제19c도 및 제19d도에 도시되어 있는 필드LEND, S, ＆는 상기 추출 명령의 것과 동일하다.

데이타의 임의 영역을 다른 데이타의 임의 영역으로 치환하는 오퍼레이션은 그래픽 처리등에 의해 빈번하게 이용되지만, 그 오퍼레이션에 본 실시예에 관한 비트 필드 조작 연산 장치SMU를 사용하지 않는 경우, 즉 본 실시예와는 다른 RISC 프로세서를 사용하는 경우에는 제3도에 도시되는 다음의 6명령을 실행하는 것이 필요하게 된다.

①시프트 명령;치환하고자 하는 영역이 치환하고자 하는 위치 (바라는 위치)에 올때까지 시프트한다.

②LOAD명령; 치환되어야할 영역의 비트에 대응한 비트에 1을 설정한 마스크 데이타를 리드한다.

③AND명령; 시프트한 데이타와 마스크 데이타의 논리곱을 취한다.

④비트 반전 명령; 마스크 데이타의 비트 반전 데이타를 작성한다.

⑤AND명령; 비트 반전 데이타와 베이스 데이타의 논리곱을 취한다

⑥OR명령; ③에서 작성한 데이타와 ⑤에서 작성한 데이타의 논리합을 취한다.

이것에 비해, 본 실시예의 비트 필드 조작 연산 장치SMU에서는 추출 명령과 저장 명령의 2사이클에서 마찬가지의 오퍼레이션이 완료하고, 처리 시간이 3배 이상 단축되어 고속인 그래픽 처리등이 가능하게 된다.

제4도에는 본 실시예의 마이크로 프로세서MCU를 사용한 그래픽처리 시스템의 1예가 도시된다. 시스템 버스SB에는 디스플레이 CRT, 키보드KBD, 주기억 장치MMRY등이 접속되고, 듀얼 포트를 갖는 공유 메모리와 같은 메모리 인터페이스 MITF에 의해서 주변버스PB에 접속된다. 주변 버스PB에는 마이크로 프로세서MCU가 접속되고, 각각의 마이크로 프로세서MCU에는 2차 캐시 메모리CMRY가 결합된다.

(2) 비트 필드 조작 연산 장치

제5도에는 비트 필드 조작 연산 장치SMU의 1실시예가 도시된다.

비트 필드 조작 연산 장치SMU는 입력 데이타를 시프트하기 위한 제1배럴 시프터BSFT1, 마스크 데이타 생성 회로,MASKG, 마스크 실행 회로MASKE, 확장 회로EXT1 및 제0비트 부호 확장 회로EXT2를 주제로 한다. 제1배럴 시프터BSFT1은 데이타의 임의 비트 시프트를 실행하는 것이며, 셀렉터SEL2, SEL3에서 각각 1워드(본 실시예에 있어서, 1워드는 32비트로 한다)의 데이타를 입력해서 합계2 워드를 동시에 시프트해서 1워드의 데이타를 출력한다. 제6도 및 제8도에서 알 수 있는 바와 같이, 출력되는 워드의 각 비트 위치는 상위 워드의 각 비트 위치에 대응하고 있다. 이것은 배럴 시프터BSFT2에 대해서도 마찬가지이다. 시프트량은 디코더SDEC의 출력에 의해서 결정된다. 또, 이 제1배럴 시프터BSFT1은 추출 명령 및 저장 명령외에 통상의 시프트 명령에도 사용한다. 다른 RISC 프로세서에는 비트 필드 조작 연산기로서 이와 같은 배럴 시프터만을 구비하고 있는 것이 많다.

상기 마스크 실행 회로MASKE는 상기 마스크 데이타 생성 회로MASKG에서 생성되는 제1마스크 데이타MASKD1을 기본으로 마스크를 실행하는 회로이다. 이 회로는 각 입력에 각각 1워드의 데이타가 입력되는 2입력 형식의 셀렉터로서 기능되고, 제1마스크 데이타MASKD1의 각 비트의 값에 따르고, 제1배럴 시프터BSFT1에서 출력되는 데이타와 셀렉터SEL1측에서 공급되는 데이타를 다른 비트마다에 선택해서 합계1 워드의 데이타를 출력한다.

상기 확장 회로EXTI1은 추출 명령의 실행시에 상기 마스크 데이타를 생성 회로MASKG에서 생성되는 제2마스크 데이타MASKD2를 기본으로 마스크 실행 회로MASKE에서 출력되는 데이타의 0확장 (논리0확장) 또는 부호 확장을 실행한다. 또, 확장 회로 EXTI1은 저장 명령 실행시에는 마스크 실행 회로MASKE에서 출력되는 데이타를 그대로 출력한다.

상기 제0비트 부호 확장 회로EXT2는 입력 데이타의 제0비트의 값에서 해당 입력 데이타의 전비트를 부호 확장해서 상기 셀렉터SEL1에 출력한다.

제0비트 부호 확장 회로EXT2의 구성은 다음에 기술하는 제20도의 회로의 일부를 사용하는 것에 의해 용이하게 실현할 수 있다.

[표]

[주]

AT : 1=마스크의 출력을 선택

AT : 2=MASKD2에 따라서 MASKE의 출력과 SEL6의 출력중의 1개를 선택

AT : 3=MASKD1에 따라서 시프터된 데이타와 SEL1의 출력중의 1개를 선택

AT : 4=시프트된 데이타를 선택한다.

제5도에 도시되어 있는 셀렉터SEL1~SEL5의 각각은 상기 명령 제어용 랜덤 로직 유니트IU에 의해 형성된 제어 신호에 의해서 제어된다. 상기 명령 제어용 랜덤 로직 유니트IU는 특히 제어되지 않지만, 그것에 공급되는 명령 (저장 명령, 추출 명령, 시프트 명령)의 주 오퍼레이션에 따라서 상기 제어 신호를 형성한다.

표에는 명령과 셀렉터SEL1~SEL5의 각각의 상태의 관계가 도시되어 있다. 또, 이표에는 명령에 의해서 형성되는 제어 신호C₀, C₁, C₂도 도시되어 있다. 표에 있어서의 A란은 저장명령에서 베이스 데이타로서 데이타"0"을 사용하는 것이 지시되어 있는 경우를 나타내고, B란은 저장 명령에서 베이스 데이타로서 레지스터의 유지 데이타를 사용하는 것이 지시되어 있다. 또, C란은 추출 명령에서 나머지 영역에 "0"을 채우는 것이 지시되어 있는 경우를 나타내고, D란은 추출 명령에서 나머지 영역에 부호데이타를 채우는 것이 지시되어 있는 경우를 나타내고 있다. 표에 있어서의 "-"는 어떠한 상태라도 좋은 것을 나타내고 있다.

명령이 공급되는 것에 의해, 셀렉터SEL1~SEL5및 제어 신호C₀, C₁, C₂가 어떠한 상태로 되는가에 대해서 다음에 기술한다.

저장 명령이 유니트IU에 공급되는 것에 의해, 셀렉터SEL2는 버스SB1의 데이타를 선택해서 출력한다. 이때, 셀렉터SEL4는 MBG의 출력을 선택하고, 셀렉터SEL5는 데이타"0"을 선택해서 출력한다. 셀렉터SEL1은 베이스 데이타로서 데이타"0"의 사용이 지시되어 있던 경우, 데이타"0"을 선택하고 〈A란〉, 베이스 데이타로서 레지스터의 유지 데이타의 사용이 지시되어 있는 경우에는 버스SB2의 데이타를 선택해서 (B란) 출력한다. 또, 저장명령의 경우에는 상기 제어 신호C₀, C₂로서 "1", "0"이 출력된다. 베이스 데이타로서 레지스터의 유지 데이타의 사용이 지시되어 있는 경우, 저장 명령중의 레지스터 번호REG-No에 의해 지시되어 있는 레지스터가 선택되고, 그 유지 데이타는 상기 버스SB2로 출력되고 있다. 그 때문에 베이스 데이타로서 레지스터의 데이타가 지시되어 있을때에는 셀렉터SEL1에서 레지스터 번호REG-No에 의해서 지시된 레지스터의 유지 데이타가 출력된다.

추출 명령이 상기 유니트IU에 공급되는 것에 의해, 셀렉터SEL2는 데이타"0"을 선택하고, 셀렉터SEL3은 버스SB2의 데이타를 선택하고, 셀렉터SEL4는 데이타"0"을 선택하고, 셀렉터SEL5는 데이타 "1"을 선택해서 출력한다. 또, 나머지 영역에 "0"을 채우는 것이 지시되어 있는 경우, 셀렉터SEL1은 데이타"0"선택하고, 나머지 영역에 부호를 채우는 것이 지시되어 있는 경우에는 셀렉터SEL1은 확장 회로EXT2의 출력을 선택해서 출력한다. 또, 상기 제어 신호C₀, C₂는 모두 "0"으로 된다. 제어 신호C₁는 다음에 제20도를 사용해서 설명하지만, "0"을 채우는 경우, 데이타"0"을 선택하는 신호로 되고, 부호를 채우는 경우에는 SIN-BIN을 선택하는 신호로 된다.

시프트 명령이 유니트IU에 공급되면, 셀렉터SEL2는 버스SB1을 선택하고, 셀렉터SEL4는 데이타"0"을 선택하고, 셀렉터SEL5는 데이타"1"을 선택해서 출력한다. 셀렉터SEL3은 64비트 데이타에 대해서 시프트 동작을 실행하는 경우, 데이타 버스SB2의 데이타를 선택하고, 32비트 데이타에 대해서의 시프트 동작의 경우에는 데이타"0"을 선택해서 출력한다. 이때, 제어 신호C₀, C₂는 모두 "1"이다.

상기 마스크 비트 생성 회로MBG에는 상기 명령 제어용 랜덤 로직 유니트IU에서 명령에 포함되어 있는 영역폭LEN을 나타내는 필드LEND의 값이 공급되고, 상기 디코더SDEC에는 동일한 상기 명령 제어용 랜덤 로직 유니트IU에서 명령에 포함되어 있는 시프트량h을 나타내는 곳의 필드＆의 값 또는 상기 시프트량 용 제어 레지스터의 유지값이 공급된다.

상기 제어 신호C₁는 OR 게이트 ORG1의 한쪽의 입력 단자에 공급되고, 그 다른쪽의 입력 단자에는 마스크 데이타MASKD1이 공급된다.

상기 제어 신호C₀, C₂는 상기 확장 회로EXT1에 공급된다. 이 확장 회로EXT1의 1실시예가 제20도에 도시되어 있다.

제20도에 도시되어 있는 확장 회로EXT1은 디코더BDEC, OR 게이트 ORG2, 3상태 버퍼TB, 부호선SIN-BIT및 셀렉터 SEL6, SEL7을 갖고 있다.

상기 디코더BDEC에는 마스크 데이타MASKD2가 공급되고, 마스크 데이타MASKD2에 있어서, 논리값이 변화하는 경계 비트를 판단하고, 그것에 대응한 비트를 예를 들면 "1"로 하고, 나머지 비트를 "0"으로 한다. 이와 같은 디코더BDEC에 대해서는 제15도에 그 1예가 도시되어 있으며, 다음에 설명한다. 마스크 실행 회로MASKE의 출력은 3상태 버퍼TB에 공급된다. 이들의 3상태 버퍼TB의 제어는 상기 디코더BDEC의 출력에 의해 실행되고, 각 3상태 버퍼TB의 출력은 공동으로 되고, 부호선SIN-BIT에 공급된다. 이것에 의해, 마스크 데이타MASKD2에 있어서 논리값이 변화하는 경계 비트에 대응한 마스크 실행 회로MASKE의 출력 데이타에 있어서의 비트를 3상태 버퍼TB는 공통의 부호선SIN-BIT로 전송된다. 셀렉터SEL6은 상기 제어신호C₁에 따라서 상기 부호선SIN-BIT의 값 또는 데이타"0"을 선택해서 출력한다. 상기 OR 게이트 ORG2는 상기 제어신호C₀과 상기 마스크 데이타MASKD2를 입력으로서 받고, 상기 셀렉터SEL7을 제어하는 신호를 형성한다. 상기 셀렉터SEL7은 상기 셀렉터SEL6의 출력 또는 마스크 실행 회로MASKE의 출력을 선택해서 출력한다.

상기 제어 신호C₀가 "1"로 되는 것에 의해, OR 게이트 ORG2는 마스크 데이타MASKD2의 값에 관계없이 "1"을 출력한다. 이것에 의해, 상기 셀렉터SEL7은 마스크 실행 회로MASKE의 출력을 선택해서 출력한다. 이것에 대해서, 제어 신호C₀이 "0"인 경우에는 마스크 데이타MASKD2에 있어서, "1"로 되어 있는 비트에 대응한 마스크 실행 회로MASKDE의 출력에 있어서의 비트가 셀렉터SEL7에서 출력되고, 마스크 데이타MASKD2에 있어서 "0"으로 되어 있는 비트에 대응한 출력 데이타DD에 있어서의 비트에는 셀렉터6의 출력이 출력되도록 셀렉터SEL7이 작용한다.

상기 제어 신호C₂가 "1"로 되어 있을때는 상기 OR 게이트 ORG1에서는 데이타"1"이 마스크 실행 회로AMSKE로 출력되고, 상기 제어 신호C₂가 "0"으로 되어 있을때는 마스크 데이타 MASKD1의 데이타에 따른 데이타가 상기 OR 게이트 ORG1에서 마스크 실행 회로MASKE로 공급된다.

상기 제어 신호C₁은 부호 확장의 경우, 예를 들면 "1"로 된다. 이것에 응답해서 셀렉터SEL6은 부호선SIN-BIT에 있어서의 데이타를 선택한다. 이것에 의해, 모두의 셀렉터SEL6에서는 공통의 값이 출력된다. 이것에 대해서, 나머지의 영역에 데이타"0"을 채우는 경우, 상기 제어 신호C₁은 "0"으로 된다. 이것에 의해서, 셀렉터SEL6은 데이타"0"을 선택해서 출력한다.

상기 확장 회로EXT1, 제0비트 부호 확장 회로EXT2, 마스크 데이타 생성 회로MASKG 및 마스크 실행 회로MASKE는 본 실시예의 비트 필드 조작 연산 장치SMU 고유의 처리인 추출 명령과 저정 명령의 실행이 필요한 고유의 회로이며, 다른 RISC프로세서에는 존재하지 않는다. 이들의 회로의 면적을 작게 억제하고, 또한 동작 지연을 작게 하는 것이 다른 RISC 프로세서보다 우수한 성능을 실현하기 위해서 필요하며, 본 실시예에서는 그들을 실현하고 있으며, 다음에 그 상세한 설명을 순차 설명한다.

(3) 배럴 시프터를 채용한 마스크 데이타 생성 회로

상기 마스크 데이타 생성 회로MASKG는 제6도에도 도시된 바와 같이, 제2배럴 시프터BSFT2, 마스크 비트 생성 회로MBG및 셀렉터SEL4, SEL5를 갖는다. 마스크 비트 생성 회로MBG는 특히, 제한되지 않지만, 명령중에 포함되어 있는 5비트의 정보LEND를 받고, 그 5비트의 값에 의해서 32비트의 비트열의 오른쪽끝에서의 논리1의 비트폭(영역폭) LEN을 나타내는 제2마스크 데이타MASKD2를 생성한다. 제2마스크 데이타MASKD2를 생성하는 논리는 하드 와이어드 로직에 의해 간단하게 구성할 수가 있다. 상기 제2배럴 시프터BSFT2는 상기 제1배럴 시프터BSFT1과 마찬가지로 데이타의 임의 비트 시프트를 실행하는 것이며, 각각 1워드의 데이타를 입력하고, 합계2 워드를 동시에 시프트해서 상위측의 입력 워드에 있어서의 비트 위치와 1대1로 대응한 비트 위치를 갖는 1워드의 데이타를 출력한다. 시프트량은 상기 데이타SDEC의 출력에 의해서 결정된다. 제2배럴 시프터BSFT2의 상위측 입력에는 상기 셀렉터SEL4를 거쳐서 제2마스크 데이타MASKD2 또는 전비트를 논리0으로 하는 데이타가 공급된다. 제2배럴 시프터BSFT2의 하위측 입력에는 상기 셀렉터SEL5를 거쳐서 32비트 모두가 논리0의 데이타 또는 32비트 모두가 논리1의 데이타가 공급된다. 제2배럴 시프터BSFT2에 의해서 시프트된 출력은 상기 제1마스크 데이타MASKD1로 된다.

제6도에 도시된 바와 같이, 이 마스크 데이타 생성 회로MASKG는 오른쪽끝에서 폭LEN에서 부여되는 영역에 1을 설정한 제2마스크 데이타, MASKD2를 제1배럴 시프터BSFT1에 공급되는 연산 데이타와 같은 양만큼 제2배럴 시프터BSFT2에서 왼쪽 시프트 (31-h비트 시프트)하는 것에 의해, 저장 명령등에 이용되는 제1마스크 데이타MASKD1을 생성할 수가 있다. 추출 명령용의 마스크 데이타로서는 상기 제2마스크 데이타MASKD2가 이용된다. 따라서, 이 마스크 데이타 생성 회로MASKDG는 감산기를 사용하는 일 없이, 제18도와 마찬가지로 저장 명령용 마스크 데이타와 추출 명령용 마스크 데이타를 생성할 수가 있다. 또, 추출명령을 실행할때에는 상기 확장 회로EXT1에 공급해야할 제2마스크 데이타의 생성에 이용되지 않는 제2배럴 시프터BSFT2를 제1배럴 시프터BSFT1과 함께 해당 추출 명령의 다른 처리에 이용 가능하게 된다.

(4) 추출 명령에 있어서의 부호 확장 시프트의 고속화

추출 명령에 있어서 확장 회로EXT1에서 실행되는 부호 확장은 제7도에 도시되는 (i)와 (ii)의 2종류의 경우가 있으며, (i)에 도시된 바와 같이 영역폭LEN이 입력 데이타의 제0비트를 초월하지 않는 경우, 출력 데이타에 있어서의 부호 확장은 해당 영역폭LEN의 왼쪽끝의 비트의 부호에 따라서 실행된다. 한편, (ii)에서 도시된 바와 같이 영역폭LEN이 입력 데이타의 제0비트를 초월해서 왼쪽으로 확장되는 경우, 출력 데이타에 있어서의 부호 확장에서는 입력 데이타의 제0비트를 부호 비트로서 취급하는 것으로 된다.

제8도에 도시되는 바와 같이, 추출 명령을 실행할때는 제1배럴 시프터BSFT1은 각각 32비트의 입력 데이타와 임의값의 데이타(예를 들면, 데이타"0")를 받고, 입력 데이타의 제h비트가 오른쪽끝으로 오도록 배럴 시프트(31-h비트 시프트)를 실행한다. 이것에 병행해서 제0비트 부호 확장 회로EXT2는 입력 데이타의 제0비트의 값을 전부의 비트에 부호 확장한다. 또, 제2배럴 시프터BSFT2는 전비트"0"의 1워드 데이타와 전비트"1"의 워드 데이타를 입력해서 제1배럴 시프터BSFT1과 동일의 시프트량으로서 시프트 동작을 실행하고, 제1마스크 데이타MASKD1을 생성한다. 마스크 실행 회로MASKE는 제1배럴 시프터BSFT1의 출력과 제0비트 부호 확장 회로EXT2의 출력을 받는다. 마스크 실행 회로MASKE는 제1마스크 데이타MASKD1에 있어서 논리값1로 되어 있는 비트에 대해서 그 비트 위치에 대응한 제1배럴 시프터BSFT1의 출력을 선택하여 출력한다. 이것에 대해서 제1마스크 데이타MASKD1에 있어서 논리값0으로 되어있는 비트에 대해서는 그 비트 위치에 대응한 제0비트 부호 확장회로EXT2의 출력을 선택하여 출력한다. 이것에 의해서 마스크 실행 회로MASKE에서 출력되는 데이타는 입력 데이타의 제0비트에서 제h비트까지의 값을 하위측 (오른쪽)에 보유하고,나머지의 비트는 입력 데이타의 제0비트의 값을 보유하는 데이타로 된다. 이 마스크 실행 회로MASKE의 출력 데이타는 제9도에 도시되는 바와 같이, 확장 회로EXT1에 공급된다. 이 확장 회로EXT1에는 제2마스크 데이타MASKD2도 공급된다. 확장 회로EXT1는 제2마스크 데이타MASKD2에 의해서 지정되는 영역폭LEN의 좌측 비트를 부호 비트로서 부호 확장한다. 제7도의 (i)에 대응하는 경우에는 부호 확장되어야할 비트 위치는 입력 데이타의 제0비트에서는 없고 도면의 사선으로 나타내는 폭중에 존재하는 부호 비트S로 되고, 제2마스크 데이타MASKD2에 의해서 지정되는 부호 비트S의 부호 즉 논리값에 따라서 해당 부호 비트S의 좌측(상위측)의 각 비트가 부호 비트S의 논리값에 따라서 부호 확장된다. 제20도에서 알 수 있는 바와 같이, 경계 비트에 대응한 비트가 부호선SIN-BIT에 전해지고, 나머지의 영역에는 그 부호선SIN-BIT의 데이타가 전해진다. 제7도의(ii)에 대응하는 경우에는 상기 입력 데이타의 제0비트가 부호 확장비트로 되므로, 확장 회로EXT1에서의 출력 데이타는 상기 마스크 실행 회로MASKE의 출력과 동일하게 된다. 이 경우에는 LEN이 제0비트를 초월하므로, 셀렉터SEL7에 의해서 마스크 실행회로MASKE의 출력이 선택된다.

이와 같이, 제1배럴 시프터BSFT1에 의한 입력 데이타의 배럴시프트 처리에 병행해서 입력 데이타의 제0비트의 값을 제0비트 부호 확장 회로EXT2에서 전비트를 제0비트의 값으로 부호 확장하는 처리를 실행하고, 쌍방의 처리 결과를 마스크 실행 회로MASKE에서 선택해서 산술 시프트와 마찬가지의 처리를 실행할 수가 있다. 즉, 마스크 데이타 생성용의 제2의 배럴 시프터BSFT2의 상위측 입력에는 전비트가 논리값0의 데이타를 넣고, 하위측 입력에는 전비트가 논리값1의 데이타를 넣어서 제1배럴 시프터BSFT1에 의한 입력 데이타의 시프트량과 같은 만큼 시프트하는 것에 의해 제1마스크 데이타MASKD1을 생성하고, 미리 입력 데이타의 제0비트를 전비트에 부호 확장한 데이타와 제1배럴 시프터BSFT1의 시프트 출력 데이타의 마스크 처리를 상기 제1마스크 데이타MASKD1에 의해서 실행하면, 산술 시프트와 등가인 오퍼레이션으로 된다. 제10도에 도시되는 것의 입력 데이타에 대한 제0비트 부호 확장 처리와 배럴 시프트 처리의 종속적 또는 직렬적인 처리에 비해서 제8도에 도시되는 본 실시예의 연산 방식에서는 제1배럴 시프터BSFT1의 상위측 입력에는 임의값을 공급하면 좋고, 입력 데이타에 대한 제0비트 부호 확장 처리를 갖을 필요는 없다. 따라서, 이 산술 시프트 연산에 의하면, 미리 입력 데이타의 제0비트를 전비트에 배치해서 부호 확장 데이타를 생성하므로 배럴시프트하는 처리에 비해서 추출 명령의 실행 속도를 고속화할 수가 있다.

(5) 배럴 시프터의 점유 면적 저감

제11도에는 제1및 제2배럴 시프터BSFT1, BSFT2의 1실시예의 회로도가 도시되어 있다. 제1및 제2배럴 시프터BSFT1, BSFT2의 각각의 일렬분의 트랜지스터 형성 영역을 연산 정보를 일시적으로 유지하는 상기 레지스터 파일REGF의 1비트분의 기억셀이 점유하는 폭과 동일 폭의 영역에 병존시키고, 또한 쌍방의 배럴 시프터BSFT1, BSFT2에 있어서의 시프트량을 제어하는 제어 신호를 전하는 시프트량 제어선을 공통화한다. 도면에 있어서, m1 - In0,...는 제2배럴 시프터BSFT2의 하위측의 3줄의 입력 신호선, m2-in0,...은 제2배럴 시프터BSFT2의 상위측의 32줄의 입력 신호선, m-out0,...은 제2배럴 시프터BSFT2의 32줄의 출력 신호선, d1-in0,...은 제1배럴 시프터bsft1의 하위측의 32줄의 입력 신호선, d2-in0,...은 제1배럴 시프터BSFT1의 상위측의 32개의 입력 신호선, d-out0,...은 제1배럴 시프터BSFT1의 32줄의 출력 신호선, shift0,...은 제1배럴 시프터BSFT1및 제2배럴 시프터BSFT2에 공통 이용되는 시프트량을 지시하는 제어선이다. 상기 출력 신호선과 제어선은 교차적 배치를 채택해서 병설되고, 상기 제어선에서 시프트량 지시 신호를 선택 단자에서 받아 스위치 제어되는 것에 의해 입력을 소정의 출력 신호선에 도통시키는 여러개의 트랜지스터TR이 매트릭스 배치되어 있다.

제11도는 실제의 칩상에 있어서의 레이 아우트에 맞춘 회로도이다. 또, 동일 도면에는 상기 셀렉터SEL3의 일부, 셀렉터SEL5의 일부 및 레지스터 파일REGF내의 레지스터REGn-1, REGn, REGn+1이 도시되어 있으며, 이들도 실제의 레이 아우트에 맞춘 회로도이다. 셀렉터는 여러개의 단위 셀렉터U-SEL에 의해 구성되고, 레지스터도 여러개의 기억셀U-REG에 의해 구성된다. 기억셀과 단위 셀렉터의 사이는 버스에 의해서 결합되어 있다. 동일 도면에서 알 수 있는 바와 같이, 1열분의 트랜지스터 형성 영역과 기억셀U-REG, 단위 셀렉터U-SEL은 서로 대략 동일 폭으로 되어 있다.

상기 레지스터 파일REGF의 기억셀U-REG는 스태틱형 플립플롭을 주체로서 구성되고, 예를 들면 CMOS회로로 구성되는 경우에는 트랜스퍼 게이트를 포함해서 최저6개의 트랜지스터를 요한다. 이 6개의 트랜지스터를 배치하는 높이가 제11도에 도시되는 1비트 영역의 높이 치수에 일치한다. 쌍방의 배럴 시프터BSFT1, BSFT2를 각각 분리시켜서 각각의 영역에 배치한 것으로 하면, 제12도 및 제13도에 도시되어 있는 바와 같은 레이 아우트로 된다고 생각된다. 이들이 제12도 및 제13도에서 알 수 있는 바와 같이, 이 경우에는 전혀 이용되지 않는 쓸데없는 영역이 다수 존재한다. 제11도에서 알 수 있는 바와 같이, 상기 밸러 시프트BSFT1, BSFT2는 셀렉터 및 버스SB1, SB2를 거쳐서 레지스터 파일REGF에서 데이타가 공급된다. 이때, 표준셀과 같은 레이 아우트 수법을 고려하면, 기능마다 파악되는 회로 블럭에 대해서는 구형 영역으로서 정의되는 영역에 트랜지스터를 배치하는것이 레이 아우트상 바람직하다. 특히, 배럴 시프터BSFT1, BSFT2는 레지스터 파일REGF에서 병렬적으로 데이타가 부여되고, 밀접하게 기능하므로, 병렬적으로 공급되는 데이타의 각 비트 상호간에 신호 전파 지연등이 있어서 동작상 바람직하지 않다. 따라서, 레지스터 파일REGF와 배럴 시프터BSFT1, BSFT2를 결합하는 신호 배선이 복잡하므로 통일적이지 않은 굴곡을 방지하는 것이 필요하다. 이 관점에 따르면, 제12도 및 제13도에 도시되는 바와 같이, 배럴 시프터BSFT1, BSFT2를 각각 다른 영역에 구성하는 경우에도 쓸데없다고 생각되는 공간을 채택하도록 해서 상기 1비트 영역마다에 트랜지스터나 그 입력 신호선이 배치된다. 본 실시예에서는 그 공간을 유효하게 이용하므로, 쌍방의 배럴 시프터BSFT1, BSFT2를 동일 영역에 병존시킨다. 이것에 의해, 2개의 배럴 시프터BSFT1, BSFT2를 채용해도 그것에 의한 실질적인 칩 면적 증대를 억제할 수가 있다. 예를 들어 제14도에 도시되는 바와 같이, 배럴 시프터BSFT1, BSFT2의 폭 치수를 작게하면, 세로 치수X분만큼 배럴 시프터의 형성 영역을 상대적으로 작게 할 수 있지만, 그 반면, 배선의 굴곡 부분에 있어서는 레이 아우트 배선룰에 의해 배선사이에는 소정의 간격을 마련하지 않으면 않되므로, 가로 방향의 치수Y가 증가하고, 정수 연산장치EU의 칩 점유 면적은 기대한 대로 작게 되지 않는다.

(6) 부호 비트의 위치 추출용 디코드 논리

상기 확장 회로EST1에 있어서, 마스크 실행 회로MASKE에서 출력되는 데이타에 대한 부호 확장을 위한 부호 비트의 위치는 제15도에 도시되는 논리 게이트 회로LGC(제20도의 디코더BDEC에 해당)이 검출한다. 이 논리 게이트 회로LGC는 상기 마스크 비트 생성 회로MBG에서 출력되는 제2마스크 데이타MASKD2의 서로 인접하는 2비트의 논리값을 각각 배타적 논리합 게이트EOR에서 비교하고, 그 제2마스크 데이타MASKD2의 비트열중에서 논리값이 변화되는 경계 비트를 다른 비트와는 다른 논리값으로 출력하는 논리를 갖는다. 이러한 논리 게이트 회로LGC는 제2마스크 데이타MASKD2의 각 비트를 1단의 배타적 논리합게이트EOR을 통하는 것에 의해, 부호 확장해야할 부호 비트의 위치를 절단할 수가 있다. 따라서, 상기 정보LEN을 입력해서 디코드하기 위한 다른 디코더를 새롭게 마련할 필요가 없고, 이 점에 있어서, 확장 회로EXT1의 회로 규모는 작게 된다. 상기 디코드 논리는 피디코드 신호에서 상보 레벨을 생성하는 회로가 필요없고, 이 점에 있어서 종래의 디코드 회로에 비해서 배선 패턴의 간소화와 회로 소자의 저감이 가능하게 되며, 정수 연산 장치EU의 레이 아우트 면적 삭감에 기여한다.

이 논리 게이트 회로LGC는 상기 마스크 비트 생성회로MBG와 같은 회로와 함께 일반적인 디코더로서 그외의 용도에도 적용할 수 가 있다. 이때, 상기 마스크 비트 생성 회로MBG와 같은 회로는 n비트의 데이타에서 2의 n승의 비트열로서, 또한 그 비트열의 끝에서 연속적으로 배치되는 일정 논리값의 비트의 수에 의해서 상위되는 2의 n승 종류의 어느것인가의 데이타를 전개하는 수단으로서 정의할 수가 있고, 이것에 따라서, 논리 게이트 회로는 상기 전개 수단에서 출력되는 데이타의 서로 인접하는 2비트의 논리값을 각각 비교하고, 그 전개 수단에서의 출력 데이타의 비트열중에서 논리값이 변화되는 경계 비트를 다른 비트와는 다른 논리값으로 출력하는 회로로서 구성된다.

상기 실시예에 의하면, 다음의 작용 효과를 얻을 수가 있다.

(1) 입력 데이타의 시프트 및 마스크 데이타의 생성에 배럴 시프터BSFT1, BSFT2가 각각 채용되고, 또한, 쌍방의 배럴 시프터BSFT1, BSFT2의 시프트량이 서로 동일하게 된다. 이것은 저장 명령이나 추출 명령등에 의한 비트 필드 조작을 서포트하는 연산 장치SMU의 고기능화 및 연산 처리의 고속화에 기여한다.

(2) 2조의 배럴 시프터BSFT1, BSFT2의 각각에 있어서의 1열분의 트랜지스터열이 레지스터 파일REGF의 1비트분의 기억셀의 폭에 맞추어서 적층되도록 레이 아우트된다. 이것에 의해, 비트 필드 조작 연산 장치SMU의 칩 점유 면적을 저감할 수가 있다.

(3) 입력 데이타에 대한 제0비트 부호 확장과 제1배럴 시프터BSFT1에 의한 입력 데이타의 배럴 시프트를 시간적으로 병령로 처리 가능하게 된다. 또, 그 병렬 처리 결과가 제2배럴 시프터BSFT2에서 생성되는 제1마스크 데이타MASKD1에 따라서 마스크 실행 회로MASKE에서 선택되어 산술 시프트가 실행된다. 산술 시프트의 결과에 대해서 확장 회로EXT1에서 부호 확장이 실행되는 것에 의해, 추출 명령에 의해서 데이타의 임의 영역을 추출하는 연산 속도를 고속화할 수가 있다.

(4) 제2마스크 데이타MASKD2와 같은 데이타를 입력해서 디코드 결과를 출력하는 논리 게이트 회로LGC (BDEC)를 채용하는 것에 의해, 디코더에는 입력을 상보 레벨의 신호로 변환하는 회로가 불필요하게 되고, 상기 확장 회로EXT1 또는 일반적인 디코더의 회로 규모 및 칩 점유 면적을 저감할 수가 있다.

(5) 상기 작용 효과에 의해, 칩 점유 면적의 증대를 억제하고, 또한 동작 속도를 고속화해서 저장 명령과 추출 명령을 서포트한 고기능RISC 프로세서를 얻을 수가 있다.

다음에, 배럴 시프터의 다른 실시예에 대해서 기술한다. 다음에 기술하는 배럴 시프터는 상술한 실시예중에 있어서의 배럴 시프터BSFT1, BSFT2로서 사용할 수가 있다. 또, 상술한 실시예와는 다른 프로세서, 예를 들면 코프로세서에 있어서의 배럴 시프터로서 사용할 수가 있다.

상기 제12도 및 제13도에도 도시되지만, 배럴 시프터 회로로서는 제30도에 도에 도시되는 바와 같이, 여러개의 MOS 트랜지스터Q를 매트릭스 형상으로 배치해서 구성할 수가 있다. 예를 들면, N=2ⁿ비트까지의 임의의 시프트를 실행하는 배럴 시프터 회로에서는 N×N개의 MOS 트랜지스터Q가 매트릭스 형상으로 배치되고, n비트의 시프트 제어 데이타SF를 디코드하는 디코더DEC의 출력에 의해서, 상기 시프트 제어 데이타SF에 호응하는 소정열의 모드의 MOS 트랜지스터Q가 도통 상태로 된다. 이것에 의해서 입력데이타를 시프트 제어 데이타SF에 따른 임의 비트에 대해서 시프트하는 것이 가능하게 된다.

또, 배럴 시프터에 대해서 기재된 문헌의 예로서는 일본국 특허 공개 공보 평성2-90318호가 있다.

상기 제30도의 배럴 시프터 회로에 있어서는 배럴 시프터 회로를 구성하는 MOS 트랜지스터Q의 제어 신호를 생성하기 위해서 n비트의 시프트 제어 데이타SF를 디코드하는 디코더DEC가 필요하게 된다. 이 디코더DEC에서의 디코드 시간, 즉 디코더DEC에 시프트 제어 데이타SF가 부여되므로, 디코드 출력이 확정하기 까지 요하는 시간에 의해서, 상기 배럴 시프터 회로에서는 그 동작속도가 제한되어 버린다. 또, 그와 같은 디코더DEC를 마련할 필요가 있으므로, LSI칩에 있어서의 배럴 시프터 회로의 점유 면적의 감소가 저해되어 있는 것이 본 발명자에 의해서 발견되었다.

상술한 목적의 하나는 배럴 시프터 회로를 다음과 같이 구성하는 것에 의해서 달성된다.

즉, n을 정의 정수로 할때, 각각 2^iㆍ(i = 0, 1, 2,...., n -1) 비트의 데이타 시프트를 가능하게 하는 n개의 시프트 회로를 결합해서 배럴 시프터를 형성한다.

또, n비트의 시프트 제어 데이타에 호응해서 2워드분의 입력 데이타에 대해서 2ⁿ비트까지의 임의 비트수의 시프트를 가능하게 하는 것은 2워드중의 1워드분의 입력 데이타를 상위측 또는 하위측으로 시프트하는 제1시프트 회로군과 다른 1워드분의 입력 데이타를 상기 제1시프트 회로군과는 역방향으로 시프트하는 제2시프트 회로군을 포함해서 배럴 시프트 회로를 형성한다. 이 경우에 있어서는 각각 2ⁱ(i = 0, 1, 2,...., n-1)비트의 데이타 시프트를 가능하게 하는 n개의 시프트 회로를 결합해서 상기 제1시프트 회로군 및 제2시프트 회로군이 형성된다. 이때, 상기 제1시프트 회로군의 시프트 출력과 상기 제2시프트 회로군의 시프트 출력을 합성하는 것에 의해, 1워드분의 시프트 출력을 얻을 수가 있다. 또, 상기 제1시프트 회로군에 입력되는 시프트 제어 데이타가 반전되어서 상기 제2시프트 회로군에 시프트 제어 데이타로서 입력되는 경우, 상기 제1시프트 회로군의 시프트 출력과 상기 제2시프트 회로군의 시프트 출력의 합성을 확실하게 실행하는 것은 상기 시프트 제어 데이타에 구애받지 않고, 입력 데이타의 1비트 시프트를 실행하는 1비트 시프트 회로를 상기 제2시프트 회로군에 포함하면 좋다. 또, 워드는 8, 16, 32의 어느것으로도 좋게 하고, 그외의 임의의 비트수를 1단위로 할 수가 있다.

또, 구체적인 상태에서는 상기 n개의 시프트 회로는 상기 시프트 제어 데이타에 호응해서 데이타 스루 상태와 데이타 시프트 상태를 전환하기 위한 게이트 회로를 포함해서 형성할 수가 있다.

상기한 구성에 의하면, 각각 2ⁱ(i = 0,1, 2,..., n-1) 비트의 데이타 시프트를 가능하게 하는 n개의 시프트 회로는 n비트의 시프트 제어 데이타에 호응해서 입력 데이타의 2ⁿ비트 시프트 동작을 가능하게 하고, 이것이 n비트의 시프트 제어 데이타를 디코드하기 위한 디코더를 불필요하게 된다.

제28도에는 본 발명의 1실시예로서의 배럴 시프트 회로(배럴 시프터)가 적용되는 코프로세서가 도시되어 있다. 동일 도면에 도시되는 코프로세서(1)은 특히, 제한되지 않지만, 공지의 반도체 집적 회로 제조 기술에 의해 실리콘 기판과 같은 하나의 반도체 기판에 형성된다.

상기 코프로세서(1)은 버스 인터페이스 회로(2)를 거쳐서 결합되는 외부의 도시되지 않는 주프로세서의 연산 능력을 보충 또는 해당 주프로세서에 의한 연산 능력 부담을 경감하기 위한 것이며, 주프로세서의 지시에 따라서 소정의 연산 처리를 실행한다. 제28도에 도시되는 바와 같이, 코프로레서(1)은 소정의 연산 수순등이 기술된 마이크로 프로그램이 저장된 마이크로 ROM(Read Only Memory)) (4)를 구비한다. 이 마이크로 ROM(4)는 컨트롤러 (5)에 의해서 액세스되고, 그것에 의해, 마이크로 프로그램을 구성하는 마이크로 명령이 순차 리드된다.

상기 컨트롤러 (5)는 상기 버스 인터페이스 회로(2) 및 내부 버스(6)을 거쳐서 도시되지 않은 주프로세서에서 부여되는 코맨드를 페치하고, 이 코맨드에 포함되는 코맨드 코드를 디코드해서 얻어지는 어드레스 신호 또는 그 코맨드에 포함되는 어드레스 정보에 따라서 마이크로 ROM(4)를 액세스한다. 이것에 의해, 그 코맨드로 지시되는 연산 처리를 실행하기 위한 일련의 마이크로 명령군의 최초의 마이크로 명령이 마이크로 ROM(4)에서 리드된다. 상기 코맨드로 지시되는 연산 처리를 실행하기 위한 일련의 마이크로 명령군중 2번째 이후의 마이크로 명령은 직전에 리드된 마이크로 명령의 넥스트 어드레스 필드의 정보가 상기 컨트롤러(5)에 공급되는 것에 의해서 지시된다. 이와 같이 해서 마이크로 ROM(4)에서 리드되는 마이크로 명령은 마이크로 명령 디코더 (7)에 공급된다. 이 마이크로 명령 디코더(7)은 부여된 마이크로 명령을 디코드하고, 실행 유니트(3)등에 대한 제어 신호를 생성한다. 또, 마이크로 명령에 따라서 실행 유니트(3)이 연산 처리등을 실행하고 있을때, 마이크로 플로우의 분기가 필요하게 된 경우에는 실행 유니트(3)이 그 지시를 컨트롤러(5)에서 부여한다.

상기 실행 유니트(3)은 내부 버스 (6)에 결합됨과 동시에 한쌍의 RAM(Random Access Memory) (9), (10)에 결합되어 있다. 이 RAM(9), (10)은 외부에서 공급되는 연산에 필요한 데이타를 미리 축적하거나 연산 처리할때 임시레지스터로서 이용된다. RAM(9), (10)에 대한 액세스 제어는 상기 마이크로 명령 디코더(7)에서 출력되는 제어신호 (8)에 따라서 실행된다. 예를 들면, 부동 소수점 연산할때 RAM(9), (10)의 소정 영역이 임시 레지스터로서 이용될때, 그 RAM(9), (10)은 그들의 소스 데이타가 리드되고, 리드된 소스 데이타는, 예를 들면 가공되고 디스트네이션 데이타로서RAM(9), (10)으로 되돌아간다는 리드/모디파이/라이트 동작을 실행한다.

제29도에는 상기 실행 유니트(3)의 구성의 1예가 도시되어 있다.

이 실행 유니트(3)은 특히 제한되지 않지만, 각각 32비트 구성의 내부 버스BUS1, BUS2, SUS3을 포함한다. 이들 내부 버스BUS1, BUS2, BUS3에는 산술 논리 연산 장치(11), 시프트 연산 장치(12), 시프트 카운터SCUNT 및 임시 레지스터(13)이 결합된다. 또 이시 레지스터(13)은 상기 RAM(9),(10)의 소정 영역에 할당하는 것이 가능하다.

제29도에는 상기 컨트롤러(5)에 포함되는 시프트 제어 데이타 형성 회로SFG가 도시되어 있다. 예를 들면, 상기 코맨드는 상기 실시예의 명령과 마찬가지로 그중에 시프트량을 나타내는 데이타를 포함하고 있다. 상기 시프트 제어 데이타 형성 회로 SFG는, 예를 들면 코맨드에서 상기 시프트량을 인출하고, 그것을 시프트 제어 데이타 SF로서 시프트 연산 장치(12)로 공급한다.

제21도에는 상기 시프트 연산 장치(12)의 상세한 구성이 도시된다.

제21도에 도시되는 시프트 연산 장치(12)는 특히, 제한되지 않지만, N 및 n 을 정의 정수로할때, n비트의 시프트 제어 데이타(코드화된 데이타)SO,..., Sn-2. Sn-1에 호응해서 2워드분의 입력 데이타에 대해서 N=2ⁿ비트까지의 임의 비트수의 시프트를 가능하게 하는 배럴 시프트 회로를 갖는다. 이 배럴 시프트 회로는 I1 내지 IN로 나타내는 1워드분의 입력 데이타를 왼쪽 시프트하기 위한 왼쪽 시프트 회로군(20)과 JI 내지 JN 으로 나타내는 1워드분의 입력 데이타를 오른쪽 시프트하는 오른쪽 시프트 회로군(21)을 포함한다.

여기에서, 특히 제한되지 않지만, 왼쪽 시프트로는, 예를 들면 제24도에 도시되는 바와 같이, 입력 데이타 I1, I2, I3, I4에 대해서 그 시프트 결과가 데이타열 I2, I3, I4로 되는 바와 같이, 입력 데이타가 상위측에 시프트되는 경우를 지시하고, 또, 오른쪽 시프트로는, 예를 들면 제25도에 도시되는 바와 같이, 입력 데이타 J1, J2, J3, J4에 대해서 그 시프트 결과가 데이타열 J1, J2, J3으로 되도록 입력 데이타가 하위측에 시프트되는 경우를 지시한다.

상기 왼쪽 시프트 회로군(20) 및 오른쪽 시프트 회로군(21)은 제30도에 도시된 바와 같은 n비트의 시프트 제어 데이타 SF를 디코드하기 위한 디코더 DEC를 불필요하게 하기 위해 다음과 같이 구성된다.

상기 왼쪽 시프트 회로군(20)은 각각 2ⁱ(i=0, 1, 2, ..., n-1) 비트의 데이타 시프트를 가능하게 하는 n개의 시프트회로 LSFO,..., LSFn-2, LSFn-1이 시리즈 접속되어 이루어진다. 예를 들면, 시프트 회로 LSFn-1은 시프트 제어 데이타 Sn-1이 하이 레벨로 어서트된 경우, 1워드분의 입력 데이타 I1 내지 IN을 2^n-1비트 왼쪽 시프트하는 기능을 갖고, 그것이 후단에 배치된 시프트 회로 SLFn-2은 시프트 제어 데이타 Sn-2가 하이 레벨로 어서트된 경우, 입력 데이타를 2^n-2비트 왼쪽 시프트하는 기능을 갖고, 그것이 후단에 배치된 시프트 회로 LSFO 은 시프트 제어 데이타 SO이 하이 레벨로 어서트된 경우, 입력 데이타를 2^O비트(즉, 1비트)왼쪽 시프트하는 기능을 갖는다.

상기 오른쪽 시프트 회로군(21)은 상기 왼쪽 시프트 회로군(20)과 마찬가지로 각각 2ⁱ(i=0, 1, 2, ..., n-1) 비트의 데이타 시프트를 가능하게 하는 n개의 시프트 회로 RSFO,..., RSFn-2, RSFn-1이 시리즈 접속되고, 또, 그것의 입력 초단에는 다음에 기술하는 바와 같이, 상기 왼쪽 시프트 회로군(20)의 시프트 출력과 오른쪽 시프트 회로군(21)의 시프트 출력의 합성을 정확하게 실행하기 위해서 시프트 제어 데이타 SO,...,Sn-2, Sn-1에 구애받지 않고, 1워드의 입력 데이타 J1 내지 JN을 1비트 오른쪽 시프트하는 1비트 오른쪽 시프트 회로(23)이 배치된다. 이 시프트 회로(23)의 후단에 배치된 시프트 회로 RSFn-1은 상기 시프트 제어 데이타 Sn-1이 인버터 INn-1에서 반전된 데이타 Sn-1*(*는 데이타 반전 또는 로우액티브를 나타낸다)가 하이 레벨로 어서트된 경우에 입력 데이타를 2^n-1비트 오른쪽 시프트하는 기능을 갖고, 그들의 후단에 배치된 시프트 회로 RSFn-2는 시프트 제어 데이타 Sn-2를 반전하는 인버터 INn-2의 출력 데이타 Sn-2*가 하이 레벨로 어서트된 경우에 입력 데이타를 2^n-2비트 오른쪽 시프트 하는 기능을 갖고, 그것의 후단에 배치된 시프트 회로 RSFO은 시프트 제어 데이타 SO을 반전하는 인버터 INO의 출력 데이타 SO*가 하이 레벨로 어서트된 경우에 입력 데이타를 2^O비트 (즉, 1비트) 오른쪽 시프트하는 기능을 갖는다.

상기 왼쪽 시프트 회로군(20) 및 오른쪽 시프트 회로군(21)의 출력은 1워드에 합성되는 것에 의해, 본 실시예의 배럴 시프트회로의 시프트 출력 O1 내지 ON으로 된다.

상기 왼쪽 시프트 회로군(20) 및 오른쪽 시프트 회로군(21)에 포함되는 시프트 회로(1비트 오른쪽 시프트 회로(23)을 제외한다)는 상기 시프트 제어 데이타 SO,..., Sn-2, Sn-1에 호응해서 데이타 스루 상태와 데이타 시프트 상태를 전환하기 위한 게이트 회로에 의해 비교적 간단하게 구성된다.

예를 들면, 1워드 입력 데이타 I1 ~ IN을 2^n-1비트 왼쪽 시프트하는 시프트 회로 LSFn-1은 제22도에 도시된 바와 같이, 시프트 제어 데이타 Sn-1을 반전하는 인버터 INL의 출력에 의해서 ON/OFF 제어되는 여러개의 N채널형 MOSFET QI1과 시프트 제어 데이타 Sn-1에 의해서 ON/OFF 제어되는 여러개의 N채널형 MOSFET QI2를 포함한다. 상기 인버터 INL의 개재에 의해 여러개의 MOSFET QI1과 여러개의 MOSFET QI2는 상보적으로 ON/OFF 되는 바와 같이 되어 있으며, 한쌍의 MOSFET QI1과 QI2로 입력 데이타 I1 내지 IN을 선택하기 위한 멀티 플렉서가 형성된다. 즉, 시프트 제어 데이타 Sn-1이 로우 레벨의 경우, 여러개의 MOSFET QI1이 ON 상태, 여러개의 MOSFET QI2가 OFF상태로 되는 것에 의해, 입력 데이타 I1 내지 IN이 그대로의 상태(시프트되지 않는 상태)에서 후단의 시프트 회로 LSFn-2에 전달된다(스루 상태). 그것에 대해서, 시프트 제어 데이타 Sn-1이 하이 레벨의 경우, 여러개의 MOSFET QI1 니 OFF 상태, 여러개의 MOSFET QI2가 ON상태로 되는 것에 의해, 입력 데이타 I1 내지 IN의 비트가 시프트되어서 후단의 시프트 회로 LSFn-2에 전달된다(시프트 상태). 이 시프트 회로 LSFn-1에서의 데이타 시프트량은 2^n-1비트로 되므로, 예를 들면 데이타 I15에 대신해서 데이타 In31이 할당되고, 마찬가지로 데이타 I16에 대신해서 데이타 IN이 할당되고, 그와 같은 데이타 선택에 의해 입력 데이타 I1 내지 IN의 2^n-1비트의 시프트가 가능하게 된다.

마찬가지로 1워드분의 입력 데이타 J1 내지 JN을 2^n-1비트 오른쪽 시프트하는 시프트 회로 RSFn-1은 제23도에 도시된 바와 같이, 시프트 제어 데이타 Sn-1*을 반전하는 인버터 INR의 출력에 의해서 ON/OFF 제어되는 여러개의 N채널형 MOSFET QJ1과 시프트 제어 데이타 Sn-1*에 의해서 ON/OFF 제어되는 여러개의 N채널형 MOSFET QJ2를 포함한다. 인버터 INR의 개재에 의해 여러개의 MOSFET QJ1과 여러개의 MOSFET QJ2는 상보적으로 ON/OFF되도록 되어 있으며, 한쌍의 MOSFET QJ1과 QJ2로 입력 데이타 J1 내지 JN을 선택하기 위한 멀티 플렉서가 형성된다. 즉, 시프트 제어 데이타 Sn-1*가 로우 레벨의 경우, 여러개의 MOSFET QJ1이 ON상태, 여러개의 MOSFET QJ2가 OFF상태로 되는 것에 의해, 입력 데이타 J1 내지 JN이 그대로의 상태(시프트되지 않는 상태)로 후단의 시프트 회로 RSFn-2에 전달된다(스루 상태). 그것에 대해서, 시프트 제어 데이타 Sn-1*가 하이 레벨의 경우, 여러개의 MOSFET QJ1가 OFF 상태, 여러개의 MOSFET QJ2가 ON 상태로 되는 것에 의해, 입력 데이타 J1 내지 JN의 비트가 시프트되어서 후단의 시프트 회로 RSFn-2에 전달된다(시프트 상태). 이 시프트 회로 RSFn-1에서의 데이타 시프트량은 2^n-1비트로 되므로, 예를 들면 데이타 J18에 대신해서 데이타 J2가 선택되고, 마찬가지로 데이타 J17에 대신해서 데이타 J1이 선택되고, 그와 같은 데이타 선택에 의해 입력 데이타 J1 내지 JN의 2^n-1비트의 시프트가 가능하게 된다.

또, 오른쪽 시프트 회로군(21)에 포함된 다른 시프트 회로는 시프트량이 다르게 설정되는 것을 제외하고 상기와 마찬가지로 구성된다.

다음에 입력 데이타를 4비트로한 경우의 배럴 시프트 회로의 구성예를 제26도에 따라서 설명한다.

제26도에 있어서, 왼쪽 시프트 회로군(20)은 시프트 제어 데이타 S1이 하이 레벨로 어서트되는 것에 의해서 입력 데이타 I1 내지 I4의 2비트 시프트를 가능하게 하는 2¹비트 왼쪽 시프트 회로 LSF1과 그 후단에 배치되고, 시프트 제어 데이타 SO 이 하이 레벨로 어서트되는 것에 의해서 입력 데이타의 2^O= 1 비트 시프트를 가능하게 하는 2^O비트 왼쪽 시프트 회로 LSFO으로 구성된다. 또, 오른쪽 시프트 회로군(21)은 상기 왼쪽 시프트 회로군(20)과 마찬가지로 입력 데이타 J1 내지 J3 의 1비트 시프트를 실행하는 1비트 오른쪽 시프트 회로(23)과 상기 시프트 제어 데이타 Sn-1을 반전하는 인버터 IN1의 출력 데이타 S1*가 하이 레벨로 어서트되는 것에 의해서 입력 데이타의 2비트 시프트를 가능하게 하는 2¹비트 오른쪽 시프트 회로 RSF1과 상기 시프트 제어 데이타 SO을 반전하는 인버터 INO 의 출력 데이타 SO*이 하이 레벨로 어스트되는 것에 의해서 입력 데이타의 1비트 시프트를 가능하게 하는 2^O비트 오른쪽 시프트 회로 RSFO을 포함한다. 상기 왼쪽 시프트 회로 LSF1이나 LSFO 또는 오른쪽 시프트 회로 RSF1이나 RSFO 은 상기와 마찬가지로 시프트 제어 데이타 S1, SO에 호응해서 데이타 스루 상태와 데이타 시프트 상태를 전환하기 위한 게이트 회로를 포함해서 구성된다. 즉, 왼쪽 시프트 회로 LSF1이나 LSFO은 제22도에 도시되는 것과 마찬가지로 또, 오른쪽 시프트 회로 RSF1이나 RSFO은 제23도에 도시되는 것과 마찬가지로 각각 시프트 제어 데이타에 호응해서 상보적으로 ON/OFF 제어되는 여러개의 N채널형 MOSFET를 포함해서 구성된다. 또, 제26도에 있어서의 여러개의 블럭B는 제22도는 또는 제23도에 있어서의 MOSFET 또는 상보적으로 동작되는 MOSFET의 조합에 의해서 형성되는 멀티 플렉서로 된다. 여기에서, 상기 1비트 오른쪽 시프트 회로(23)은 다음과 같이 작용한다.

예를 들면, 제27도에 도시되는 바와 같이, 시프트 제어 데이타 「S11, S0」이 「0, 1」로 되는 것에 의해서, 입력 데이타 I1, I2, I3, I4는 1비트 왼쪽 시프트되는 경우를 생각하면, 그 시프트 결과는 상위 3피트 I1, I2, I3으로 된다. 그 경우의 시프트 제어 데이타 「0, 1」이 인버터 IN1, IN2에서 반전되면, 「S1*, S2*」는 「1, 0」으로 되며, 2비트 오른쪽 시프트가 지시된다. 즉, 다른 입력 데이타 J1, J2, J3은 2비트 오른쪽 시프트되는 것에 의해 하위 2비트 J1, J2로 된다. 이 상태에서는 I3과 J1이 경합하므로, 왼쪽 시프트 결과와 오른쪽 결과를 합성해서 4비트 출력하게 할 수가 없다. 거기에서 상기 2비트 오른쪽 시프트 결과를 또 1비트 오른쪽 시프트하면, 그 결과는 하위1비트 J1로 되므로, 상기 2워드 데이타의 4비트 시프트 합성 출력(제27도에서는 I1, I2, I3, J1)을 얻을 수가 있다. 그와 같은 의미에서 본 실시예와 같이 2워드분의 데이타 시프트 출력을 합성해서 1워드 시프트 출력 01 내지 04를 얻는 경우에는 상기 1비트 오른쪽 시프트 회로(23)에 의한 1비트 시프트가 유효하게 된다.

본 실시예에 의하면, 다음의 작용 효과를 얻을 수가 있다.

(6) n을 정의 정수로 할때, 각각 2ⁱ(I=0, 1, 2,..., n-1)비트의 데이타 시프트를 가능하는 n개의 시프트 회로로서의 왼쪽 시프트 회로 LSFO,...,LSFn-2, LSFn-1 및 오른쪽 시프트 회로 RSFO,..., RSFn-2, RSFn-1을 갖는 것에 의해, n비트의 코드화된 시프트 제어 데이타를 디코드하는 일 없이 직접 페치하고, 그것에 호응해서 입력 데이타의 2ⁿ비트까지의 임의 비트수의 시프트 동작이 가능하게 된다. 그때문에 제30도에 도시된 바와 같은 n비트의 시프트 제어 데이타SF을 디코드하기 위한 디코더DEC가 불필요하게 된다.

(7) 상기(6)의 작용 효과에 의해 시프트 제어 데이타를 디코드하기 위한 디코더DEC가 불필요하게 되므로, 디코더DEC에서의 신호 지연이 배제되고, 그것에 의해 해당 배럴 시프트 회로의 동작속도의 향상이 가능하게 된다. 또, 디코더DEC를 생략하는 것에 의해서 LSI칩에 있어서의 배럴 시프트 회로의 점유 면적의 감소가 가능하게 된다.

(8) 상기(7)의 작용 효과는 본 실시예의 배럴 시프트 회로가 적용되는 코프로세서에 있어서도 얻어진다.

(9) 본 실시예와 같이 2워드분의 데이타 시프트 출력을 합성해서 1워드분의 시프트 출력을 얻는 경우, 시프트 제어 데이타에 구애받지 않고, 입력 데이타의 1비트 시프트를 실행하는 1비트 시프트 회로(23)을 마련하는 것에 의해, 그와 같은 합성 출격을 확실하게 얻을 수가 있다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.

예를 들면, 본 발명에 관한 비트 필드 조작 연산에서의 데이타의 처리 단위는 32비트의 워드 데이타에 한정되지 않고, 16비트 또는 64비트등이라도 좋다. 또, 데이타의 임의 영역의 추출이나 데이타의 임의 영역의 치환등의 비트 필드 조작의 오퍼레이션은 상기 실시예의 저장 명령이나 추출 명령에 한정되지 않고, 적절한 변경 가능하며, 또, 그 명령의 각 명칭도 제한되지 않는다.

또, 상기 실시예(제21도 ~ 제29도)에서는 2ⁱ(i=0, 1, 2, ...,n-1)비트의 데이타 시프트를 가능하게 하는 n개의 시프트 회로를 N채널형 MOSFET에 의해서 형성하도록 했지만, 트랜스퍼 게이트 또는 그외의 반도체 소자를 적용할 수도 있다. 또, 1비트 오른쪽 시프트 회로(23)의 배치 장소는 오른쪽 시프트 회로군(21)의 입력 초단에 한정되지 않고, 예를 들면 오른쪽 시프트 회로군(21)의 최종단등 적절한 장소에 마련할 수가 있다. 상기 실시예에서는 왼쪽 시프트 회로군 및 오른쪽 시프트 회로군을 포함하는 것에 대해서 설명했지만, 어느것인가 한쪽을 생락할 수도 있다. 그 경우에 있어서 1비트 오른쪽 시프트 회로(23)은 특히 필요로 되지 않는다.

제21도~제29도의 실시예를 먼저 실시예에 적용하는 경우에는 상기 명령 유니트 IU에서의 시프트량을 나타내는 데이타를 상기 시프트 제어 데이타로서 사용한다. 이 경우, 물론 제5도의 디코더 SDEC는 불필요하게 되고, 배럴 시프트 BSFT1, BSFT2의 각각에 제21도~제29도에 도시한 배럴 시프터가 사용된다.

이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로된 이용 분야인 RISC 프로세서, 코프로세서에 적용한 경우에 대해서 설명했지만, 본 발명은 그것에 한정되지 않고, CISC 형식의 프로세서나 논리 LSI 등에도 널리 적용할 수가 있다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면 다음과 같다.

즉, 입력 데이타의 배럴 시프트 및 마스크 데이타 생성용의 각각에 배럴 시프터를 채용하고, 또한, 쌍방의 배럴 시프터의 시프트량을 서로 동일하게 해서 비트 필드 조작 가능한 연산 장치를 구성하는 것에 의해, 데이타의 임의 영역 추출이나 데이타의 임의 영역 치환 등의 비트 필드 조작을 위한 연산 장치의 고기능화 및 연산 고속의 고속화에 기여한다는 효과가 있다.

상기 2조의 배럴 시프터의 각각의 트랜지스터열을 1열씩 쌍으로 해서 레지스터 파일의 1비트분의 기억셀의 폭에 맞추어서 중첩되도록 레이 아우트하는 것에 의해, 비트 필드 조작 연산을 위한 연산 장치의 칩 점유 면적을 저감할 수가 있다는 효과가 있다.

제1배럴 시프터에 의한 입력 데이타의 데이타 시프트에 병행해서 부호 확장 회로에서 부호 확장하고, 각각의 처리 결과를 선택해서 산술 시프트를 실행하는 것에 의해, 데이타의 임의 영역을 추출하는 연산 속도를 고속화할 수가 있다는 효과가 있다.

마스크 비트를 사용해서 디코드 결과를 얻는 논리를 채용하는 것에 의해, 입력을 상보 레벨의 신호로 변환하는 회로를 불필요하고, 디코더의 회로 규모 또는 칩 점유 면적을 저감할 수가 있다.

또, n을 정의 정수로 할때, 각가 2ⁱ(i=0, 1, 2,..., n-1)비트의 데이타 시프트를 가능하게 하는 n개의 시프트 회로를 포함하는 것에 의해, n비트의 시프트 제어 데이타에 호응해서 입력 데이타의 N=2ⁿ비트까지의 임의 비트수 시프트 동작이 가능하게 되므로, n비트의 시프트 제어 데이타를 디코드하기 위한 디코더가 불필요하게 되고, 그것에 의해 배럴 시프트 회로의 동작 속도의 향상이나 LSI 칩에 있어서의 배럴 시프트 회로의 점유 면적의 감소가 가능하게 된다.

Claims (10)

1. 여러개의 마스크비트를 포함하는 소정의 데이타를 공급하는 데이타 공급수단, 시프트될 시프트량을 나타내는 시프트 제어신호를 공급하는 제어수단, 상기 제어수단에 결합되고, 상기 시프트량에 따라서 입력데이타의 비트를 시프트하고, 여러개의 입력비트를 포함하는 시프트된 입력데이타를 출력하는 제1배럴시프터, 상기 제어수단에 결합되고, 상기 시프트량에 따라서 제어데이타의 비트를 시프트하고, 여러개의 제어비트를 포함하는 마스크데이타를 출력하는 제2배럴시프터, 상기 제1배럴시프터, 상기 제2배럴시프터 및 상기 데이타 공급수단에 결합되고, 상기 제2배럴시프터로부터의 마스크데이타에 의해서 마스크될 비트로서 나타내어진 압력비트 대신에 마스크비트를 선택적으로 공급하는 공급수단, 각각이 입력신호를 출력하는 출력단자를 갖는 여러개의 입력데이타회로 및 각각이 제어신호를 출력하는 출력단자를 갖는 여러개의 제어데이타 공급회로를 포함하며, 상기 여러개의 제어비트의 각각은 상기 여러개의 입력비트의 각각에 대응하고, 대응하는 입력비트가 마스크될 비트인지 아닌지를 나타내고, 상기 제1배럴시프터는 상기 시프트된 입력데이타를 출력하는 여러개의 출력단자, 상기 여러개의 입력데이타회로의 출력단자의 각각에 결합된 여러개의 입력단자 및 제1매트릭스를 포함하고, 상기 제1매트릭스는 행렬로 배치된 여러개의 제1절연게이트형 전계효과 트랜지스터를 포함하고, 상기 제1매트릭스 중의 여러개의 열의 각각은 상기 여러개의 출력단자 중의 적어도 1개, 상기 여러개의 입력단자 중의 적어도 1개 및 상기 적어도 1개 출력단자와 상기 적어도 1개의 입력단자 사이에 결합된 적어도 1개의 제1절연게이트형 전계효과 트랜지스터를 포함하고, 상기 제1매트릭스중의 여러개의 행의 각각은 각각의 게이트가 공통의 시프트 제어배선에 결합되고, 결합된 상기 시프트 제어배선을 거쳐서 상기 시프트 제어신호중의 1개가 공급되는 여러개의 제1절연게이트형 전계효과 트랜지스터를 포함하고, 상기 제2배럴시프터는 상기 마스크데이타를 출력하는 여러개의 출력단자, 상기 여러개의 제어데이타 공급회로의 출력단자의 각각에 결합된 여러개의 입력 단자 및 제2매트릭스를 포함하고, 상기 제2매트릭스는 행렬로 배치된 여러개의 제2절연게이트형 전계효과 트랜지스터를 포함하고, 상기 제2매트릭스 중의 여러개의 열의 각각은 상기 여러개의 출력단자 중의 적어도 1개, 상기 여러개의 입력단자 중의 적어도 1개 및 상기 적어도 1개의 출력단자와 상기 적어도 1개의 입력단자 사이에 결합된 적어도 1개의 제2절연게이트형 전계효과 트랜지스터를 포함하고, 상기 제2매트릭스중의 여러개의 행의 각각은 게이트가 공통으로 상기 시프트 제어배선에 결합되고, 결합된 상기 시프트 제어배선을 거쳐서 상기 시프트 제어신호 중의 상기 시프트 제어신호가 공급되는 여러개의 제2절연게이트형 전계효과 트랜지스터를 포함하고, 상기 제1배럴시프터와 상기 제2배럴시프터의 양쪽의 절연게이트형 전계효과 트랜지스터의 열은 서로 병렬로 스택배치되어 있는 것을 특징으로 하는 반도체로 형성된 비트필드 연산유닛.
2. 제1항에 있어서, 상기 제어수단은 상기 시프트 제어신호로서 상기 제1배럴시프터 및 상기 제2배럴시프터로 디코드된 신호를 공급하는 디코더를 포함하는 것을 특징으로 하는 비트필드 연산유닛.
3. 제1항에 있어서, 상기 제1매트릭스 열중의 1개는 제2매트릭스 열중의 1개가 배치된 제2영역에 근접한 제1영역에 배치되고, 상기 여러개의 입력데이타 공급회로중의 1개는 상기 제1영역 및 상기 제2영역에 근접한 제3영역에 배치되고, 제1방향에 있어서의 상기 제3영역의 사이즈가 상기 제1방향에 있어서의 상기 제1및 제2영역의 사이즈와 실질적으로 동일한 것을 특징으로 하는 비트필드 연산유닛.
4. 제3항에 있어서, 상기 제어회로는 상기 제1및 제2매트릭스의 시프트 제어배선에 결합된 여러개의 출력단자를 갖는 디코더를 포함하고, 상기 디코더는 상기 시프트 제어 신호로서 상기 시프트 제어배선으로 디코드된 신호를 공급하는 것을 특징으로 하는 비트필드 연산유닛.
5. 반도체로 형성되고 비트필드명령에 응답해서 비트필드연산을 실행하는 데이타 프로세서로서, 명령에 응답해서 제어신호를 형성하는 제어수단, 내부버스, 상기 내부버스에 결합된 여러개의 레지스터 및 상기 내부버스 및 상기 제어수단에 결합되고, 상기 비트필드명령에 따라서 비트필드연산을 실행하는 비트필드 연산유닛을 포함하고, 상기 비트필드 연산유닛은 상기 내부버스에 결합되고, 상기 비트필드명령에 따라서 여러개의 마스크 비트를 갖는 소정의 데이타를 공급하는 데이타 공급수단, 디코더를 포함하고, 상기 비트필드명령에 응답해서 시프트될 시프트량을 나타내는 디코드된 신호를 공급하는 시프트량 지시수단, 각각이 출력단자를 갖는 여러개의 선택회로를 포함하고, 상기 제어신호중의 신호에 응답해서 데이타를 선택적으로 상기 내부버스로 출력하는 선택수단, 상기 선택수단 및 상기 시프트량 지시수단에 결합되고, 상기 시프트량 지시수단에 의해서 지시된 시프트량에 따라서 상기 선택수단으로부터의 출력데이타를 시프트하고, 여러개의 입력비트를 포함하는 시프트된 데이타를 출력하는 제1배럴시프터, 상기 비트필드명령에 따라서 마스크 제어데이타를 형성하는 마스크 제어 데이타 형성수단, 상기 마스크 제어데이타 형성수단 및 상기 시프트량 지시수단에 결합되고, 상기 시프트량 지시수단에 의해서 지시된 시프트량에 따라서 상기 마스크 제어데이타를 시프트하고, 여러개의 마스크 제어비트를 가저는 시프트된 마스크 제어 데이타를 출력하는 제2배럴시프터 및 상기 제1배럴시프터, 상기 제2배럴시프터 및 상기 데이타 공급수단에 결합되고, 상기 제2배럴시프터로부터의 마스크 제어비트에 의해서 마스크될 비트로서 나타내어진 입력비트 대신에 상기 마스크비트를 공급하는 공급수단을 포함하고, 상기 여러개의 마스크 제어비트의 각각은 상기 여러개의 입력비트의 각각에 대응하고, 대응하는 입력비트가 마스크될 비트인지 아닌지를 나타내고, 상기 마스크 제어데이타 형성수단은 각각이 출력단자를 갖는 여러개의 제어데이타 공급회로를 포함하고, 상기 제1배럴시프터는 상기 시프트된 데이타를 출력하는 여러개의 출력단자, 상기 여러개의 선택회로의 출력단자에 결합된 여러개의 입력단자 및 제1매트릭스를 포함하고, 상기 제1매트릭스는 행렬로 배치된 여러개의 제1절연게이트형 전계효과 트랜지스터를 포함하고, 상기 제1매트릭스의 각각의 행은 상기 출력단자 중의 적어도 1개, 상기 입력단자 중의 적어도 1개 및 상기 적어도 1개의 출력단자와 상기 적어도 1개의 입력단자 사이에 결합된 제1절연게이트형 전계효과 트랜지스터를 포함하고, 상기 제1매트릭스의 각각의 열은 그의 게이트에 시프트 제어배선이 결합되고, 이 시프트 제어배서늘 거쳐서 상기 디코드된 신호중의 1개가 공통으로 공급되는 여러개의 제1녈연게이트형 전계효과 트랜지스터를 포함하고, 상기 제2배럴시프터는 상기 시프트된 마스크 제어데이타를 출력하는 여러개의 출력단자, 상기 여러개의 제어데이타 공급회로의 출력단자에 결합된 여러개의 입력단자 및 제2매트릭스를 포함하고, 상기 제2매트릭스는 행렬로 배치된 여러개의 제2절연게이트형 전계효과 트랜지스터를 포함하고, 상기 제2매트릭스의 각각의 행은 상기 출력단자 중의 적어도 1개, 상기 입력단자 중의 적어도 1개 및 상기 적어도 1개의 출력단자와 상기 적어도 1개의 입력단자 사이에 결합된 제2절연게이트형 전계효과 트랜지스터를 포함하고, 상기 제2매트릭스의 각각의 열은 그의 게이트에 상기 시프트 제어배선이 결합되고, 이 시프트 제어배선을 거쳐서 상기 1개의 디코드된 신호가 공통으로 공급되는 여러개의 제2절연게이트형 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 데이타 프로세서.
6. 제5항에 있어서, 상기 제1매트릭스 행중의 1개는 제2매트릭스 행중의 1개가 배치된 제2영역에 근접한 제1영역에 배치되고, 상기 여러개의 선택회로 중의 1개와 상기 여러개의 제어데이타 공급회로중의 1개는 상기 제1영역 및 상기 제2영역에 근접한 제3영역에 배치되고, 제1방향에 있어서의 상기 제3영역의 사이즈가 상기 제1방향에 있어서의 상기 제1및 제2영역의 사이즈와 실질적으로 동일한 것을 특징으로 하는 데이타 프로세서.
7. 제5항에 있어서, 상기 비트필드명령은 상기 레지스터 중의 1개의 지시하기 위한 제1영역과 레지스터 또는 상기 비트필드명령중의 제3영역을 지시하기 위한 제2영역을 포함하고, 상기 제1영역에 의해서 지시된 것의 내용은 상기 선택적으로 공급되고, 상기 제2영역에 의해서 지시된 것의 내용은 상기 디코드된 신호를 형성하기 위해 상기 디코더로 공급되는 것을 특징으로 하는 데이타 프로세서.
8. 여러개의 마스크비트를 포함하는 소정의 데이타를 공급하는 마스크데이타 공급회로.

   시프트될 시프트량을 나타내는 디코드된 신호를 공급하는 디코더, 상기 디코드된 신호에 의해서 지시된 상기 시프트량에 따라서 입력데이타의 비트를 시프트하고, 여러개의 입력비트를 포함하는 시프트된 입력데이타를 출력하는 제1배럴시프터, 상기 디코드된 신호에 의해서 지시된 상기 시프트량에 따라서 제어데이타의 비트를 시프트하고, 여러개의 제어비트를 포함하는 시프트된 제어데이타를 출력하는 제2배럴시프터, 상기 제1배럴시프터, 상기 제2배럴시프터 및 상기 마스크데이타회로에 결합되고, 상기 제2배럴시프터로부터의 제어비트에 의해서 마스크될 비트로서 나타내어진 입력비트 대신에 마스크비트를 선택하는 셀렉터, 각각이 상기 입력데이타 중의 비트를 출력하는 출력노드를 갖는 여러개의 입력데이타회로, 각각이 상기 제어데이타 중의 비트를 출력하는 출력노드를 갖는 여러개의 제어데이타회로 및 상기 디코더에 결합되고, 상기 디코더에서 상기 디코드된 신호가 공급되는 여러개의 신호배선을 포함하며, 상기 여러개의 제어비트의 각각은 상기 여러개의 입력비트 중의 대응하는 입력비트가 마스크될 비트인지 아닌지를 나타내고, 상기 제1배럴시프터는 여러개의 행을 포함하고, 각각의 행은 상기 입력회로의 출력노드에 결합된 입력단자, 상기 셀렉터에 결합된 출력단자, 상기 입력단자와 상기 출력단자 사이에 결합된 제1절연게이트형 전계효과 트랜지스터 및 상기 출력단자와 다른 행에 있어서의 입력단자 사이에 결합된 제2절연게이트형 전계효과 트랜지스터를 포함하고, 상기 제2배럴시프터는 여러개의 행을 포함하고, 각각의 행은 상기 제어데이타회로의 출력노드에 결합된 입력단자, 상기 셀렉터에 결합된 출력단자, 상기 입력단자와 상기 출력단자 사이에 결합된 제3절연게이트형 전계효과 트랜지스터 및 상기 출력단자와 다른 행에 있어서의 입력단자 사이에 결합된 제4 절연게이트형 전계효과 트랜지스터를 포함하고, 상기 신호배선은 상기 제1절연게이트형 전계효과 트랜지스터의 게이트, 상기 제2절연게이트형 전계효과 트랜지스터의 게이트, 상기 제3절연게이트형 전계효과 트랜지스터의 게이트 및 상기 제4 절연게이트형 전계효과 트랜지스터의 게이트에 결합되고, 상기 제1배럴시프터의 각각의 행과 상기 제2배럴시프터의 각각의 행은 상기 입력데이타회로 또는 제어데이타회로에 의해서 요구되는 폭에 있어서 서로 병렬로 스택배치되는 것을 특징으로 하는 반도체로 형성된 비트필드 연산유닛.
9. 제8항에 있어서, 여러개의 행에 있어서의 제1절연게이트형 전계효과 트랜지스터의 게이트와 여러개의 행에 있어서의 제3절연게이트형 전계효과 트랜지스터의 게이트는 상기 신호배선 중의 1개에 공통으로 결합되고, 여러개의 행에 있어서의 제2절연 게이트형 전계효과 트랜지스터의 게이트와 여러개의 행에 있어서의 제4 절연게이트형 전계효과 트랜지스터의 게이트는 상기 신호배선 중의 1개에 공통으로 결합되는 것을 특징으로 하는 비트필드 연산유닛.
10. 제8항에 있어서, 상기 여러개의 입력데이타회로의 각각은 단위레지스터와 단위셀렉터를 포함하고, 상기 여러개의 제어데이타회로의 각각은 단위레지스터와 단위셀렉터를 포함하는 것을 특징으로 하는 비트필드 연산유닛.