JPS6186839A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPS6186839A JPS6186839A JP59208268A JP20826884A JPS6186839A JP S6186839 A JPS6186839 A JP S6186839A JP 59208268 A JP59208268 A JP 59208268A JP 20826884 A JP20826884 A JP 20826884A JP S6186839 A JPS6186839 A JP S6186839A
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- JP
- Japan
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- arithmetic
- arithmetic processing
- data
- unit
- processing device
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は演算処理装置に係り、特にビットマツプディス
プレイ等の二次元アドレス計算処理に好適な演算処理装
置に関する。
プレイ等の二次元アドレス計算処理に好適な演算処理装
置に関する。
従来の演算処理装置では全語演算、半語演算を行うこと
は可能であったが半語演算時には、演算処理装置の半分
だけが使われ、残りの半分は使用されていない。このた
め半語演算を多く使う処理においては、演算処理装置の
データ処理能力は半減してしまうという問題があった。
は可能であったが半語演算時には、演算処理装置の半分
だけが使われ、残りの半分は使用されていない。このた
め半語演算を多く使う処理においては、演算処理装置の
データ処理能力は半減してしまうという問題があった。
このような、全語、半語演算を行う演算処理装置トシテ
ハ、９ｊｌ、ｊハＡＤＶＡＮｃＥＤＭＩＣＲＯＤＥＶＩ
ＣＥＳ 社のＡｍ ２９１１６がある。
ハ、９ｊｌ、ｊハＡＤＶＡＮｃＥＤＭＩＣＲＯＤＥＶＩ
ＣＥＳ 社のＡｍ ２９１１６がある。
本発明の目的は複数のデータ演算を同時に実行する演算
処理装置を提供することにある。
処理装置を提供することにある。
算術論理演算処理装置（Ａ Ｌ Ｕ ： Ａｒｉｔｈｍ
ｅＨｃＬｏｇｉｃ Ｕｎｉｔ）は、基本的にはビット単
位に演算を実行する独立な回路で構成されており、算術
演算の桁上げの部分だけが他のビットに依存した回路榊
成となっている。桁上げ回路は、大別するとＲｉ’ｐｐ
ｌｅ Ｃａｒｒｙ方式、Ｃａｒｒｙ Ｌｏｏｋａｈｅａ
ｄ方式の２つの方式があるが、どちらの方式も演算ビッ
ト幅の拡張が可能である。この結果、例えば４ビツトの
ＡＬＵを複数個使うことで、８ビツト、１６ビツト等の
ＡＬＵを作ることが可能である。
ｅＨｃＬｏｇｉｃ Ｕｎｉｔ）は、基本的にはビット単
位に演算を実行する独立な回路で構成されており、算術
演算の桁上げの部分だけが他のビットに依存した回路榊
成となっている。桁上げ回路は、大別するとＲｉ’ｐｐ
ｌｅ Ｃａｒｒｙ方式、Ｃａｒｒｙ Ｌｏｏｋａｈｅａ
ｄ方式の２つの方式があるが、どちらの方式も演算ビッ
ト幅の拡張が可能である。この結果、例えば４ビツトの
ＡＬＵを複数個使うことで、８ビツト、１６ビツト等の
ＡＬＵを作ることが可能である。
また、逆に例えば１６ビツトのＡＬＵで８ビツトの演算
を実行することも可能であり、市販されているマイクロ
コンピュータで実際に用いられている。しかしながら、
例えば１６ビツ１−ＡＬＵで８ビツトの演算を実行する
場合、残りの８ビツトは使用されていないことになる。
を実行することも可能であり、市販されているマイクロ
コンピュータで実際に用いられている。しかしながら、
例えば１６ビツ１−ＡＬＵで８ビツトの演算を実行する
場合、残りの８ビツトは使用されていないことになる。
この場合、残り８ビツトのＡＬＵは以上に述べたように
、桁上げの問題を除けば演算の実行は可能であり、例え
ば２次元グラフィックスのようにＸ座標、Ｘ座標の計算
を１組のデータとして演算を実行する場合、残り８ビツ
トのＡＬＵで同時に演算処理を実行することで、演算処
理効率が上がり、高速な演算処理が実現でさる。
、桁上げの問題を除けば演算の実行は可能であり、例え
ば２次元グラフィックスのようにＸ座標、Ｘ座標の計算
を１組のデータとして演算を実行する場合、残り８ビツ
トのＡＬＵで同時に演算処理を実行することで、演算処
理効率が上がり、高速な演算処理が実現でさる。
以下、本発明の一実施例を図面を用いて詳細に説明する
。
。
第１図は、演算処理装置の一実施例を示すブロック図で
ある。１は被演算データ格納レジスタ、２は演算データ
格納レジスタ、３は上位演算器、４は下位演算器、５は
演算結果格納レジスタ、６は桁上げ選択回路、７は演算
指定レジスタ、８は上位演算指定レジスタ、９は下位演
算指定レジスタ、１０は演算モード指定レジスタ、１１
は−Ｆ位演算選択回路、１２は下位演算選択回路、ＩＨ
Ｉは被演算上位データ、ＩＬｌは被演算下位データ、Ｉ
Ｈ’２は演算上位データ、ＩＣ２は演算下位データ、Ｍ
は演算モード指定データ、ＦＣは演算指定データ、ＦＣ
Ａは上位演算指定データ、ＰＣＢは下位演算指定データ
、Ｃは下位演算器４から上位演算器３への桁上げ制御デ
ータ、Ｒ１は上位演算結果データ、Ｓｌは上位演算結果
フラグ、１−Ｃ２は下位演算結果データ、Ｓ２は下位演
算結果フラグ、Ｃ１は上位桁上げデータ、Ｃ２は下位桁
上げデータである。
ある。１は被演算データ格納レジスタ、２は演算データ
格納レジスタ、３は上位演算器、４は下位演算器、５は
演算結果格納レジスタ、６は桁上げ選択回路、７は演算
指定レジスタ、８は上位演算指定レジスタ、９は下位演
算指定レジスタ、１０は演算モード指定レジスタ、１１
は−Ｆ位演算選択回路、１２は下位演算選択回路、ＩＨ
Ｉは被演算上位データ、ＩＬｌは被演算下位データ、Ｉ
Ｈ’２は演算上位データ、ＩＣ２は演算下位データ、Ｍ
は演算モード指定データ、ＦＣは演算指定データ、ＦＣ
Ａは上位演算指定データ、ＰＣＢは下位演算指定データ
、Ｃは下位演算器４から上位演算器３への桁上げ制御デ
ータ、Ｒ１は上位演算結果データ、Ｓｌは上位演算結果
フラグ、１−Ｃ２は下位演算結果データ、Ｓ２は下位演
算結果フラグ、Ｃ１は上位桁上げデータ、Ｃ２は下位桁
上げデータである。
第２図は桁上げ選択回１８８６のブロック図である。６
１は結果フラグ選択回路、６２は演算ステータスレジス
タ、６３は上位演算ステータスレジスタ、６４は下位演
算ステータスレジスタ、６５は上位術上げ選択回路、６
６は下位桁上げ選択回路、Ｓは演算結果フラグ、ＣＣは
演算ステータスレジスタ６２の桁上げステータスデータ
、ＣＣ１は上位演算ステータスレジスタ６３の上位桁上
げステータスデータ、ＣＣ２は下位演算ステータスレジ
スタ６４の下位桁上げステータスデータである。
１は結果フラグ選択回路、６２は演算ステータスレジス
タ、６３は上位演算ステータスレジスタ、６４は下位演
算ステータスレジスタ、６５は上位術上げ選択回路、６
６は下位桁上げ選択回路、Ｓは演算結果フラグ、ＣＣは
演算ステータスレジスタ６２の桁上げステータスデータ
、ＣＣ１は上位演算ステータスレジスタ６３の上位桁上
げステータスデータ、ＣＣ２は下位演算ステータスレジ
スタ６４の下位桁上げステータスデータである。
第３図、第４図は上位演算器３、下位演算器４のＩＣ１
ｌ ｉ’ｆ’を図である。図では簡単にするため２ビッ
トの回路構成で書いである。第５図は演算器の演算機能
表、第６図は演算器の演算モード表である。３１ 、３
２．４１ 、４２はビット演算選択回路で第７図に回ｉ
％図を示す。３３，３４，３５，４３，４４，４５．４
６はＣａｒｒｙ Ｌｏｏｋａｈｅａｄ回路、ＩＩ 、Ｉ
２．Ｉ３．Ｉ４は機能コード反転用インバータ、０１〜
Ｇ８は演算用ＥＯＪ Ｃ９、ＧＩＯはゼロ検出ゲート、
Ｇｌｌ〜Ｇ１３はｆｕｌｌ ｗｏｒｄ ｏｐｅｒａｔｉ
ｏｎ時のｉｖｌＪｍ用ゲート、０１４〜Ｇ１９は桁上げ
付演算と桁上げ無し演算制御用ゲートである。ＣＩ、Ｃ
２は附上げ入力、 ＦＣＨ，ＦＣｌｏ、ＦＣ２ｔ、ＦＣ
２ｏはＦＣ１及びＦＣＯの２ビツトの信号、ＩＨＩ ｔ
、 ＩＨＩＯ、ＩＨ２ｔ 。
ｌ ｉ’ｆ’を図である。図では簡単にするため２ビッ
トの回路構成で書いである。第５図は演算器の演算機能
表、第６図は演算器の演算モード表である。３１ 、３
２．４１ 、４２はビット演算選択回路で第７図に回ｉ
％図を示す。３３，３４，３５，４３，４４，４５．４
６はＣａｒｒｙ Ｌｏｏｋａｈｅａｄ回路、ＩＩ 、Ｉ
２．Ｉ３．Ｉ４は機能コード反転用インバータ、０１〜
Ｇ８は演算用ＥＯＪ Ｃ９、ＧＩＯはゼロ検出ゲート、
Ｇｌｌ〜Ｇ１３はｆｕｌｌ ｗｏｒｄ ｏｐｅｒａｔｉ
ｏｎ時のｉｖｌＪｍ用ゲート、０１４〜Ｇ１９は桁上げ
付演算と桁上げ無し演算制御用ゲートである。ＣＩ、Ｃ
２は附上げ入力、 ＦＣＨ，ＦＣｌｏ、ＦＣ２ｔ、ＦＣ
２ｏはＦＣ１及びＦＣＯの２ビツトの信号、ＩＨＩ ｔ
、 ＩＨＩＯ、ＩＨ２ｔ 。
ＩＨ２ｏ、ＩＬＨ，ＩＬｌｏ、ＩＬ２ｔ、ＩＬ２ｏはＩ
ＨＩ、ＩＩ２゜ＩＬＩ 、ＩＬ２の２ビツトデータ、Ｚ
Ｌ、ＺＨはゼロ検出データ、！ｖｌｏ、Ｍ１は演算モー
ド指定データＭの２ビツトの信号である。Ｐ、Ｇは下位
演算器４から上位演算器３への桁上げ制御データの２ビ
ツトの信号、Ｒ１ＩＪＬｌｏ 、Ｒ２１、Ｆｔ２０はＫ
ｌ。
ＨＩ、ＩＩ２゜ＩＬＩ 、ＩＬ２の２ビツトデータ、Ｚ
Ｌ、ＺＨはゼロ検出データ、！ｖｌｏ、Ｍ１は演算モー
ド指定データＭの２ビツトの信号である。Ｐ、Ｇは下位
演算器４から上位演算器３への桁上げ制御データの２ビ
ツトの信号、Ｒ１ＩＪＬｌｏ 、Ｒ２１、Ｆｔ２０はＫ
ｌ。
Ｒ２の２ビツトの信号、ＣＯＬ、ＣＯＨは下位演算器４
及び上位演算器３の桁上げ信号である。
及び上位演算器３の桁上げ信号である。
第５図のＦＯ，Ｆ２は上位演算器３のＦＣ１ｏ〜ＦＣｌ
２、または下位演算器４のＦＣ２０〜ＦＣ２２を表わし
ており、２つの論理演算と４つの算術演算を指示する。
２、または下位演算器４のＦＣ２０〜ＦＣ２２を表わし
ており、２つの論理演算と４つの算術演算を指示する。
第６図のＭｏ、Ｍｌは演算モード指定コードＭの２ビッ
ト信号で、１つの全語演算と２つの半語演算と１つの独
立半語演算を指示する。
ト信号で、１つの全語演算と２つの半語演算と１つの独
立半語演算を指示する。
第７図のＦｏ 、Ｆｏ 、Ｆｌ、Ｆｌは第５図のＦｏ、
Ｆｔと同じであり、ＦＯ，Ｆｌはそれぞれの反転データ
を示す。
Ｆｔと同じであり、ＦＯ，Ｆｌはそれぞれの反転データ
を示す。
Ａｉは１ビツトの被演算入力データであり、第３図のＩ
ＨＩＯ，ＩＨＩＩ 、第４図のＩＬｌｏ 、 ＩＬＬ
ｔに対応し、Ｂｉは１ビツトの演算入力データであり、
第３図のＩＨ２Ｑ、ＩＩ２１ 、第４図のＩＬ２ｏ 、
ＩＬ２ ｔに対応し、ＰｉはＣａｒｒｙ Ｌｏｏｋａ
ｈｅａｄのｐｒｏｐａｇａｔｅ信号に相当し、第３図及
び第４図のＰ１〜Ｐ４に対応する。ＧｉはＣａｒｒｙ
Ｌｏｏｋａｈｅｃｄのｇｅｎｅｒａｔｅ 信号に相当し
第３図及び第４図のＧｌ−％、Ｇ４に対応する。
ＨＩＯ，ＩＨＩＩ 、第４図のＩＬｌｏ 、 ＩＬＬ
ｔに対応し、Ｂｉは１ビツトの演算入力データであり、
第３図のＩＨ２Ｑ、ＩＩ２１ 、第４図のＩＬ２ｏ 、
ＩＬ２ ｔに対応し、ＰｉはＣａｒｒｙ Ｌｏｏｋａ
ｈｅａｄのｐｒｏｐａｇａｔｅ信号に相当し、第３図及
び第４図のＰ１〜Ｐ４に対応する。ＧｉはＣａｒｒｙ
Ｌｏｏｋａｈｅｃｄのｇｅｎｅｒａｔｅ 信号に相当し
第３図及び第４図のＧｌ−％、Ｇ４に対応する。
第８図は結果フラグ選択回路６１、演算ステータスレジ
スタ６２、上位演算ステータスレジスタ６３、下位演算
ステータスレジスタ６４、上位桁上げ選択回路６５、下
位桁上げ選択回路６６、演算結果格納レジスタ５、上位
演算選択回路１１及び下位演算選択回路１２の動作衣で
ある。結果フラグ選択回路６１の出力はＭｌ−０で上位
演算結果フラグＳ１を、Ｍ１＝１で下位演算結果フラグ
Ｓ２を選択し、演算ステータスレジスタ６２はＭ１＝１
かつＭｏ＝１の時Ｈｏ１ｄ状態であり、それ以外ではＳ
をＬｏａｄする。上位演算ステータスレジスタ６３はＭ
１＝１かつＭＯ＝１の時上位演算結果フラグＳ１をＬｏ
ａｄシ、それ以外ではＨｏ１ｄ状態となり、下位演算ス
テータスレジスタ６４はＭ１＝１かつＭＯ＝１の時下位
演算結果フラグＳ２をＬｏａｄ Ｌ 、それ以外ではＨ
ｏ１ｄ状態となる。上位桁上げ選択回路６５はＭ１＝１
かつＭｏ＝１の時上位ステータスレジスタ６３の桁上げ
フラグＣＣ１を選択出力し、それ以外では演算ステータ
スレジスタ６２の桁上げフラグＣＣを選択出力する。下
位桁上げ選択回路６６はＭ１＝１かつＭＯ；１の時下位
演算ステータスレジスタ６４の桁上げフラグＣＣ２を選
択出力し、それ以外では演算ステータスレジスタ６２の
桁上げフラグＣＣを選択出力する。演算結果格納レジス
タ５は、Ｍｌ＝０かつＭＯ＝０及びＭ１＝１かつＭＯ＝
１の時上位ワードに上位演算結果データＲ１を、下位ワ
ードに下位演算結果データＲ２をＬｏａｄ ｌ、、Ｍ
ｔ＝ＯかつＮ０＝１の時上位ワードに上位演算結果デー
タＲ１をＬｏａｄｊ、、下位ワードはＨｏ１ｄ状態とし
、Ｍ１＝１かつＭＯ＝０の時上位ワードは）（ｏｌｄ状
態とし、下位ワードに下位演算精米データＲ２をＬｏａ
ｄする。上位演算選択回路１１はＭ１＝ １ 、Ｍｏ＝
１の時ＦＣＡを出力し、それ以外ではＦＣを出力し、
下位選択回路１２はＭ１＝ｌ。
スタ６２、上位演算ステータスレジスタ６３、下位演算
ステータスレジスタ６４、上位桁上げ選択回路６５、下
位桁上げ選択回路６６、演算結果格納レジスタ５、上位
演算選択回路１１及び下位演算選択回路１２の動作衣で
ある。結果フラグ選択回路６１の出力はＭｌ−０で上位
演算結果フラグＳ１を、Ｍ１＝１で下位演算結果フラグ
Ｓ２を選択し、演算ステータスレジスタ６２はＭ１＝１
かつＭｏ＝１の時Ｈｏ１ｄ状態であり、それ以外ではＳ
をＬｏａｄする。上位演算ステータスレジスタ６３はＭ
１＝１かつＭＯ＝１の時上位演算結果フラグＳ１をＬｏ
ａｄシ、それ以外ではＨｏ１ｄ状態となり、下位演算ス
テータスレジスタ６４はＭ１＝１かつＭＯ＝１の時下位
演算結果フラグＳ２をＬｏａｄ Ｌ 、それ以外ではＨ
ｏ１ｄ状態となる。上位桁上げ選択回路６５はＭ１＝１
かつＭｏ＝１の時上位ステータスレジスタ６３の桁上げ
フラグＣＣ１を選択出力し、それ以外では演算ステータ
スレジスタ６２の桁上げフラグＣＣを選択出力する。下
位桁上げ選択回路６６はＭ１＝１かつＭＯ；１の時下位
演算ステータスレジスタ６４の桁上げフラグＣＣ２を選
択出力し、それ以外では演算ステータスレジスタ６２の
桁上げフラグＣＣを選択出力する。演算結果格納レジス
タ５は、Ｍｌ＝０かつＭＯ＝０及びＭ１＝１かつＭＯ＝
１の時上位ワードに上位演算結果データＲ１を、下位ワ
ードに下位演算結果データＲ２をＬｏａｄ ｌ、、Ｍ
ｔ＝ＯかつＮ０＝１の時上位ワードに上位演算結果デー
タＲ１をＬｏａｄｊ、、下位ワードはＨｏ１ｄ状態とし
、Ｍ１＝１かつＭＯ＝０の時上位ワードは）（ｏｌｄ状
態とし、下位ワードに下位演算精米データＲ２をＬｏａ
ｄする。上位演算選択回路１１はＭ１＝ １ 、Ｍｏ＝
１の時ＦＣＡを出力し、それ以外ではＦＣを出力し、
下位選択回路１２はＭ１＝ｌ。
ＭＯ＝１でＰＣＢ、それ以外の時ＦＣを出力する。
以下、本実施例の動作説明をする。
まず、上位演算器３と下位演算器４の動作説明を第３図
、第４図、第５図及び第６図を用いて行う。
、第４図、第５図及び第６図を用いて行う。
上位演算器３は演算ビット数に対応し、２つのユニット
に大別される。下位ビットのユニットは、ビット演算選
択回路３１と演算用ＥＯＲＧＩとＧ２とＣａｒｒｙ Ｌ
ｏｏｋａｈｅａｄ回路３３により構成される。Ｃａｒｒ
ｙ Ｌｏｏｋａｈｅａｄ回路３３は演算指定データＦＣ
１１＝ＯのときＯを出力し、上位演算結果データの下位
ビットＲＩＯはＰｔ（ｐＧｘと表わされる。
に大別される。下位ビットのユニットは、ビット演算選
択回路３１と演算用ＥＯＲＧＩとＧ２とＣａｒｒｙ Ｌ
ｏｏｋａｈｅａｄ回路３３により構成される。Ｃａｒｒ
ｙ Ｌｏｏｋａｈｅａｄ回路３３は演算指定データＦＣ
１１＝ＯのときＯを出力し、上位演算結果データの下位
ビットＲＩＯはＰｔ（ｐＧｘと表わされる。
ＦＣ１１＝１のときＣａｒｒｙ Ｌｏｏｋａｈｅａｄ回
路３３はＸを出力すると仮定すると、Ｒ１０はＰ１■Ｇ
１■Ｘと表わされる。ここで、Ｐｌ■Ｇｔは第７図の式
により、 評・猶刀］・ＩＨＩｏ ＠ＩＨ２ｏ十而・Ｆ
Ｃｌｏ・（ＩＨＩｏ＋ＩＨ２ｏ ）＋ＦＣ１１・面會（
ＩＨ１ｏ■ＩＨ２ｏ汁ＦＣ１・Ｆ’Ｃｌ ｏ・（ＩＩ（
１０［有］陥）と表わされる。これから、ＦＣ１ｔ＝
Ｑ 。
路３３はＸを出力すると仮定すると、Ｒ１０はＰ１■Ｇ
１■Ｘと表わされる。ここで、Ｐｌ■Ｇｔは第７図の式
により、 評・猶刀］・ＩＨＩｏ ＠ＩＨ２ｏ十而・Ｆ
Ｃｌｏ・（ＩＨＩｏ＋ＩＨ２ｏ ）＋ＦＣ１１・面會（
ＩＨ１ｏ■ＩＨ２ｏ汁ＦＣ１・Ｆ’Ｃｌ ｏ・（ＩＩ（
１０［有］陥）と表わされる。これから、ＦＣ１ｔ＝
Ｑ 。
ＦＣ１０＝Ｏのとき凡１０はＩＨｌｏ・ｌＨ２Ｏとなり
、ＦＣ１ｔ＝ Ｏ、ＦＣ１ｏ＝ １のときｈｌｏはＩＨ
Ｉ Ｏ＋ｌＨ２Ｏとなり、ＦＣＩＩ ＝ １ 、 ＦＣ
ｌｏ ＝ ＯのときＲｌｏはＩＨ１ｏ■ＩＨ２ｏ■Ｘと
なり、Ｆｅ１ｌ ＝ ｌ 、 ＦＣ１ｏ＝ １のときＲ
ｌｏはＩＨＩ ｏ ＠ ＩＩ（２０■Ｘとなる。これか
ら、ＦＣ１１＝ＯではＣａｒｒｙ Ｌｏｏｋａｈｅａｄ
回路３３の出力Ｘと無関係な論理演算となり、ＦＣ１１
＝１では、ＦＣ１０＝０のときＩＨＩＯとＩＨ２ｏの出
力Ｘを桁上げデータとした算術加算、ＦＣ１ｏ＝１のと
きＩＨｉｏと画の出力Ｘを桁上げデータとした算術加算
の論理式となっている。ここで、２進データＹのビット
反転Ｙと２の補数（ｎｉｎｕｓ Ｙとの間には、ｒｎｉ
ｎｕｓ Ｙ ＝ Ｙｐｌｕｇ １の関係があるので、第
５図の機能動作となる。上位ビットの演算ユニットは、
ピッ＋−演算選択（ロ）路３２と演算用ＥＯＲＧ３とＧ
４とＣａｒｒｙＬｏｏｋａｈｅａｄ回路３４により構成
され、下位ビットの演算ユニットと同様に、Ｃａｒｒｙ
Ｌｏｏｋａｈｅａｄ回路３４の出力を桁上げ信号とし
た論理算術演算を実行する。下位演算器４の下位ビット
演算ユニットは、ビット演算選択回路４１と演算用ＥＯ
ＲＧ５とＧ６、Ｃａｒｒｙ Ｌｏｏｋａｈｅａｄ回路４
３により構成され、上位ビット演算ユニットはビット演
算選択回＠４２と演算用ＥＯＲ，Ｇ７とＧ８、Ｃａｒｒ
ｙＬＯｏｋａｈｅａｄ回路４４により構成され、上位演
算器３と同様に論理算術演算を実行する。
、ＦＣ１ｔ＝ Ｏ、ＦＣ１ｏ＝ １のときｈｌｏはＩＨ
Ｉ Ｏ＋ｌＨ２Ｏとなり、ＦＣＩＩ ＝ １ 、 ＦＣ
ｌｏ ＝ ＯのときＲｌｏはＩＨ１ｏ■ＩＨ２ｏ■Ｘと
なり、Ｆｅ１ｌ ＝ ｌ 、 ＦＣ１ｏ＝ １のときＲ
ｌｏはＩＨＩ ｏ ＠ ＩＩ（２０■Ｘとなる。これか
ら、ＦＣ１１＝ＯではＣａｒｒｙ Ｌｏｏｋａｈｅａｄ
回路３３の出力Ｘと無関係な論理演算となり、ＦＣ１１
＝１では、ＦＣ１０＝０のときＩＨＩＯとＩＨ２ｏの出
力Ｘを桁上げデータとした算術加算、ＦＣ１ｏ＝１のと
きＩＨｉｏと画の出力Ｘを桁上げデータとした算術加算
の論理式となっている。ここで、２進データＹのビット
反転Ｙと２の補数（ｎｉｎｕｓ Ｙとの間には、ｒｎｉ
ｎｕｓ Ｙ ＝ Ｙｐｌｕｇ １の関係があるので、第
５図の機能動作となる。上位ビットの演算ユニットは、
ピッ＋−演算選択（ロ）路３２と演算用ＥＯＲＧ３とＧ
４とＣａｒｒｙＬｏｏｋａｈｅａｄ回路３４により構成
され、下位ビットの演算ユニットと同様に、Ｃａｒｒｙ
Ｌｏｏｋａｈｅａｄ回路３４の出力を桁上げ信号とし
た論理算術演算を実行する。下位演算器４の下位ビット
演算ユニットは、ビット演算選択回路４１と演算用ＥＯ
ＲＧ５とＧ６、Ｃａｒｒｙ Ｌｏｏｋａｈｅａｄ回路４
３により構成され、上位ビット演算ユニットはビット演
算選択回＠４２と演算用ＥＯＲ，Ｇ７とＧ８、Ｃａｒｒ
ｙＬＯｏｋａｈｅａｄ回路４４により構成され、上位演
算器３と同様に論理算術演算を実行する。
第３図及び第４図では２ビツトの演算器を書いであるが
、ビット演算ユニットの中のＣａｒｒｙＬｏｏｋａｈｅ
ａｄ回路を除けば全て同一の回路であり、ビット位置に
応じたＣａｒｒｙ Ｌｏｏｋａｈｅａｄ回路を構成する
ことで任意ビットに拡張できる。ＣａｒｒｙＩ、ｏｏｋ
ａｈｅａｄ回路４５ 、４６及びゲー１− Ｇｌｌ、Ｇ
１２は下位演算器４と上位演算器を接続し、倍語（ここ
では４ビツト長）演算を実行する際の制御信号を生成す
る回路である。演算モードデータＭｌ。
、ビット演算ユニットの中のＣａｒｒｙＬｏｏｋａｈｅ
ａｄ回路を除けば全て同一の回路であり、ビット位置に
応じたＣａｒｒｙ Ｌｏｏｋａｈｅａｄ回路を構成する
ことで任意ビットに拡張できる。ＣａｒｒｙＩ、ｏｏｋ
ａｈｅａｄ回路４５ 、４６及びゲー１− Ｇｌｌ、Ｇ
１２は下位演算器４と上位演算器を接続し、倍語（ここ
では４ビツト長）演算を実行する際の制御信号を生成す
る回路である。演算モードデータＭｌ。
ＭｏがＯのとき下位演算器４のｐｒｏｐａｇａｔｅ信号
Ｐとｇｃｎｃｒａｔｅ 信号Ｇは有効となり、上位演
算器３と下位演算器は一体となったＣａｒｒｙ Ｌｏｏ
ｋａｈｅａｄ演算器となる。モードデータＭ１及びＭＯ
か上記以外では、ゲートＧ１１は１に固定し、ゲートＧ
１２はＯに固定しであるため、下位演算器４の桁上げ制
御信号は無効となり、上位演算器３及び下位演算器４は
独立の２ピクト減算器と１よる。ゲートＧ１３はモード
データＭ＋及び：市がＯのとき王立のゼロ検出データＺ
Ｌを上位のゼロ映出データＺＨに反映するためにある。
Ｐとｇｃｎｃｒａｔｅ 信号Ｇは有効となり、上位演
算器３と下位演算器は一体となったＣａｒｒｙ Ｌｏｏ
ｋａｈｅａｄ演算器となる。モードデータＭ１及びＭＯ
か上記以外では、ゲートＧ１１は１に固定し、ゲートＧ
１２はＯに固定しであるため、下位演算器４の桁上げ制
御信号は無効となり、上位演算器３及び下位演算器４は
独立の２ピクト減算器と１よる。ゲートＧ１３はモード
データＭ＋及び：市がＯのとき王立のゼロ検出データＺ
Ｌを上位のゼロ映出データＺＨに反映するためにある。
以上の結果、演算モードデータへ１１及びＮｉｏが００
とき、上位演算器３及び下位演算器４は一体化した全語
演算器となり、それ以外のとき、独立ｒ（演算器となる
。
とき、上位演算器３及び下位演算器４は一体化した全語
演算器となり、それ以外のとき、独立ｒ（演算器となる
。
次に実施例の演算処理装備全体の動作例を第１図、記２
図、第５βη、第６図及びへ′１８図により説明する。
図、第５βη、第６図及びへ′１８図により説明する。
モードデータｆｖｉｔ＝ｏかつＭｏ ＝ ０の時、上位
演算選択回路１１及び下位演算選択回路１２は演算指定
レジスタ７の演算指定データＦＣを選択し、桁上げ選択
回路６は上位桁上げデータＣ１、下位桁上げデータＣ２
として演算ステータスレジスタ６２の桁上げフラグＣＣ
を出力し、上位演算器３は被演算上位データＩＨＩと演
算上位データＩＨ２を演算指定データＦＣに従い演算し
、上位演算結果データＲ１を演算結果格納レジスタ５の
上位に格納する。下位演算器４は被演算下位データＩＬ
Ｉと演算下位データＩＬ２を演算指定データＦＣに従い
演算し、下位演算結果データＲ２を演算結果格納レジス
タ５の下位に格納する。
演算選択回路１１及び下位演算選択回路１２は演算指定
レジスタ７の演算指定データＦＣを選択し、桁上げ選択
回路６は上位桁上げデータＣ１、下位桁上げデータＣ２
として演算ステータスレジスタ６２の桁上げフラグＣＣ
を出力し、上位演算器３は被演算上位データＩＨＩと演
算上位データＩＨ２を演算指定データＦＣに従い演算し
、上位演算結果データＲ１を演算結果格納レジスタ５の
上位に格納する。下位演算器４は被演算下位データＩＬ
Ｉと演算下位データＩＬ２を演算指定データＦＣに従い
演算し、下位演算結果データＲ２を演算結果格納レジス
タ５の下位に格納する。
演算ステータスレジスタ６１には上位演算結果フラグＳ
１が格納され、上位下位ステータスレジスタ６２．６３
は）（ｏｌｄシている。
１が格納され、上位下位ステータスレジスタ６２．６３
は）（ｏｌｄシている。
以上の動作により、被演算レジスタ１の全語データと演
算レジスタ２の全語データが演算指定データＰＣに従っ
た演算を行われ、演算結果格納レジスタ５に全語データ
として演算結末が格納される。演算モードデータＭｌ＝
Ｏ及びＭｏ ＝に１１ １の時、演算結果格納レジスタ５の下位ワードはＨｏ１
ｄ状態であり、結果フラグ選択回路６１も上位演算結果
フラグＳｌを選択しているため、上位演算のみが意味を
もつ。上位演算選択回路１１は演算指定データＦＣを選
択し、上位演算器３は被演算上位データＩＨＩと演算上
位データエＨ２を演算指定データＦＣに従って演算し、
演算結果格納レジスタ５の上位ワードに格納する。演算
モードデータＭ１＝１及びＭｏ＝□ｃｒ）時は、Ｍｔ＝
Ｑ、ＭＯ＝１と同様にして、被演算下位データエＬ１と
演算下位データＩＬ２を演算指定データＦＣに従い演算
し、演算結果格納レジスタ５の下位ワードに格納する。
算レジスタ２の全語データが演算指定データＰＣに従っ
た演算を行われ、演算結果格納レジスタ５に全語データ
として演算結末が格納される。演算モードデータＭｌ＝
Ｏ及びＭｏ ＝に１１ １の時、演算結果格納レジスタ５の下位ワードはＨｏ１
ｄ状態であり、結果フラグ選択回路６１も上位演算結果
フラグＳｌを選択しているため、上位演算のみが意味を
もつ。上位演算選択回路１１は演算指定データＦＣを選
択し、上位演算器３は被演算上位データＩＨＩと演算上
位データエＨ２を演算指定データＦＣに従って演算し、
演算結果格納レジスタ５の上位ワードに格納する。演算
モードデータＭ１＝１及びＭｏ＝□ｃｒ）時は、Ｍｔ＝
Ｑ、ＭＯ＝１と同様にして、被演算下位データエＬ１と
演算下位データＩＬ２を演算指定データＦＣに従い演算
し、演算結果格納レジスタ５の下位ワードに格納する。
演算結果格納レジスタ５の上位ワード、上位演算ステー
タスレジスタ６３及び下位演算ステータスレジスタ６４
はＨｏ１ｄ状態である。
タスレジスタ６３及び下位演算ステータスレジスタ６４
はＨｏ１ｄ状態である。
演算モードデータＭ１＝１及びＭｏ＝１の時、上位演算
選択回路１１は上位演算指定データＦＣＡを選択し、上
位演算器３は被演算上位データＩＨ１と演算上位データ
ＩＨ２を上位演算指定データＦＣＡに従い演算し、演算
結果格納レジスタ５の上位ワードに上位演算結果データ
Ｒ１を格納する。上位演算器３の上位演算結果フラグＳ
１は上位演算ステータスレジスタ６３に格納される。
選択回路１１は上位演算指定データＦＣＡを選択し、上
位演算器３は被演算上位データＩＨ１と演算上位データ
ＩＨ２を上位演算指定データＦＣＡに従い演算し、演算
結果格納レジスタ５の上位ワードに上位演算結果データ
Ｒ１を格納する。上位演算器３の上位演算結果フラグＳ
１は上位演算ステータスレジスタ６３に格納される。
下位演算選択回路１２は下位演算指定データｌ”ＣＢを
選択し、下位演算器４は被演算下位データＩＬ１と演算
下位データＩＬ２を下位演算指定データＰＣＢに従い演
算し、演算結果格納レジスタ５の下位ワードに下位演算
結果データＲ２を格納する。下位演算器４の下位演算結
果フラグＳ２は下位演算ステータスレジスタ６４に格納
される。
選択し、下位演算器４は被演算下位データＩＬ１と演算
下位データＩＬ２を下位演算指定データＰＣＢに従い演
算し、演算結果格納レジスタ５の下位ワードに下位演算
結果データＲ２を格納する。下位演算器４の下位演算結
果フラグＳ２は下位演算ステータスレジスタ６４に格納
される。
演算ステータスレジスタ６２はＨｏ１ｄ状態である。
以下に実施例の効果を説明する。
、２次元グラフィックスにおいて、し＋Ｊえば＠線の発
生では、ドツトの座標の現在値（ｘ、ｙ）に対し、次の
ドツト座標は（Ｘ十ΔＸ、Ｙ＋ΔＹ）となる。この時、
ΔＸ及びΔＹの値は直線のパラメータにより、±１ある
いは０の値をとる。
生では、ドツトの座標の現在値（ｘ、ｙ）に対し、次の
ドツト座標は（Ｘ十ΔＸ、Ｙ＋ΔＹ）となる。この時、
ΔＸ及びΔＹの値は直線のパラメータにより、±１ある
いは０の値をとる。
通常の演算処理装置では、Ｘ座標の演算とＹ座標の演算
を別に２度しなければならないが、実施例の演算処理装
置では、被演算データ格納レジスタ１の−Ｆ位ワードに
Ｘを、下位ワードにＹを格納し、演算データ格納レジス
タ２の上位ワード、下位ワードにそれぞれ１を格納し、
ΔＸ＝１の時はＦＣＡとして６を、ΔＸ＝−１の時はＦ
ＣＡとして７を指定することにより演算が実行できる。
を別に２度しなければならないが、実施例の演算処理装
置では、被演算データ格納レジスタ１の−Ｆ位ワードに
Ｘを、下位ワードにＹを格納し、演算データ格納レジス
タ２の上位ワード、下位ワードにそれぞれ１を格納し、
ΔＸ＝１の時はＦＣＡとして６を、ΔＸ＝−１の時はＦ
ＣＡとして７を指定することにより演算が実行できる。
ΔＹについても同様にＰＣＢを指定することで、演算が
実行できる。ΔＸが００ときは演算モードデータＭを２
とすることで、ΔＹが００ときはＭを１とすることで、
Ｘ及びＹの歩進が１演算で実行でき、座標歩進演算処理
時間が半分となり高速化が図れる。
実行できる。ΔＸが００ときは演算モードデータＭを２
とすることで、ΔＹが００ときはＭを１とすることで、
Ｘ及びＹの歩進が１演算で実行でき、座標歩進演算処理
時間が半分となり高速化が図れる。
なお、本実施例では演算処理装置を２分割しであるが、
３つ以上に分割してもよいのは明らかである。また、そ
の際に、分割したユニットの中から複数のユニットを使
い一つの演算ユニットとしてもよいことも明らかである
。本実施例では、演算の組合せは上位ワード同志、下位
ワード同志としているが、上位ワードと下位ワード、下
位ワードと上位ワードの演算としてもよいことも明らか
である。
３つ以上に分割してもよいのは明らかである。また、そ
の際に、分割したユニットの中から複数のユニットを使
い一つの演算ユニットとしてもよいことも明らかである
。本実施例では、演算の組合せは上位ワード同志、下位
ワード同志としているが、上位ワードと下位ワード、下
位ワードと上位ワードの演算としてもよいことも明らか
である。
本発明によれば、演算処理装置の全ビットが常に動作可
能となり、データ処理の高速化が図れる。
能となり、データ処理の高速化が図れる。
第１図は実施例の演算処理装置のブロック図第２図は桁
上げ選択回路のブロック図、第３図は上位演算器の回路
図、第４図は下位演算器の回路図、第５図は演算機能表
、第６図は演算モード表、第７図はビット演算選択回路
、第８図はフラグ選択回路、ステータスレジスタ、桁上
げ選択回路、結果格納レジスタ及び演算選択回路の動作
衣である。 １・・・被演算データ格納レジスタ ２・・・演算データ格納レジスタ ３・・・上位演算器 ４・・・下位演算器５・・・
演算結果格納レジスタ ６・・・桁上げ選択回路 ７・・・演算指定レジスタ８
・・・上位演算指定レジスタ ９・・・下位演算指定レジスタ １０・・・演算モード指定レジスタ １１・・・上位演算選択回路 １２・・・下位演算選択回路 ６１・・・結果フラグ選択回路 ６２・・・演算ステータスレジスタ ６３・・・上位演算ステータスレジスタ６４・・・下位
演算ステータ′スレジスタロ５・・・上位桁上げ選択回
路 ６６・・・下位桁上げ選択回路 ３１．３２，４１．４２ ・・・ビット演算選択回路
３３〜３５．４３〜４６ ・Ｃａｒｒｙ Ｌｏｏｋａｈ
ｅａｄ回路×二 〇ｏｒ１ 第６図 第 ７ 図 ３７、３２．４７．４２
上げ選択回路のブロック図、第３図は上位演算器の回路
図、第４図は下位演算器の回路図、第５図は演算機能表
、第６図は演算モード表、第７図はビット演算選択回路
、第８図はフラグ選択回路、ステータスレジスタ、桁上
げ選択回路、結果格納レジスタ及び演算選択回路の動作
衣である。 １・・・被演算データ格納レジスタ ２・・・演算データ格納レジスタ ３・・・上位演算器 ４・・・下位演算器５・・・
演算結果格納レジスタ ６・・・桁上げ選択回路 ７・・・演算指定レジスタ８
・・・上位演算指定レジスタ ９・・・下位演算指定レジスタ １０・・・演算モード指定レジスタ １１・・・上位演算選択回路 １２・・・下位演算選択回路 ６１・・・結果フラグ選択回路 ６２・・・演算ステータスレジスタ ６３・・・上位演算ステータスレジスタ６４・・・下位
演算ステータ′スレジスタロ５・・・上位桁上げ選択回
路 ６６・・・下位桁上げ選択回路 ３１．３２，４１．４２ ・・・ビット演算選択回路
３３〜３５．４３〜４６ ・Ｃａｒｒｙ Ｌｏｏｋａｈ
ｅａｄ回路×二 〇ｏｒ１ 第６図 第 ７ 図 ３７、３２．４７．４２
Claims (1)
- 【特許請求の範囲】 １、デジタルデータの算術演算及び論理演算を行う演算
処理装置において、演算処理装置を複数に分割し、分割
した単位で独立に演算処理を実行するモードと、演算処
理装置全体で１つの演算処理を実行するモードを設けた
ことを特徴とする演算処理装置。 ２、特許請求の範囲第１項の演算処理装置において、演
算処理装置の分割した複数の単位で１つの演算処理を実
行するモードを設けたことを特徴とする演算処理装置。 ３、特許請求の範囲第１項または第２項の演算処理装置
において、演算指定データを格納する演算指定レジスタ
を複数設け、演算処理を実行する演算処理装置の単位毎
に、該演算指定レジスタの１つを選択する手段を設け、
選択した演算指定レジスタの内容に応じて演算処理を実
行することを特徴とする演算処理装置。 ４、特許請求の範囲第１項または第２項の演算処理装置
において、演算結果フラグを格納するステータスレジス
タを複数設け、演算処理を実行する演算処理装置の単位
毎に、該ステータスレジスタの１つを選択する手段を設
け、演算処理を実行した後、演算結果フラグを選択した
ステータスレジスタに格納することを特徴とする演算処
理装置。 ５、特許請求の範囲第３項または第４項の演算処理装置
において、前記演算指定レジスタ及び前記ステータスレ
ジスタを演算処理装置の分割した単位毎に１組ずつ設け
、さらに全体演算実行モード用に１組設け、全体演算実
行モードでは全体演算実行モード用の演算レジスタの内
容に応じ演算を実行し、演算実行結果フラグを全体演算
実行モード用のステータスレジスタに格納し、分割演算
実行モードでは、演算処理装置の分割した各単位毎に、
各単位固定の演算指定レジスタの内容に応じ演算処理を
実行し、各単位固定のステータスレジスタに演算結果フ
ラグを格納することを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208268A JPH081592B2 (ja) | 1984-10-05 | 1984-10-05 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208268A JPH081592B2 (ja) | 1984-10-05 | 1984-10-05 | 演算処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6163550A Division JPH0784758A (ja) | 1994-07-15 | 1994-07-15 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6186839A true JPS6186839A (ja) | 1986-05-02 |
| JPH081592B2 JPH081592B2 (ja) | 1996-01-10 |
Family
ID=16553425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208268A Expired - Lifetime JPH081592B2 (ja) | 1984-10-05 | 1984-10-05 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081592B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62297932A (ja) * | 1986-06-17 | 1987-12-25 | Sony Corp | 演算装置 |
| JPS63278136A (ja) * | 1987-05-11 | 1988-11-15 | Hitachi Ltd | 演算回路 |
| EP0395348A2 (en) * | 1989-04-28 | 1990-10-31 | Apple Computer, Inc. | Method and apparatus for multi-gauge computation |
| JPH0635669A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 中央演算処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50122836A (ja) * | 1974-03-13 | 1975-09-26 | ||
| JPS5471533A (en) * | 1977-11-18 | 1979-06-08 | Toshiba Corp | Arithmetic logic operation circuit |
-
1984
- 1984-10-05 JP JP59208268A patent/JPH081592B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50122836A (ja) * | 1974-03-13 | 1975-09-26 | ||
| JPS5471533A (en) * | 1977-11-18 | 1979-06-08 | Toshiba Corp | Arithmetic logic operation circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62297932A (ja) * | 1986-06-17 | 1987-12-25 | Sony Corp | 演算装置 |
| JPS63278136A (ja) * | 1987-05-11 | 1988-11-15 | Hitachi Ltd | 演算回路 |
| EP0395348A2 (en) * | 1989-04-28 | 1990-10-31 | Apple Computer, Inc. | Method and apparatus for multi-gauge computation |
| JPH0635669A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 中央演算処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH081592B2 (ja) | 1996-01-10 |
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