JPH07295787A - 演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 予め決められたデータを演算対象とする演算
処理の時間短縮化等が図れる演算処理装置を提供するこ
とを目的とする。 【構成】 予め決められたデータが格納される入力デー
タ記憶装置１と、演算を行う演算部２と、演算結果が格
納される出力データ記憶装置３とを備え、入力データ記
憶装置１から読み出されたデータが既演算結果を利用で
きないデータであれば当該読み出されたデータについて
前記演算部３にて演算した演算結果を出力データ記憶装
置３及び出力データキャッシュ１２に格納する一方、入
力データ記憶装置１から読み出されたデータが既演算結
果を利用できるデータであれば前記出力データキャッシ
ュ１２に格納されている既演算結果を出力データ記憶装
置３に格納する切換制御手段（マルチプレクサ１３，デ
コータ７，シーケンスコントローラ８等）を備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、予め決められたデータ
に対して所定の演算処理を行う演算処理装置に関する。

【０００２】

【従来の技術】予め決められたデータに対して所定の演
算を行う演算処理装置は、例えば、３次元グラフックス
装置、ドライビングシミュレータ、或いはゲーム機など
に用いられている。この種の演算処理装置では、予め決
められたデータは、通常はＲＯＭ（Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）で構成される入力データ記憶装置内に
格納される。そして、この予め決められた値を持つデー
タは、指定されたパラメータによって演算され、通常は
ＲＡＭ（Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
で構成される出力データ記憶装置に格納される。

【０００３】図１３は従来の演算処理装置の概略構成を
示すブロック図である。入力データ記憶装置３１内に
は、演算対象であるデータが格納されている。データの
読み出しアドレスは入力アドレスジェネレータ３４によ
り生成される。入力データ記憶装置３１から読み出され
たデータは、演算部３２によって演算処理される。演算
部３２は、加減算を行う加減算器、乗算を行う乗算器、
及び割算を行う割算器等の演算器や、パラメータを格納
するためのレジスタ、セレクタ、並びにバス等から構成
される。この演算部３２の演算結果は、出力データ記憶
装置３３に書き込まれる。演算結果書込用のアドレス
は、出力アドレスジェネレータ３５によって生成され
る。

【０００４】プログラム記憶装置３６には、システムに
どのような処理をさせるかを記述したプログラムが格納
されている。具体的には、入力データのどの部分をどの
ようなパラメータを用いて、どのようなハードウェア資
源を用いて、どのような演算を行うかを指定したプログ
ラムが格納されている。このようなプログラムは、この
演算処理装置において読み出され、デコーダー３７で解
釈される。システムの全体を制御するシーケンスコント
ローラ３８は、各回路を制御するための制御信号を生成
してこれを各回路に供給する。

【０００５】次に、上記の演算処理装置が、３次元のグ
ラフィック装置に用いられる幾何演算処理装置である場
合について説明する。

【０００６】３次元グラフィック装置では、ポリゴン
（多角形）で表現されたデータを、アフィン変換と呼ば
れる行列演算によって幾何変換することにより、オブジ
ェクトとよばれる物体を画面上で移動させたり回転させ
たりして表示する。

【０００７】オブジェクトは、入力データ記憶装置３１
内に（ｘ，ｙ，ｚ）の３次元座標で表現されている。オ
ブジェクトの例としては、ドライブシュミレータでは、
車や列車、道路、信号、標識、山、川、橋等があるが、
説明を簡単にする為、正６面体（立方体）のデータが浮
動小数点のフォーマットで格納されていると仮定して説
明する。この正６面体のオブジェクトモデルを図１４
（ａ）（ｂ）に示し、システムが扱うオブジェクトのデ
ータを図１５に示す。

【０００８】正６面体のオブジェクトは、ポリゴン１〜
ポリゴン６の６つのボリゴンで構成される。オブジェク
トは、（Ｘ１，Ｙ１，Ｚ１）〜（Ｘ８，Ｙ８，Ｚ８）の
８つの端点で構成されるが、ポリゴン毎のデータフォー
マットとなっているため入力データ記憶装置３１内で
は、６×４＝２４個のＸ，Ｙ，Ｚ座標として表されてい
る。このようにポリゴン毎のデータフォーマットとする
のは、３次元グラフィック装置では、幾何演算処理の後
に描画のための処理があり、この処理でクリッピングや
隠面処理やマッピング等をポリゴン毎に処理するからで
ある。

【０００９】図１６は上記従来の演算処理装置で行われ
る処理の内容を示したフローチャートである。まず、命
令の読み込み（ステップ１０１）及びそのデコード（ス
テップ１０２）を行った後、Ｘデータリード（ステップ
１０３）、Ｙデータリード（ステップ１０４）、及びＺ
データリード（ステップ１０５）を実行し、演算処理を
行う（ステップ１０６）。そして、演算結果であるＸ′
データのライト（ステップ１０７）、Ｙ′データのライ
ト（ステップ１０８）、及びＺ′データのライト（ステ
ップ１０９）を実行し、全てのデータを指定された数処
理したならば演算処理を終了する（ステップ１１０）。
なお、ステップ１１０の演算内容としては、オブジェク
トの拡大／縮小（オブジェクトの大きさを変更する）、
オブジェクトの回転、ワールド座標展開（オブジェクト
座標で表されたデータをワールド座標で表された空間に
配置する）、及び視野変換（視点の座標と視線方向をも
とに、ワールド空間を変換する）等があり、計算量も非
常に多いが、上記のフローチャートでは、簡単のため単
に演算処理としている。

【００１０】上記のフローチャートに示された処理によ
れば、Ｘ，Ｙ，Ｚのデータリード処理と演算処理と演算
結果を表すＸ’，Ｙ’，Ｚ’のライト処理のループの実
行時間を、１個のデータのリード・ライトを１サイク
ル、演算処理を４４サイクルと仮定すると、オブジェク
トの処理時間は一つの端点で（３＋４４＋３）サイクル
であるから、５０×２４＝１２００サイクルが必要にな
る。

【００１１】ところで、このような演算処理装置の性能
を評価する一つの尺度として、演算のスループット（単
位時間内に演算処理されて出力される量）があり、この
スループットを高めるために様々な技術が使用されてい
る。

【００１２】以下、これらの技術を例示すると、

【００１３】１．入力データ記憶装置と演算用ハードウ
ェアとの間、及び演算用ハードウェアと出力装置データ
記憶装置との間のＩ／Ｏ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ）
のスピードを上げる技術がある。例えば、記憶装置にア
クセス時間（読み出し書き込み時間）の短い高性能な装
置を用いたり、アクセスに使われるデータのバス幅を広
げたものが知られている。

【００１４】２．演算用のハードウェアの速度を上げる
為のパイプライン処理がある。即ち、処理を細かなステ
ップに分けて、その処理毎にフリップフロップを設け、
短い時間で動作できるようにハードウェアを構成し、ハ
ードウェアの動作クロックスピードを上げる処理を行
う。

【００１５】３．ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉ
ｎｔｅｇｒａｒｅｄ Ｃｉｒｃｕｉｔ：大規模集積回
路）にシステムの多くの機能を集積する技術がある。

【００１６】４．演算のプログラムにおいて、１つの命
令によって複数のデータを計算するような、ベクトル化
された命令を持つシステム技術がある。ベクトル命令
は、「データの所定アドレスから所定個数のデータに所
定の演算を施せ」というような命令指定である。このよ
うな命令を用いれば、ソフトウェアプログラムでループ
を回すよりも、高速化が実現できる。

【００１７】５．並列に演算処理装置を並べた並列シス
テム技術がある。以上の技術について、特開昭６３−１
２７３６５号公報、特開平２−１１８７８２号公報、及
び特開昭６４−１７１６５号公報参照。

【００１８】

【発明が解決しようとする課題】しかしながら、ハード
ウェアの技術の向上にも限界があり、グラフィックスの
リアルタイムシステム等の特に高速化が要求されている
システムでは、高品位な画像を生成するために必要な演
算量を十分に得ることができない。

【００１９】一方、ベクトル命令を使用して高速なシス
テムを構成することが可能だが、このベクトルシステム
では、或るデータは或る演算フローで行い、次のデータ
はこれと異なる演算フローで行うというような細かな制
御は困難である。

【００２０】また、ベクトル化されていない通常の命令
を用いて、システムを構築した場合には、データ毎に演
算フローを変える場合はプログラムでループを回して、
条件を判断して分岐を行わせる必要があり、条件判断の
ための命令の実行時間や分岐処理の実行時間等のオーバ
ーヘッドが出てしまう。

【００２１】また、ソフトウェアの条件分岐を使用した
ループでなく、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）等でよく使用されているハード
ウェアループシステムを用いた場合も、ベクトル命令と
同じで演算フローの制御は難しくなる。従って、現状の
単体システムでは、スループットは十分でなく、ハード
ウェアを追加して、コストが高くなる欠点を持つ並列シ
ステムを構成しているのが実情である。

【００２２】本発明は、上記の事情に鑑み、予め決めら
れたデータを演算対象とする演算処理の時間短縮化等が
図れる演算処理装置を提供することを目的とする。

【００２３】

【課題を解決するための手段】本発明の第１の構成は、
演算対象となる予め決められたデータが格納される入力
データ記憶装置と、上記データについて演算を行う演算
部と、演算結果が格納される出力データ記憶装置とを備
え、次段処理回路に同一データの演算結果を重複して供
給する演算処理装置において、前記入力データ記憶装置
から読み出されたデータが既演算結果を利用できないデ
ータであれば当該読み出されたデータについて前記演算
部にて演算した演算結果を出力データ記憶装置及びキャ
ッシュメモリに格納する一方、前記入力データ記憶装置
から読み出されたデータが既演算結果を利用できるデー
タであれば前記キャッシュメモリに格納されている既演
算結果を出力データ記憶装置に格納する切換制御手段を
備えていることを特徴とする。

【００２４】本発明の第２の構成は、演算対象となるデ
ータが格納される入力データ記憶装置と、上記データに
ついて演算を行う演算部と、演算結果が格納される出力
データ記憶装置とを備え、次段処理回路に同一データの
演算結果を重複して供給する演算処理装置において、前
記入力データ記憶装置から読み出されたデータが既演算
結果を利用できないデータであれば当該読み出されたデ
ータについて前記演算部にて演算した演算結果を出力デ
ータ記憶装置に格納する一方、前記入力データ記憶装置
から読み出されたデータが既演算結果を利用できるデー
タであれば前記出力データ記憶装置から読み出してデー
タレジスタに一時的に保持している既演算結果を出力デ
ータ記憶装置に格納する切換制御手段を備えていること
を特徴とする。

【００２５】本発明の第３の構成は、演算対象となるデ
ータが格納される入力データ記憶装置と、上記データに
ついて演算を行う演算部と、演算結果が格納される出力
データ記憶装置とを備え、次段処理回路に同一データの
演算結果を重複して供給する演算処理装置において、前
記入力データ記憶装置から読み出されたデータが既演算
結果を利用できないデータであれば当該読み出されたデ
ータについて前記演算部にて演算した演算結果を出力デ
ータ記憶装置に格納する一方、前記入力データ記憶装置
から読み出されたデータが既演算結果を利用できるデー
タであればその利用すべきデータを示す識別データを出
力データ記憶装置に格納する切換制御手段を備えている
ことを特徴とする。

【００２６】本発明の第４の構成は、演算対象となるデ
ータが格納される入力データ記憶装置と、上記データに
ついて演算を行う演算部と、演算結果が格納される出力
データ記憶装置とを備え、次段処理回路に同一データの
演算結果を重複して供給する演算処理装置において、前
記入力データ記憶装置には、演算すべきデータが重複し
ないように集約されて格納されているとともに、出力デ
ータ記憶装置から演算結果を読み出すときに前記集約さ
れた状態から次段処理回路に同一データの演算結果を重
複して供給するためのデータ読出順序を格納したデータ
構造記憶装置を備えていることを特徴とする。

【００２７】本発明の第５の構成は、第１乃至第３のい
ずれかの構成において、入力データ記憶装置には、演算
対象として既に存在しているデータと重複するデータに
代え、既演算結果を利用できることを示すものとして識
別データ及び／又は既演算結果を利用するための既演算
結果格納アドレスを示すデータが格納されているととも
に、これらデータを解読するデコーダが備えられてい
る。

【００２８】本発明の第６の構成は、第１乃至第３のい
ずれかの構成において、既演算結果を利用できることを
示す指令及び／又は既演算結果を利用するための既演算
結果格納アドレスを示すデータがコントロール手段から
供給されるように構成されている。

【００２９】本発明の第７の構成は、第１乃至第３のい
ずれかの構成において、切換制御手段の切換部として出
力データ記憶装置の手前にマルチプレクサを備えてい
る。

【００３０】

【作用】上記第１の構成によれば、次段処理回路に演算
結果を重複して供給することを実現しつつ、重複するデ
ータについては演算対象外として演算対象となるデータ
数を減らして演算処理時間の短縮化を図ることができ
る。また、第２の構成よりも処理の高速化が図れる。

【００３１】上記第２の構成によれば、次段処理回路に
演算結果を重複して供給することを実現しつつ、重複す
るデータについては演算対象外として演算対象となるデ
ータ数を減らして演算処理時間の短縮化を図ることがで
きる。また、第１の構成におけるキャッシュメモリを必
要としないのでハードウェアの増大が回避される。

【００３２】上記第３の構成によれば、次段処理回路に
おいては上記識別データを読み出したときにアドレスデ
ータに従って再び出力データ記憶装置から既演算結果を
読み出す処理等が必要になるものの、次段処理回路に演
算結果を重複して供給することを実現しつつ、重複する
データについては演算対象外として演算対象となるデー
タ数を減らして演算処理時間の短縮化を図ることができ
る。

【００３３】上記第４の構成によれば、前記の入力デー
タ記憶装置には、演算すべきデータが重複しないように
集約されて格納され、また、出力データ記憶装置につい
ても演算結果のみを重複せずに記憶すればよいから、両
記憶装置の容量を小さくできるとともに演算処理時間の
短縮化が図れる。そして、出力データ記憶装置から既演
算結果を読み出すときには、データ構造記憶装置による
データ読出順序によって前記集約された状態から次段処
理回路に演算結果を重複して供給することができる。ま
た、識別データか否かの判断、及びこの判断に基づき演
算部にて既に演算されている既演算結果を出力データ記
憶装置に格納する処理等を不要にすることができる。

【００３４】上記第５の構成によれば、入力データ記憶
装置内に演算の対象となるデータとは別に属性データを
割当てるのではなく、演算の対象となるデータフォーマ
ットと同様のフォーマットで、特別処理を行うデータと
してもたせてあるため、余分なハードウェアの追加なし
に、同じ入力データを演算することを避け、演算ステッ
プ数が節約できる。また、入力データ記憶装置内に演算
の対象となるデータとは別にアドレスとなるデータを割
り当てるのではなく、演算の対象となるデータフォーマ
ットと同様のフォーマットで、既演算結果格納アドレス
としてもたせてあるため、余分なハードウェアの追加は
不要となる。そして、演算処理の命令をデコードし実行
するのとは別に、演算対象である入力データ自体をデコ
ードして通常の演算フローで実行するか、それとも以前
に演算した結果を用いるかを決定するので、ソフトウェ
アで例えばデータフラグを調べて、条件分岐で演算フロ
ーを制御する必要がなく、演算の実行時間を短縮でき
る。

【００３５】上記第６の構成によれば、入力データ記憶
装置内のデータは従来と同様にしつつコントロール手段
の指令によって演算処理の高速化を図ることができる。

【００３６】上記第７の構成によれば、マルチプレクサ
を備え、演算結果と既演算結果の選択出力が可能とな
り、スループットの高い演算装置が実現できる。

【００３７】

【実施例】

（実施例１）以下、本発明をその実施例を示す図１乃至
図３に基づいて説明する。

【００３８】図１は、本発明の演算処理装置の概略構成
を示すブロック図である。なお、プログラム記憶装置は
省略してある。図１３で示した従来の演算処理装置との
相違点を中心にその構成を説明する。

【００３９】入力データ記憶装置１については、そのデ
ータ内容が異なっている。また、マルチプレクサ１３及
び出力データキャッシュ１２が設けられるとともに、デ
コーダ７及び出力アドレスジェネレーター５には、入力
データ記憶装置１から読み出したデータが供給される。

【００４０】図２（ａ）は、入力データ記憶装置１内の
メモリ内容を、従来例で示した入力データ記憶装置３１
のデータ内容に対応させて示している。即ち、データ内
容は３次元グラフィックのためのオブジェクトを構成す
るポリゴンデータとしている。このオブジェクトは、ポ
リゴン１〜ポリゴン６により構成されており、各ポリゴ
ンは４つの端点データによって特定される。一つの端点
データは、（Ｘ，Ｙ，Ｚ）座標によって表されている。

【００４１】従来の入力データ記憶装置３１において
は、他のデータと重複するデータ（２度目に出現する以
降のデータ）がそのまま格納されるが、本実施例の入力
データ記憶装置１では、他の端点データと重複する端点
データに代えて、既演算結果を利用できることを示すも
のとしての識別データ及び既演算結果を利用するための
ポインタ（既演算結果格納アドレスを示すデータ）を格
納してある。例えば、ポリゴン１を特定する端点データ
につていは重複するものが無いので全ての端点データが
格納されるが、ポリゴン２では、（Ｘ４，Ｙ４，Ｚ４）
及び（Ｘ３，Ｙ３，Ｚ３）については、既にポリゴン１
の端点データとして既に格納されていて重複するデータ
であるので、Ｘ座標データが格納されるべき領域には識
別データを、Ｙ座標が格納されるべき領域にはポインタ
を格納している。Ｚ座標が格納されるべき領域は使用し
ないためドントケア（Ｄｏｎ’ｔ Ｃａｒｅ）となって
いる。他のそれ以降のポリゴンについても同様である。

【００４２】このようなデータ内容とすることができる
のは、演算対象となるデータが予め決まっているからで
ある。そして、かかるデータ内容の作成は、例えば、オ
ブジェクトをモデリングするツール等によって共通の端
点データを検出することにより行うことができる。

【００４３】本実施例では、識別データとして非数（こ
こでは非数のうちｆｆｆｆｆｆｆｆｈを割り当ててい
る）を用いている。非数は、ＩＥＥＥ７５４浮動小数点
単精度フォーマットにおける３２ビット（符号１ビッ
ト，指数部８ビット，フラクション部２３ビット）浮動
少数データで表現できるものの一つであり、指数部が２
５５（指数全ビット１）、フラクション分が０でない数
（フラクション全ビット０でない）で表現できる。非数
は特別なデータタイプで０×∞のような無効演算の結果
などに使用されるものである。なお、識別データとして
は、非数以外の他の数（例えば、最高値等）を用いるこ
とができる。

【００４４】ポインタはアドレスとなるデータであり、
出力データキャッシュ１２の特定の番地を指定するもの
である。

【００４５】図２（ｂ）は、入力データ記憶装置１内の
メモリ内容を具体的な数値（１６進数）によって表して
いる。

【００４６】図２（ｃ）は、出力データキャッシュ１２
のメモリ内容を示している。出力データキャッシュ１２
内には、座標データ（Ｘ，Ｙ，Ｚ）についての演算結果
（Ｘ′，Ｙ′，Ｚ′）が格納される。同一座標データに
ついての重複する演算結果は格納されないため、演算結
果（Ｘ１′，Ｙ１′，Ｚ１′）〜（Ｘ８′，Ｙ８′，Ｚ
８′）のみが格納される。

【００４７】図２（ｄ）は、出力データ記憶装置３のメ
モリ内容を示している。次段処理のために同一データの
演算結果を重複して供給するので、メモリ内容は従来の
出力データ記憶装置３３と同じになっている。

【００４８】入力データ記憶装置１から読み出されたデ
ータは、演算部２とデコーダー７と出力ジェネレーター
５とに供給される。

【００４９】デコーダー７は、読み出されたデータが演
算すべきデータか非数かを判断するものであり、その判
断結果をシーケンスコントローラー８に出力する。

【００５０】出力アドレスジェネレータ５は、演算部２
からの演算結果を出力データキャッシュ１２に書き込む
ときのアドレス、及び非数の後に読み出されるポインタ
に基づいて出力データキャッシュ１２に格納されている
既演算結果を読み出すときのアドレスを生成供給すると
ともに、マルチプレクサ１３からの演算結果を出力デー
タ記憶装置３に書き込むときのアドレスも生成供給す
る。

【００５１】マルチプレクサ１３は、演算部２で演算さ
れた演算結果と、出力データキャッシュ１２に格納され
ている既演算結果のいずれかを出力データ記憶装置３に
供給する。

【００５２】シーケンスコントローラー８は、演算処理
装置の全体制御を行い、デコーダー７の判断によって非
数が検出されたときには、演算部２による演算処理は行
わせずに入力アドレスジェネレータ４によって直ちに次
のアドレスを入力データ記憶装置１に供給させてポイン
タを読み出させる。そして、マルチプレクサ１３を出力
データキャッシュ１２側に切り換えさせ、出力アドレス
ジェネレータ５によって前記ポインタに基づく出力デー
タキャッシュ１２の既演算結果を読み出させて出力デー
タ記憶装置３に格納させるようになっている。

【００５３】図３は、上記の演算処理装置による処理内
容を示したフローチャートである。まず、命令の読み込
み（ステップ１）及びそのデコード（ステップ２）を行
った後、Ｘデータリード（ステップ３）を実行し、この
読み出したＸデータが非数か否かを判断する（ステップ
４）。

【００５４】読み出したＸデータが非数でなければ、続
けてＹデータリード（ステップ５）、及びＺデータリー
ド（ステップ６）を実行し、各データについての演算処
理を行う（ステップ７）。そして、演算結果であるＸ′
データのライト（ステップ８）、Ｙ′データのライト
（ステップ９）、及びＺ′データのライト（ステップ１
０）を実行する。この演算結果のデータライトは、出力
データ記憶装置３及び出力データキャッシュ１２に対し
て行われる。

【００５５】一方、読み出したＸデータが非数であれ
ば、次のアドレスに格納されているポインタデータのリ
ード処理を実行し（ステップ１２）、ポインタをアドレ
スとして出力データキャッシュ１２から既演算結果であ
るＸ′データをリードしながら出力データ記憶装置３に
Ｘ′データをライトし（ステップ１３）、次にポインタ
＋１をアドレスとして同様に既演算結果であるＹ′デー
タをリードしながらこれを出力データ記憶装置３にライ
トし（ステップ１４）、次にポインタ＋２をアドレスと
して同様に既演算結果であるＺ′データをリードしなが
らこれを出力データ記憶装置３にライトする（ステップ
１５）。

【００５６】そして、指定された数のデータ演算処理を
実行したか否かを判断し（ステップ１１）、全ての処理
をしていなければステップ３に進む一方、全ての処理を
実行したのであれば終了する。

【００５７】ここで、本実施例の演算処理装置の全デー
タの演算時間を従来構成（図１３）の場合と対比する。
上記のフローチャートにおいて、Ｘ，Ｙ，Ｚのデータリ
ード処理と演算処理と演算結果であるＸ′，Ｙ′，Ｚ′
のライト処理のループの実行時間を１個のデータのリー
ド・ライトを１サイクル、演算処理を４４サイクル、出
力データキャッシュ１２をリードしながら出力データ記
憶装置３に演算結果をライトする処理を１サイクル、デ
コード時間を０サイクルとすると、オブジェクトの処理
時間を演算処理を行う１端点で（３＋４４＋３）サイク
ルであり、演算を行わない（既演算結果を用いる）１端
点で（２＋３）サイクルであるから、５０×８＋５×１
６＝４８０サイクルとなる。

【００５８】このように、入力データ記憶装置１から読
み出したデータが演算すべきデータであれば演算部２に
より演算してこの演算結果を出力データ記憶装置３に格
納し、非数であれば既に演算されて出力データキャッシ
ュ１２に格納されている既演算結果を読み出して出力デ
ータ記憶装置３の所定のアドレス（重複するデータにつ
いて演算したならばその演算結果が格納されるべきアド
レス）に格納するので、次段処理回路に演算結果を重複
して供給することを実現しつつ、重複するデータについ
ては演算対象外として演算対象となるデータ数を減らし
て演算処理時間の短縮化を図ることができる。また、出
力データキャッシュ１２から出力データ記憶装置３に演
算結果を書き込むので、後述の実施例２の構成よりも処
理の高速化が図れる。

【００５９】また、以上のように、入力データ記憶装置
１内に演算の対象となるデータとは別に属性データを割
当てるのではなく、演算の対象となるデータフォーマッ
トと同様のフォーマットで、特別処理を行うデータとし
てもたせてあるため、余分なハードウェアの追加なし
に、同じ入力データを演算することを避け、演算ステッ
プ数が節約できる。また、入力データ記憶装置１内に演
算の対象となるデータとは別にアドレスとなるデータを
割り当てるのではなく、演算の対象となるデータフォー
マットと同様のフォーマットで、既演算結果格納アドレ
スとしてもたせてあるため、余分なハードウェアの追加
は不要となる。そして、演算処理の命令をデコードし実
行するのとは別に、演算対象である入力データ自体をデ
コーダ７にてデコードして通常の演算フローで実行する
か、それとも以前に演算した結果を用いるかを決定する
ので、ソフトウェアで例えばデータフラグを調べて、条
件分岐で演算フローを制御する必要がなく、演算の実行
時間を短縮できる。

【００６０】（実施例２）以下、本発明の他の実施例を
図４及び図５に基づいて説明する。

【００６１】図４は、本実施例の演算処理装置の概略構
成を示すブロック図である。なお、プログラム記憶装置
は省略してある。図１で示した実施例１の演算処理装置
との相違点を中心にその構成を説明する。

【００６２】本実施例の演算処理装置は、実施例１の出
力データキャッシュ１２に代えてデータレジスタ１５を
備えており、このデータレジスタを用いて既演算結果が
出力データ記憶装置３に書き込まれるようにシーケンス
コントローラー８による制御が行われる。

【００６３】データレジスタ１５は、出力データ記憶装
置３から読み出された既演算結果を一時的に保持するも
のである。出力データ記憶装置３からの既演算結果の読
み出しは、入力データ記憶装置１から読み出されたデー
タがデコーダー７によって非数であると判断されたとき
実行される。また、この読み出しのために出力データ記
憶装置３に与えるアドレスは、非数の後に読み出される
ポインタを用いて出力アドレスジェネレータ５によって
生成供給される。

【００６４】また、入力データ記憶装置１から読み出さ
れたデータがデコーダー７によって非数であると判断さ
れたときには、マルチプレクサ１３はデータレジスタ側
に切り換えられる。そして、データレジスタ１５に保持
されている既演算結果がマルチプレクサ１３を経て出力
データ記憶装置３に書き込まれる。この書込のために出
力データ記憶装置３に与えるアドレス（重複するデータ
について演算したならばその演算結果が格納されるべき
アドレス）は、出力アドレスジェネレータ５によって生
成供給される。

【００６５】図５は、演算処理装置の処理内容を示した
フローチャートである。ステップ１〜１１は、実施例１
と共通なので省略する。ステップ４で入力データ記憶装
置１から読み出されたデータが非数であると判断された
ときには、ポインタデータをリードする（ステップ２
１）。そして、このポインタデータを用いてアドレスを
発生し、出力データ記憶装置３から既演算結果（Ｘ′デ
ータ）をリードし、データレジスタ１５にストアする
（ステップ２２）。次に、データレジスタ１５にストア
されているＸ′データを出力データ記憶装置３にライト
する。同様の処理をＹ′データ及びＺ′データについて
も行う（ステップ２３〜２７）。

【００６６】ここで、本実施例の演算処理装置の全デー
タの演算時間を実施例１における演算時間と対比する。
上記のフローチャートにおいて、Ｘ，Ｙ，Ｚのデータリ
ード処理と演算処理と演算結果であるＸ′，Ｙ′，Ｚ′
のライト処理のループの実行時間を１個のデータのリー
ド・ライトを１サイクル、演算処理を４４サイクル、出
力データキャッシュ１２をリードしながら出力データ記
憶装置３に演算結果をライトする処理を１サイクル、デ
コード時間を０サイクルとすると、オブジェクトの処理
時間を演算処理を行う１端点で（３＋４４＋３）サイク
ルであり、演算を行わない（既演算結果を用いる）１端
点で（２＋２×３）サイクルであるから、５０×８＋８
×１６＝５２８サイクルとなる。

【００６７】このように、入力データ記憶装置１から読
み出したデータが演算すべきデータであれば演算部２に
より演算してこの演算結果を出力データ記憶装置３に格
納し、非数であれば既に計算されて出力データ記憶装置
３に格納されている既演算結果を読み出して再び出力デ
ータ記憶装置３の所定のアドレス（重複するデータにつ
いて演算したならばその演算結果が格納されるべきアド
レス）に格納するので、次段処理回路に演算結果を重複
して供給することを実現しつつ、重複するデータについ
ては演算対象外として演算対象となるデータ数を減らし
て演算処理時間の短縮化を図ることができる。また、実
施例１に出力データキャッシュ１２等を必要としないの
でハードウェアの増大が回避される。

【００６８】（実施例３）以下、本発明の他の実施例を
図６乃至図８に基づいて説明する。

【００６９】図６は、本実施例の演算処理装置の概略構
成を示すブロック図である。図１で示した実施例１の演
算処理装置との相違点を中心にその構成を説明する。本
実施例の演算処理装置は、実施例１の出力データキャッ
シュ１２や実施例２のデータレジスタ１５は備えていな
い。また、マルチプレクサ１３は、演算部２によって演
算された演算結果と、入力データ記憶装置１に格納され
ている非数およびポインタとのいずれかを出力データ記
憶装置３に供給するようになっている。

【００７０】図７（ａ）（ｂ）は、入力データ記憶装置
１内のメモリ内容を示しているが、この内容は実施例１
及び２と同じである。異なっているのは、同図（ｃ）に
示している出力データ記憶装置３のメモリ内容である。
即ち、本実施例の構成によれば、入力データ記憶装置１
から読み出されたデータが非数及びポインタであるとき
には、これをそのまま出力データ記憶装置３に書き込む
ようにしている。

【００７１】図８は、演算処理装置の処理内容を示した
フローチャートである。ステップ１〜１１は、実施例１
と共通なので省略する。ステップ４で入力データ記憶装
置１から読み出されたデータが非数であると判断された
ときには、この非数を出力データ記憶装置３に書き込む
（ステップ３１）。次に、入力データ記憶装置１からポ
インタデータをリードし（ステップ３２）、このポイン
トデータを出力データ記憶装置３に書き込む（ステップ
３３）。更に、ポインタデータの次のデータをリードし
（ステップ３４）、このポイントデータを出力データ記
憶装置３に書き込む（ステップ３５）。

【００７２】ここで、本実施例の演算処理装置の全デー
タの演算時間を実施例１，２による演算時間と対比す
る。上記のフローチャートにおいて、Ｘ，Ｙ，Ｚのデー
タリード処理と演算処理と演算結果であるＸ′，Ｙ′，
Ｚ′のライト処理のループの実行時間を１個のデータの
リード・ライトを１サイクル、演算処理を４４サイク
ル、出力データキャッシュ１２をリードしながら出力デ
ータ記憶装置３に演算結果をライトする処理を１サイク
ル、デコード時間を０サイクルとすると、オブジェクト
の処理時間を演算処理を行う１端点で（３＋４４＋３）
サイクルであり、演算を行わない（既演算結果を用い
る）１端点で（３）サイクルであるから、５０×８＋３
×１６＝４４８サイクルとなる。

【００７３】上記の構成によれば、入力データ記憶装置
１から読み出したデータが演算すべきデータであれば演
算部２により演算してこの演算結果を出力データ記憶装
置３に格納し、非数であればこの非数及びポインタをそ
のまま前記出力データ記憶装置３に格納するので、次段
処理回路（３次元グラフィック装置に用いる演算処理装
置であれば描画処理プロセッサ）１０に演算結果を重複
して供給することを実現しつつ、重複するデータについ
ては演算対象外として演算対象となるデータ数を減らし
て演算処理時間の短縮化を図ることができる。

【００７４】なお、本実施例の構成では、次段処理回路
１０において、出力データ記憶装置３から非数を読み出
したときにポインタをアドレスとして再び出力データ記
憶装置３から演算結果を読み出す処理等が必要になるの
で、次段処理回路１０には非数を判断するためのデコー
ダーやアドレスジェネレータ等が備えられる。一方、実
施例１の出力データキャッシュ１２や実施例２のデータ
レジスタ１５は備えないので、これらに比べて演算処理
装置自体のハードウェアの規模は小さくなっている。

【００７５】また、本実施例では、前記フローチャート
のステップ３４，３５においてポインタデータの次のデ
ータも読み出して出力データ記憶装置３に書き込む処理
を行っているが、演算処理装置と次段処理回路１０とで
フォーマットを合わせれば、上記次のデータについての
処理を省くことが可能であり、このようにすれば、一層
の演算時間の短縮が図れるとともに、上記次のデータに
ついてのメモリ領域が不要となり、入力データ記憶装置
１及び出力データ記憶装置３のメモリ容量を小さくする
ことができる。

【００７６】また、本実施例では、実施例１と同様に入
力データ記憶装置１に非数やポインタを用いたが、上記
のごとくフォーマットを合わせる場合には、例えば、記
憶装置１，３を３３ビット構成としてその一つのビット
をフラグ（フラグセットの場合には演算対象ではなくア
ドレスデータであることを示す）として用いたり、一つ
のアドレスをフラグとして用い、その後にアドレスデー
タを格納するようにしてもよいものである。

【００７７】また、以上の実施例１〜３では、既演算結
果を利用できることを示す指令及び／又は既演算結果を
利用するための既演算結果格納アドレスを示すデータを
入力データ記憶装置１に格納することとしたが、これら
データがシーケンスコントローラ８から他のデータベー
スによって供給されるように構成してもよいものであ
る。

【００７８】例えば、入力データ記憶装置１には既演算
結果を利用できることを示すものとして識別データを格
納し、既演算結果を利用するための既演算結果格納アド
レスはシーケンスコントローラ８が出力する構成、入力
データ記憶装置１には既演算結果を利用するための既演
算結果格納アドレスを格納し、既演算結果を利用できる
ことを示すものとしての識別データはシーケンスコント
ローラ８が出力する構成、或いは、識別データ及び既演
算結果アドレスの両方をシーケンスコントローラ８が出
力する構成としてもよいものである。

【００７９】（実施例４）以下、本発明の他の実施例を
図９乃至図１２に基づいて説明する。

【００８０】図９は、本実施例の演算処理装置の概略構
成を示すブロック図である。入力データ記憶装置１及び
出力データ記憶装置３については、そのデータ内容が上
記の実施例１，２，３と異なっている。即ち、入力デー
タ記憶装置１には、演算すべきデータが重複しないよう
に集約されて格納されているとともに、出力データ記憶
装置３には、演算結果が重複しないように集約されて格
納される。

【００８１】また、マルチプレクサ１３、出力データキ
ャッシュ１２、データレジスタ１５等は備えられていな
い。その一方、次段処理回路１０が出力データ記憶装置
３から演算結果を読み出すときに前記集約された状態か
ら次段処理回路１０に同一データの演算結果を重複して
供給するためのデータ読出順序を格納したデータ構造記
憶装置１６を備えるとともに、次段処理回路１０には、
出力データ記憶装置３をリードするポート、及びデータ
構造記憶装置１０をリードするポート等が設けられてい
る。

【００８２】図１０（ａ）は入力データ記憶装置１内の
メモリ内容を、同図（ｂ）はその具体的数値（１６進
数）を、実施例１で示した入力データ記憶装置のデータ
内容に対応させてそれぞれ示している。一つのオブジェ
クトは、６つのポリゴンによって構成されるが、各ポリ
ゴンについてそれぞれ４つの端点データを重複して持つ
ものではなく、各ポリゴンの端点データを集約して格納
している。かかるデータ内容の作成は、実施例１と同
様、例えば、オブジェクトをモデリングするツール等に
よって共通の端点データを検出することにより行うこと
ができる。

【００８３】図１０（ｃ）は、出力データ記憶装置３内
のメモリ内容を示している。この出力データ記憶装置３
も、入力データ記憶装置１と同様、各ポリゴンについて
それぞれ４つの端点データの演算結果を重複して持つも
のではなく、各ポリゴンの端点データの演算結果を集約
して格納している。

【００８４】図１０（ｄ）は、データ構造記憶装置１６
のメモリ内容を示している。このデータ構造記憶装置１
６には、各ポリゴンについてこれがどの端点によって構
成されているのかを示すデータ構造が格納されている。
このデータ構造の作成も、前記ツール等を用いることで
行うことができる。

【００８５】図１１は、演算処理装置の処理内容を示し
たフローチャートである。処理内容（ステップ４１〜ス
テップ５０）自体は従来の演算処理装置と同じなのでそ
の説明は省略する。ただし、８つの端点データについて
演算を行えばよいので、Ｘ，Ｙ，Ｚのデータリード処理
と演算処理と演算結果を表すＸ′，Ｙ′，Ｚ′のライト
処理のループの実行時間を、１個のデータのリード・ラ
イトを１サイクル、演算処理を４４サイクル、デコード
時間を０サイクルと仮定すると、オブジェクトの処理時
間は演算処理を行う１端点で（３＋４４＋３）サイクル
であるため、５０×８＝４００サイクルで計算が完了す
る。

【００８６】図１２は、次段処理回路１０の処理内容を
示したフローチャートである。データ構造記憶装置１６
からデータを読み出し（ステップ５１）、このデータを
用いて出力データ記憶装置３から読み出すべき演算結果
が格納されているアドレスを生成し（ステップ５２）、
この生成したアドレスを用いて第１端点の演算結果を出
力データ記憶装置３から読み出す（ステップ５３）。以
下、同様の処理を実行することにより、第２，第３，第
４端点の演算結果を読み出す（ステップ５４〜ステップ
６２）。次に、これら４つの端点の演算結果からポリゴ
ンを作成し（ステップ６３）、次段処理（描画処理）を
実行する（ステップ６４）。そして、指定された数のデ
ータ演算処理を実行したか否かを判断し（ステップ６
５）、指定された処理が未了であればステップ５１に進
む一方、全ての処理を実行したのであれば終了する。

【００８７】上記構成によれば、前記の入力データ記憶
装置１には、演算すべきデータが重複しないように集約
されて格納され、また、出力データ記憶装置３について
も演算結果だけを重複しないで記憶すればよいから、両
記憶装置１，３の容量を小さくできるとともにＩ／Ｏの
データ量も少ない為スループットも向上する。そして、
次段処理のために出力データ記憶装置３から演算結果を
読み出すときには、データ構造記憶装置１６によるデー
タ読出順序によって前記集約された状態から次段処理回
路１０に演算結果を重複して供給することができる。

【００８８】また、実施例１乃至３の構成で必要となる
非数か否かの判断、及びこの判断に基づき既演算結果を
出力データ記憶装置３に格納する処理等が不要になる。

【００８９】

【発明の効果】以上のように、本発明によれば、次段処
理回路に演算結果を重複して供給することを実現しつ
つ、重複するデータについては演算対象外として演算対
象となるデータ数を減らして演算処理時間の短縮化が図
れるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の演算処理装置を示すブロック図であ
る。

【図２】図１の演算処理装置における入力データ記憶装
置と出力データキャッシュと出力データ記憶装置のメモ
リ内容を示すメモリマップ図である。

【図３】図１の演算処理装置における処理内容を示すフ
ローチャートである。

【図４】本発明の他の実施例の演算処理装置を示すブロ
ック図である。

【図５】図４の演算処理装置における処理内容を示すフ
ローチャートである。

【図６】本発明の他の実施例の演算処理装置を示すブロ
ック図である。

【図７】図６の演算処理装置における入力データ記憶装
置と出力データ記憶装置のメモリ内容を示すメモリマッ
プ図である。

【図８】図６の演算処理装置における処理内容を示すフ
ローチャートである。

【図９】本発明の他の実施例の演算処理装置を示すブロ
ック図である。

【図１０】図９の演算処理装置における入力データ記憶
装置と出力データ記憶装置とデータ構造記憶装置のメモ
リ内容を示すメモリマップ図である。

【図１１】図９の演算処理装置における処理内容を示す
フローチャートである。

【図１２】図９の演算処理装置における次段処理回路の
処理内容を示すフローチャートである。

【図１３】従来の演算処理装置を示すブロック図であ
る。

【図１４】正６面体のオブジェクトモデルを示す図であ
る。

【図１５】上記オブジェクトのデータを示すメモリマッ
プ図である。

【図１６】従来の演算処理装置における処理内容を示す
フローチャートである。

【符号の説明】

１ 入力データ記憶装置 ２ 演算部 ３ 出力データ記憶装置 ４ 入力アドレスジェネレータ ５ 出力アドレスジェネレータ ６ プログラム記憶装置 ７ デコーダ ８ シーケンスコントローラ １０ 次段プロセッサ １２ 出力データキャッシュ １３ マルチプレクサ １５ データレジスタ １６ データ構造記憶装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ０６Ｔ 11/00 9365−5Ｌ Ｇ０６Ｆ 15/72 Ａ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 演算対象となる予め決められたデータが
   格納される入力データ記憶装置と、上記データについて
   演算を行う演算部と、演算結果が格納される出力データ
   記憶装置とを備え、次段処理回路に同一データの演算結
   果を重複して供給する演算処理装置において、 前記入力データ記憶装置から読み出されたデータが既演
   算結果を利用できないデータであれば当該読み出された
   データについて前記演算部にて演算した演算結果を出力
   データ記憶装置及びキャッシュメモリに格納する一方、
   前記入力データ記憶装置から読み出されたデータが既演
   算結果を利用できるデータであれば前記キャッシュメモ
   リに格納されている既演算結果を出力データ記憶装置に
   格納する切換制御手段を備えていることを特徴とする演
   算処理装置。
2. 【請求項２】 演算対象となるデータが格納される入力
   データ記憶装置と、上記データについて演算を行う演算
   部と、演算結果が格納される出力データ記憶装置とを備
   え、次段処理回路に同一データの演算結果を重複して供
   給する演算処理装置において、 前記入力データ記憶装置から読み出されたデータが既演
   算結果を利用できないデータであれば当該読み出された
   データについて前記演算部にて演算した演算結果を出力
   データ記憶装置に格納する一方、前記入力データ記憶装
   置から読み出されたデータが既演算結果を利用できるデ
   ータであれば前記出力データ記憶装置から読み出してデ
   ータレジスタに一時的に保持している既演算結果を出力
   データ記憶装置に格納する切換制御手段を備えているこ
   とを特徴とする演算処理装置。
3. 【請求項３】 演算対象となるデータが格納される入力
   データ記憶装置と、上記データについて演算を行う演算
   部と、演算結果が格納される出力データ記憶装置とを備
   え、次段処理回路に同一データの演算結果を重複して供
   給する演算処理装置において、 前記入力データ記憶装置から読み出されたデータが既演
   算結果を利用できないデータであれば当該読み出された
   データについて前記演算部にて演算した演算結果を出力
   データ記憶装置に格納する一方、前記入力データ記憶装
   置から読み出されたデータが既演算結果を利用できるデ
   ータであればその利用すべきデータを示す識別データを
   出力データ記憶装置に格納する切換制御手段を備えてい
   ることを特徴とする演算処理装置。
4. 【請求項４】 演算対象となるデータが格納される入力
   データ記憶装置と、上記データについて演算を行う演算
   部と、演算結果が格納される出力データ記憶装置とを備
   え、次段処理回路に同一データの演算結果を重複して供
   給する演算処理装置において、 前記入力データ記憶装置には、演算すべきデータが重複
   しないように集約されて格納されているとともに、 出力データ記憶装置から演算結果を読み出すときに前記
   集約された状態から次段処理回路に同一データの演算結
   果を重複して供給するためのデータ読出順序を格納した
   データ構造記憶装置を備えていることを特徴とする演算
   処理装置。
5. 【請求項５】 入力データ記憶装置には、演算対象とし
   て既に存在しているデータと重複するデータに代え、既
   演算結果を利用できることを示すものとして識別データ
   及び／又は既演算結果を利用するための既演算結果格納
   アドレスを示すデータが格納されているとともに、これ
   らデータを解読するデコーダが備えられていることを特
   徴とする請求項１乃至３のいずれかに記載の演算処理装
   置。
6. 【請求項６】 既演算結果を利用できることを示す指令
   及び／又は既演算結果を利用するための既演算結果格納
   アドレスを示すデータがコントロール手段から供給され
   るように構成されていることを特徴とする請求項１乃至
   ３のいずれかに記載の演算処理装置。
7. 【請求項７】 切換制御手段の切換部として出力データ
   記憶装置の手前にマルチプレクサを備えていることを特
   徴とする請求項１乃至３のいずれかに記載の演算処理装
   置。