JP3088956B2 - 演算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、命令を用いて、命
令に入っている情報により連続して演算を行う演算装置
に関して、演算結果がつぎの演算に必要になる場合に、
効率的に演算をする演算装置に関するものである。

【０００２】

【従来の技術】従来の技術として、演算を行う演算装置
であって、演算処理およびその演算結果の転送と、つぎ
の演算処理に必要な情報の読み出し動作とを同時に実行
することにより、１マシンサイクルの時間を短縮して、
命令の実行処理の高速化を図る方法はあった。例えば、
特開昭６３−１７０７３６号公報参照。上記公報に開示
されているマイクロプロセッサでは、演算器の前にレジ
スタがあり、そのレジスタが汎用レジスタ等からのデー
タを受け取って演算器に渡すように構成されている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来の技術では、例えば３次元グラフィックスなどの演算
でよく用いられる行列の演算においては、積和の演算が
連続して起こり、さらに演算結果をつぎの演算に使用す
る場合が多いので、従来の方法であると、演算結果を一
度レジスタに格納してから、演算結果をレジスタから呼
び出すといったマシンサイクルの無駄を生じるという問
題があった。

【０００４】したがって、本発明は上記問題点に鑑み、
演算結果をつぎの演算に使用する場合に生じるマシンサ
イクルの無駄を減少させ、演算全体のマシンサイクルを
少なくすることを目的とする。

【０００５】

【課題を解決するための手段】本発明では、従来例にお
けるレジスタを省き、汎用レジスタ等を直接演算器にセ
レクタを介して接続することで、多くのデータを連続的
に演算する場合に、汎用レジスタ等から演算器の手前の
レジスタにデータを取り込むサイクルと演算器の結果を
演算器の手前のレジスタに取り込むサイクルを要せずに
演算を実行することを可能としている。つまり、従来と
は異なり、複数の汎用レジスタ等のデータと演算器の結
果を同等に扱って、セレクタで選択し、直接演算器の入
力とする。また、演算器が複数段のパイプライン構成と
なり、入力信号が変化しても、演算結果に影響するの
は、複数段のパイプラインを経た後とすることにより、
演算結果が演算器の入力に利用されても問題がない。

【０００６】本発明の請求項１記載の演算装置では、複
数個のレジスタの出力と演算器の出力を出力選択器の入
力とし、出力選択信号に応じて複数個のレジスタの出力
と演算器の出力を出力選択器から選択出力して演算器へ
入力するようにしている。この構成により、演算結果を
直接つぎの演算に使用することが可能となり、演算結果
をつぎの演算に使用する場合に生じるマシンサイクルの
無駄を減少させ、演算全体のマシンサイクルを少なくす
ることができる。

【０００７】また、本発明の請求項２記載の演算装置で
は、一群の命令を格納して一群の命令を１命令ずつ順次
デコーダへ入力する命令記憶装置を設けている。この構
成により、まとまった演算が終了するまで自動的に動作
をさせることができる。また、本発明の請求項３記載の
演算装置では、演算器を複数個設けている。この構成に
より、演算を並列に行うことができて高速演算が可能
で、しかも演算結果も複数個同時に得ることでき、少な
いマシンサイクルでより多くの演算を行うことができ
る。

【０００８】また、本発明の請求項４記載の演算装置で
は、一群の命令を格納して一群の命令を１命令ずつ順次
デコーダへ入力する命令記憶装置を設けるとともに、演
算器を複数個設けている。この構成により、まとまった
演算が終了するまで自動的に動作をさせることができる
とともに、演算を並列に行うことができて高速演算が可
能で、しかも演算結果も複数個同時に得ることでき、少
ないマシンサイクルでより多くの演算を行うことができ
る。

【０００９】また、本発明の請求項５記載の演算装置で
は、それぞれ複数個のアドレス領域を有する複数個の記
憶装置の出力と演算器の出力を出力選択器の入力とし、
出力選択信号に応じて複数個の記憶装置の出力と演算器
の出力を出力選択器から選択出力して演算器へ入力する
ようにしている。この構成により、演算結果を直接つぎ
の演算に使用することが可能となり、演算結果をつぎの
演算に使用する場合に生じるマシンサイクルの無駄を減
少させ、演算全体のマシンサイクルを少なくすることが
できる。

【００１０】また、本発明の請求項６記載の演算装置で
は、一群の命令を格納して一群の命令を１命令ずつ順次
デコーダへ入力する命令記憶装置を設けている。この構
成により、まとまった演算が終了するまで自動的に動作
をさせることができる。また、本発明の請求項７記載の
演算装置では、演算器を複数個設けている。この構成に
より、演算を並列に行うことができて高速演算が可能
で、しかも演算結果も複数個同時に得ることでき、少な
いマシンサイクルでより多くの演算を行うことができ
る。

【００１１】また、本発明の請求項８記載の演算装置で
は、一群の命令を格納して一群の命令を１命令ずつ順次
デコーダへ入力する命令記憶装置を設けるとともに、演
算器を複数個設けている。この構成により、まとまった
演算が終了するまで自動的に動作をさせることができる
とともに、演算を並列に行うことができて高速演算が可
能で、しかも演算結果も複数個同時に得ることでき、少
ないマシンサイクルでより多くの演算を行うことができ
る。

【００１２】

【発明の実施の形態】請求項１記載の演算装置は、命令
を解読して制御信号と出力選択信号と格納選択信号を出
力するデコーダと、主記憶手段と、複数個のレジスタ
と、制御信号を入力として演算処理を行う演算器と、複
数個のレジスタの出力と演算器の出力を入力とし、出力
選択信号に応じて複数個のレジスタの出力と演算器の出
力を選択出力して演算器へ入力する出力選択器と、演算
器の出力と主記憶手段のデータを入力とし、格納選択信
号に応じて演算器の出力と主記憶手段のデータを選択出
力して複数個のレジスタに選択的に書き込む格納選択器
とを備え、演算器による演算処理と出力選択器の動作と
格納選択器の動作とを、命令に従って同時に実行するよ
うにしている。

【００１３】この構成によると、主記憶手段より格納選
択器を通して複数個のレジスタに対してデータが書き込
まれ、命令がデコーダにより解読され、デコーダから出
力された出力選択信号に従って、演算器に対して複数個
のレジスタの出力および演算結果が出力選択器により選
択入力され、演算器による演算処理が行われ、演算結果
を格納選択信号に従って格納選択器が選択出力して複数
個のレジスタに格納することになる。そして、演算器に
よる演算処理と、出力選択器の動作と、格納選択器の動
作とが、命令に従って同時に実行される。この際、演算
器による演算には、上述のように、複数個のレジスタを
利用する他に、演算結果も利用できるという作用を有す
る。

【００１４】請求項２記載の演算装置は、請求項１記載
の演算装置において、一群の命令を格納して一群の命令
を１命令ずつ順次デコーダへ入力する命令記憶装置を設
けている。つまり、この演算装置は、請求項１記載の命
令を格納しておける命令記憶装置を持つことにより、ま
とまった演算が終了するまで自動的に動作をさせるとい
った場合に利用できる。

【００１５】この構成によると、請求項１記載の命令を
格納しておける命令記憶装置を持つことにより、まとま
った演算が終了するまで自動的に動作をさせることが可
能になり、請求項１の作用に加えて、演算装置に対する
外部からの信号が少なくても、予め格納された命令を自
動的に実行するので、請求項１と同様の作用を有する。

【００１６】請求項３記載の演算装置は、請求項１記載
の演算装置において、演算器を複数個設けている。つま
り、この演算装置は、請求項１記載の演算器を複数個持
つことにより、演算が並列に行われることと、演算結果
も複数個同時に必要な場合に利用できる。この構成によ
ると、請求項１記載の演算器を複数個持つことにより、
演算が並列に行われることで演算の高速化が図れ、演算
結果も複数個同時に利用できるため、請求項１の作用に
加えて、さらに少ないマシンサイクルに対してより多く
の動作を入れることができるという作用を有する。

【００１７】請求項４記載の演算装置は、請求項１記載
の演算装置において、一群の命令を格納して一群の命令
を１命令ずつ順次デコーダへ入力する命令記憶装置を設
けるとともに、演算器を複数個設けている。つまり、こ
の演算装置は、請求項１記載の命令を格納しておける命
令記憶装置を持ち、かつ請求項１記載の演算器を複数個
持つことによって、まとまった演算に対して終了するま
で自動的に動作をさせるといった場合に、演算を並列に
行って演算結果も複数個同時に利用できる。

【００１８】この構成によると、請求項１記載の命令を
格納しておける命令記憶装置を持ち、請求項１記載の演
算器を複数個持つことによって、まとまった演算に対し
て終了するまで自動的に動作をさせるといった場合に、
演算を並列に行って演算結果も複数個同時に利用できる
ため、まとまった演算が終了するまで自動的に動作をさ
せることが可能になり、請求項１の作用に加えて、演算
装置に対する外部からの信号が少なくても、予め格納さ
れた命令を自動的に実行でき、さらに少ないマシンサイ
クルに対してより多くの動作を入れることができるとい
う作用を有する。

【００１９】請求項５記載の演算装置は、命令を解読し
て制御信号と出力選択信号と格納選択信号と入力アドレ
ス信号と格納アドレス信号を出力するデコーダと、主記
憶手段と、各々複数個のアドレス領域を有し、入力アド
レス信号と格納アドレス信号を入力とし、入力アドレス
信号に対応したアドレス領域からデータを出力するとと
もに格納アドレス信号に対応したアドレス領域にデータ
を格納する複数個の記憶装置と、制御信号を入力として
演算処理を行う演算器と、複数個の記憶装置の出力と演
算器の出力を入力とし、出力選択信号に応じて複数個の
記憶装置の出力と演算器の出力を選択出力して演算器へ
入力する出力選択器と、演算器の出力と主記憶手段のデ
ータを入力とし、格納選択信号に応じて演算器の出力と
主記憶手段のデータを選択出力して選択出力して複数個
の記憶装置に選択的に格納する格納選択器とを備え、演
算器による演算処理と出力選択器の動作と格納選択器の
動作とを、命令に従って同時に実行するようにしてい
る。

【００２０】この構成によると、主記憶手段より格納選
択器を通して記憶装置に対してデータが書き込まれ、命
令がデコーダにより解読され、デコーダから出力された
出力選択信号に従って、演算器に対して複数個のレジス
タの出力および演算結果が出力選択器により選択入力さ
れ、演算器による演算処理が行われ、演算結果を格納選
択信号に従って格納選択器が選択出力して、デコーダよ
り出力されたアドレス信号に従って複数個の記憶装置に
格納する。そして、演算器による演算処理と、出力選択
器の動作と、格納選択器の動作とが、命令に従って同時
に実行されることになる。さらに、複数個のデータを格
納可能な記憶装置を用いることにより、まとまった演算
に対して追加データを入れるサイクルが無くても予め必
要なデータを全て記憶装置に入れておくことで、命令を
デコードしたアドレス信号を用いて複数個のデータの
内、必要なデータを特定して出力させることで、出力選
択信号や格納選択信号の回路量が増加すること無しに、
請求項１の作用に加えて連続動作が可能になるといった
作用を有する。

【００２１】請求項６記載の演算装置は、請求項５記載
の演算装置において、一群の命令を格納して一群の命令
を１命令ずつ順次デコーダへ入力する命令記憶装置を設
けている。つまり、この演算装置は、請求項５記載の命
令を格納しておける命令記憶装置を持つことにより、ま
とまった演算が終了するまで自動的に動作をさせるとい
った場合に利用できる。

【００２２】この構成によると、請求項５記載の命令を
格納しておける命令記憶装置を持つことにより、まとま
った演算が終了するまで自動的に動作をさせることが可
能になり、請求項５の作用に加えて、演算装置に対する
外部からの信号が少なくても、予め格納された命令を自
動的に実行するので、請求項５と同様の作用を有する。

【００２３】請求項７記載の演算装置は、請求項５記載
の演算装置において、演算器を複数個設けている。つま
り、この演算装置は、請求項５記載の演算器を複数個持
つことにより、演算が並列に行われることと、演算結果
も複数個同時に必要な場合に利用できる。この構成によ
ると、請求項５記載の演算器を複数個持つことにより、
演算が並列に行われることで演算の高速化が図れ、演算
結果も複数個同時に利用できるため、請求項５の作用に
加えて、さらに少ないマシンサイクルに対してより多く
の動作を入れることができるという作用を有する。

【００２４】請求項８記載の演算装置は、請求項５記載
の演算装置において、一群の命令を格納して一群の命令
を１命令ずつ順次デコーダへ入力する命令記憶装置を設
けるとともに、演算器を複数個設けている。つまり、こ
の演算装置は、請求項５記載の命令を格納しておける命
令記憶装置を持ち、かつ請求項５記載の演算器を複数個
持つことによって、まとまった演算に対して終了するま
で自動的に動作をさせるといった場合に、演算を並列に
行って演算結果も複数個同時に利用できる。

【００２５】この構成によると、請求項５記載の命令を
格納しておける命令記憶装置を持ち、請求項５記載の演
算器を複数個持つことによって、まとまった演算に対し
て終了するまで自動的に動作をさせるといった場合に、
演算を並列に行って演算結果も複数個同時に利用できる
ため、まとまった演算が終了するまで自動的に動作をさ
せることが可能になり、請求項５の作用に加えて、演算
装置に対する外部からの信号が少なくても、予め格納さ
れた命令を自動的に実行でき、さらに少ないマシンサイ
クルに対してより多くの動作を入れることができるとい
う作用を有する。

【００２６】以下、本発明の実施の形態について、図１
から図２を用いて説明する。 （第１の実施の形態）図１は請求項１〜４記載の発明に
対応する第１の実施の形態における演算装置の構成を示
すブロック図である。同図において、１は命令、２は命
令１を解読するデコーダ、３はデコーダ２から出力され
る格納選択信号、４はデコーダ２から出力される出力選
択信号、５はデコーダ２から出力される制御信号であ
る。６は演算結果、７は格納選択器、１３，１４，１
５，１６，１７はレジスタである。８は格納選択器７か
らレジスタ１３へのデータ、９は格納選択器７からレジ
スタ１４へのデータ、１０は格納選択器からレジスタ１
５へのデータ、１１は格納選択器７からレジスタ１６へ
のデータ、１２は格納選択器７からレジスタ１７へのデ
ータである。１８はレジスタ１３の出力、１９はレジス
タ１４の出力、２０はレジスタ１５の出力、２１はレジ
スタ１６の出力、２２はレジスタ１７の出力、２３は出
力選択器、２６は制御信号５に従って演算を行う演算
器、２４，２５は出力選択器２３から演算器２６への出
力データ、２７は主記憶手段、２８は主記憶手段２７か
らのデータであり、演算器２６は演算結果６を出力す
る。

【００２７】以下、図１の演算装置における動作につい
て説明する。命令１に制御信号５用のデータと、出力選
択信号４用のデータと、格納選択信号３用のデータが合
わせて入っている。それらのデータにより、演算の制御
と、レジスタの出力における選択と、演算結果をどのレ
ジスタに格納するかの選択が情報として入っている。予
め主記憶手段２７からデータ２８が出力されており、必
要なデータをレジスタ１３〜１７に対して格納してお
く。

【００２８】まず、命令１が与えられたデコーダ２は、
前述した情報に従って、格納選択信号３、出力選択信号
４を出力する。また、デコーダ２は前述した情報に従っ
て演算器２６の演算サイクルに応じた制御信号５を出力
する。出力選択信号４に従って出力選択器２３がレジス
タ１３，１４，１５，１６，１７からどのデータを用い
るかを決定し、決定されたレジスタのデータが出力選択
器２３の出力データ２４，２５として出力される。出力
されたデータ２４，２５は演算器２６に出力され、演算
器２６は制御信号５に従って動作が決められて、入力さ
れたデータを演算する。演算サイクル終了後、演算結果
６を格納選択器７に出力する。格納選択器７は格納選択
信号３に従って演算結果６をレジスタ８，９，１０，１
１，１２のいずれかに格納する。演算結果６は同時に出
力選択器２３にも出力されており、演算器２６に必要な
データが命令１の出力選択信号４によって、レジスタで
はなく演算結果６が選ばれた場合には、演算結果６が出
力データ２４，２５のどちらかとして演算器２６に入力
され、直接つぎの演算に利用される。なお、上記の演算
サイクルとは、同期回路において、数サイクルかかるよ
うな演算があったときに、演算器に入力してから結果が
出力されるまでのサイクルのことをいう。

【００２９】この実施の形態によると、複数個のレジス
タ１３〜１７の出力と演算器２６の出力を出力選択器２
３の入力とし、出力選択信号４に応じて複数個のレジス
タ１３〜１７の出力と演算器２６の出力を出力選択器２
３から選択出力して演算器２６へ入力するようにしてい
るので、演算結果６を直接つぎの演算に使用することが
可能となり、演算結果６をつぎの演算に使用する場合に
生じるマシンサイクルの無駄を減少させ、演算全体のマ
シンサイクルを少なくすることができる。

【００３０】なお、図１の演算装置において、一群の命
令を格納して一群の命令を１命令ずつ順次デコーダへ入
力する命令記憶装置を追加してもよい。この構成による
と、まとまった演算が終了するまで自動的に動作をさせ
ることができる。また、図１の演算装置において、演算
器２６を複数個設けてもよい。この構成によると、演算
を並列に行うことができて高速演算が可能で、しかも演
算結果も複数個同時に得ることでき、少ないマシンサイ
クルでより多くの演算を行うことができる。

【００３１】さらに、上記の命令記憶装置を設けるとと
もに、演算器を複数個設けてもよい。この構成によれ
ば、まとまった演算が終了するまで自動的に動作をさせ
ることができるとともに、演算を並列に行うことができ
て高速演算が可能で、しかも演算結果も複数個同時に得
ることでき、少ないマシンサイクルでより多くの演算を
行うことができる。

【００３２】（第２の実施の形態）図２は請求項５〜８
記載の発明に対応する第２の実施の形態における演算装
置の構成を示すブロック図である。同図において、１は
命令、２は命令１を解読するデコーダ、３はデコーダ２
から出力される格納選択信号、４はデコーダ２から出力
される出力選択信号、５はデコーダ２から出力される制
御信号である。６は演算結果、７は格納選択器、３１，
３２は記憶装置である。８は格納選択器７から記憶装置
３１へのデータ、９は格納選択器７から記憶装置３２へ
のデータ、１８は記憶装置３１の出力、１９は記憶装置
３２の出力である。２３は出力選択器、２６は演算器、
２４，２５は出力選択器２３から演算器２６への出力デ
ータ、２７は主記憶手段、２８は主記憶手段２７からの
データ、２９は入力アドレス信号、３０は格納アドレス
信号であり、演算器２６は演算結果６を出力する。

【００３３】以下、図２の演算装置における動作につい
て説明する。命令１に制御信号５用のデータと、出力選
択信号４用のデータと、格納選択信号３用のデータが合
わせて入っている。それらのデータにより、演算の制御
と、必要レジスタの選択と、演算結果をどのレジスタに
格納するかの選択が情報として入っている。予め主記憶
手段２７からデータ２８を通して必要なデータをそれぞ
れ記憶装置３１，３２の複数個のアドレス領域に格納し
ておく。

【００３４】まず、命令１が与えられたデコーダ２は、
前述した情報に従って、格納選択信号３、出力選択信号
４、入力アドレス信号２９と、格納アドレス信号３０を
出力する。また、デコーダ２は前述した情報に従って演
算器２６の遅延サイクルに応じた制御信号５を出力す
る。出力選択信号４に従って出力選択器２３が記憶装置
３１，３２と演算結果６からどのデータを用いるかを決
定し、決定されたデータが出力選択器２３の出力データ
２４，２５として出力される。出力されたデータ２４，
２５は演算器２６に出力され、演算器２６は制御信号５
に従って動作が決められて、入力されたデータを演算す
る。演算サイクル終了後、演算結果６を格納選択器７に
出力する。格納選択器７は格納選択信号３に従って演算
結果６を記憶装置３１，３２のいずれかに格納する。演
算結果６は同時に出力選択器２３にも出力されており、
演算器２６に必要なデータが命令１の出力選択信号４に
よって、記憶装置３１，３２ではなく演算結果６が選ば
れた場合には、演算結果６が出力データ２４，２５のど
ちらかとして演算器２６に入力され、直接つぎの演算に
利用される。

【００３５】この実施の形態によると、それぞれ複数個
のアドレス領域を有する複数個の記憶装置３１，３２の
出力と演算器２６の出力を出力選択器２３の入力とし、
出力選択信号４に応じて複数個の記憶装置３１，３２の
出力と演算器２６の出力を出力選択器２３から選択出力
して演算器２６へ入力するようにしているので、演算結
果６を直接つぎの演算に使用することが可能となり、演
算結果６をつぎの演算に使用する場合に生じるマシンサ
イクルの無駄を減少させ、演算全体のマシンサイクルを
少なくすることができる。

【００３６】なお、図２の演算装置において、一群の命
令を格納して一群の命令を１命令ずつ順次デコーダへ入
力する命令記憶装置を設けてもよい。この構成による
と、まとまった演算が終了するまで自動的に動作をさせ
ることができる。また、図２の演算装置において、演算
器を複数個設けてもよい。この構成によると、演算を並
列に行うことができて高速演算が可能で、しかも演算結
果も複数個同時に得ることでき、少ないマシンサイクル
でより多くの演算を行うことができる。

【００３７】また、図２の演算装置において、上記のよ
うな命令記憶装置を設けるとともに、演算器を複数個設
けてもよい。この構成によると、まとまった演算が終了
するまで自動的に動作をさせることができるとともに、
演算を並列に行うことができて高速演算が可能で、しか
も演算結果も複数個同時に得ることでき、少ないマシン
サイクルでより多くの演算を行うことができる。

【００３８】また、記憶装置は、３以上であってもよ
い。また、レジスタの個数も任意に設定できる。

【００３９】

【発明の効果】本発明の請求項１記載の演算装置による
と、予め全体の演算の順番や必要データがわかっていて
全体の演算を連続して行う場合、命令として演算結果の
データも利用できるようにし、全体の演算の実行サイク
ルが少なくて済むといった効果が得られる。

【００４０】また、本発明の請求項２記載の演算装置に
よると、一群の命令を格納して一群の命令を１命令ずつ
順次デコーダへ入力する命令記憶装置を設けているの
で、まとまった演算が終了するまで自動的に動作をさせ
ることができる。また、本発明の請求項３記載の演算装
置によると、演算器を複数個設けているので、演算を並
列に行うことができて高速演算が可能で、しかも演算結
果も複数個同時に得ることでき、少ないマシンサイクル
でより多くの演算を行うことができる。

【００４１】また、本発明の請求項４記載の演算装置に
よると、一群の命令を格納して一群の命令を１命令ずつ
順次デコーダへ入力する命令記憶装置を設けるととも
に、演算器を複数個設けているので、まとまった演算が
終了するまで自動的に動作をさせることができるととも
に、演算を並列に行うことができて高速演算が可能で、
しかも演算結果も複数個同時に得ることでき、少ないマ
シンサイクルでより多くの演算を行うことができる。

【００４２】また、本発明の請求項５記載の演算装置に
よると、予め全体の演算の順番や必要データがわかって
いて全体の演算を連続して行う場合、必要データも予め
記憶装置に格納されているので、演算装置外から必要デ
ータを連続して入力しなくても演算が可能であり、命令
として演算結果のデータも利用できるようにし、全体の
演算の実行サイクルが少なくて済み、全体の演算に対し
て必要データが多くても演算装置外から必要データを入
力する必要がないという効果が得られる。

【００４３】また、本発明の請求項６記載の演算装置に
よると、一群の命令を格納して一群の命令を１命令ずつ
順次デコーダへ入力する命令記憶装置を設けているの
で、まとまった演算が終了するまで自動的に動作をさせ
ることができる。また、本発明の請求項７記載の演算装
置によると、演算器を複数個設けているので、演算を並
列に行うことができて高速演算が可能で、しかも演算結
果も複数個同時に得ることでき、少ないマシンサイクル
でより多くの演算を行うことができる。

【００４４】また、本発明の請求項８記載の演算装置に
よると、一群の命令を格納して一群の命令を１命令ずつ
順次デコーダへ入力する命令記憶装置を設けるととも
に、演算器を複数個設けているので、まとまった演算が
終了するまで自動的に動作をさせることができるととも
に、演算を並列に行うことができて高速演算が可能で、
しかも演算結果も複数個同時に得ることでき、少ないマ
シンサイクルでより多くの演算を行うことができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態における演算装置
の構成を示すブロック図である。

【図２】この発明の第２の実施の形態における演算装置
の構成を示すブロック図である。

【符号の説明】

１ 命令 ２ デコーダ ３ 格納選択信号 ４ 出力選択信号 ５ 制御信号 ６ 演算結果 ７ 格納選択器 ８ レジスタ１３または記憶装置３１へのデータ ９ レジスタ１４または記憶装置３２へのデータ １０ レジスタ１５へのデータ １１ レジスタ１６へのデータ １２ レジスタ１７へのデータ １３ レジスタ １４ レジスタ １５ レジスタ １６ レジスタ １７ レジスタ １８ レジスタ１３または記憶装置３１の出力 １９ レジスタ１４または記憶装置３２の出力 ２０ レジスタ１５の出力 ２１ レジスタ１６の出力 ２２ レジスタ１７の出力 ２３ 出力選択器 ２４ 出力選択器２３からの演算器２６への出力 ２５ 出力選択器２３からの演算器２６への出力 ２６ 演算器 ２７ 主記憶手段 ２８ 主記憶手段２７からのデータ ２９ 入力アドレス信号 ３０ 格納アドレス信号 ３１ 記憶装置 ３２ 記憶装置

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−170736（ＪＰ，Ａ) 特開 平２−5179（ＪＰ，Ａ) 特開 平１−255032（ＪＰ，Ａ) 特開 平６−149568（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/10 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 命令を解読して制御信号と出力選択信号
   と格納選択信号を出力するデコーダと、 主記憶手段と、 複数個のレジスタと、 前記制御信号を入力として演算処理を行う演算器と、 前記複数個のレジスタの出力と前記演算器の出力を入力
   とし、前記出力選択信号に応じて前記複数個のレジスタ
   の出力と前記演算器の出力を選択出力して前記演算器へ
   入力する出力選択器と、 前記演算器の出力と前記主記憶手段のデータを入力と
   し、前記格納選択信号に応じて前記演算器の出力と前記
   主記憶手段のデータを選択出力して前記複数個のレジス
   タに選択的に書き込む格納選択器とを備え、 前記演算器による演算処理と前記出力選択器の動作と前
   記格納選択器の動作とを、前記命令に従って同時に実行
   するようにしたことを特徴とする演算装置。
2. 【請求項２】 一群の命令を格納して前記一群の命令を
   １命令ずつ順次デコーダへ入力する命令記憶装置を設け
   たことを特徴とする請求項１記載の演算装置。
3. 【請求項３】 演算器を複数個設けたことを特徴とする
   請求項１記載の演算装置。
4. 【請求項４】 一群の命令を格納して前記一群の命令を
   １命令ずつ順次デコーダへ入力する命令記憶装置を設け
   るとともに、演算器を複数個設けたことを特徴とする請
   求項１記載の演算装置。
5. 【請求項５】 命令を解読して制御信号と出力選択信号
   と格納選択信号と入力アドレス信号と格納アドレス信号
   を出力するデコーダと、 主記憶手段と、 各々複数個のアドレス領域を有し、前記入力アドレス信
   号と前記格納アドレス信号を入力とし、前記入力アドレ
   ス信号に対応したアドレス領域からデータを出力すると
   ともに前記格納アドレス信号に対応したアドレス領域に
   データを格納する複数個の記憶装置と、 前記制御信号を入力として演算処理を行う演算器と、 前記複数個の記憶装置の出力と前記演算器の出力を入力
   とし、前記出力選択信号に応じて前記複数個の記憶装置
   の出力と前記演算器の出力を選択出力して前記演算器へ
   入力する出力選択器と、 前記演算器の出力と前記主記憶手段のデータを入力と
   し、前記格納選択信号に応じて前記演算器の出力と前記
   主記憶手段のデータを選択出力して前記複数個の記憶装
   置に選択的に格納する格納選択器とを備え、 前記演算器による演算処理と前記出力選択器の動作と前
   記格納選択器の動作とを、前記命令に従って同時に実行
   するようにしたことを特徴とする演算装置。
6. 【請求項６】 一群の命令を格納して前記一群の命令を
   １命令ずつ順次デコーダへ入力する命令記憶装置を設け
   たことを特徴とする請求項５記載の演算装置。
7. 【請求項７】 演算器を複数個設けたことを特徴とする
   請求項５記載の演算装置。
8. 【請求項８】 一群の命令を格納して前記一群の命令を
   １命令ずつ順次デコーダへ入力する命令記憶装置を設け
   るとともに、演算器を複数個設けたことを特徴とする請
   求項５記載の演算装置。